JPH08236788A - 半導体センサの製造方法 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 特殊な機器を使用することなく、位置合わせ
が容易で精度の高い、張り合わせ技術を用いた半導体セ
ンサの製造方法を提供する。 【構成】 第一半導体基板１のいずれか一方面にダイヤ
フラム用の凹部３を形成するとともに、この凹部周辺の
所定位置に当該凹部よりも深い位置あわせ用の凹部を形
成し、これら凹部の形成された第一半導体基板１の一方
面に絶縁膜７を有する第二半導体基板８を張り合わせる
とともに、第一半導体基板１の他方の面を前記位置合わ
せ用の凹部が露出するまで研磨し、露出した凹部の位置
に基づいて第一半導体基板の他方の面に圧力検出素子１
０を形成する。尚１１は検出信号処理用集積回路であ
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体センサの製造方
法に係り、詳しくは、例えばダイヤフラムの歪みを検出
することにより、圧力や加速度等を検出する半導体セン
サをＳＯＩ（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏ
ｒ）基板上に形成する方法に関する。

【０００２】

【従来の技術】従来、例えば、圧力を検出する半導体セ
ンサとして、図５に示すような半導体圧力センサが知ら
れている。この半導体圧力センサの製法については、図
５（ａ）に示すように、例えば、５００μｍ程度の厚さ
の単結晶シリコンウエハ２１の一方面側において、当該
単結晶シリコンウエハ２１の局所的な厚みが２０μｍ程
度となるようにＫＯＨを用いて異方性エッチングを行う
ことで、凹部２２びダイヤフラム２３が形成され、さら
に、歪みの検出を効率良く行うためにダイヤフラム２３
の端部近傍位置に、例えば、ピエゾ素子等の圧力検出素
子２４が埋設される。そして図５（ｂ）に示すように、
単結晶シリコンウエハ２１の凹部２２形成側にガラス基
板２５やシリコン基板が接合されることにより、絶対圧
を測定する圧力センサが形成され、一方、図５（ｃ）に
示すように、ガラス基板２５に孔２６が穿設されること
により、ダイヤフラム２３両面の差圧を測定する圧力セ
ンサが形成される。そして、半導体圧力センサのダイヤ
フラム２３部分に圧力が加わって歪みが生じると、圧力
検出素子２４により歪みが電気信号に変換され、ダイヤ
フラム２３の歪み、すなわち、印加圧力の大きさに比例
した信号出力が行われる。

【０００３】半導体圧力センサにおけるダイヤフラム２
３は、わずかな圧力に対しても反応するように、ダイヤ
フラム２３を精度良く薄くすることや、あるいは、ダイ
ヤフラム２３の面積を大きくすることが必要であり、ま
た、半導体圧力センサ自体をより小型化することが要求
されている。

【０００４】ところが、前述の異方性エッチングを用い
た凹部２２の形成では、ダイヤフラム２３の厚さを高精
度に制御することが困難であり、また、２ｍｍ四方程度
のダイヤフラムを得るためには３ｍｍ四方程度の開口部
が形成されるため、半導体圧力センサのサイズを小さく
することが困難となる。

【０００５】そこで、近時においては、図５に示すよう
に、張り合わせ技術を用いた半導体圧力センサが案出さ
れている。この半導体圧力センサは、まず、単結晶シリ
コンウエハからなる支持基板３１の一方面側にプラズマ
エッチング等によって深さ２μｍ程度のマイクロキャビ
ティ３２を形成するとともに（図６（ａ）参照）、マイ
クロキャビティ３２の形成面側に支持基板３１と同様の
単結晶シリコンウエハからなる素子形成用基板３３（だ
だし表面に例えば厚さ０．２μｍの絶縁膜が形成されて
いる。）を張り合わせ（図６（ｂ）参照）、次に、素子
形成用基板３３の厚さが１０μｍ程度になるまで研磨し
てダイヤフラム３４を形成するとともに（図６（ｃ）参
照）、ダイヤフラム３４に歪みを効率良く検出するよう
に前記マイクロキャビティ３２の端部近傍位置に圧力検
出素子３５を埋設することによって形成されるものであ
り（図６（ｄ）参照）、圧力印加に伴うダイヤフラム３
４の歪みを圧力検出素子３５によって検出することで圧
力を電気信号に変換するものである。

【０００６】ここで、圧力検出素子３５は、その目的か
らダイヤフラム３４の歪みを効率良く検出するために、
当該ダイヤフラム３４におけるマイクロキャビティ３２
の端部近傍位置に埋設する必要があるが、２枚のシリコ
ンウエハを張り合わせた後は、図６（ｂ）及び図６
（ｃ）に示すように、素子形成用基板３３のダイヤフラ
ム３４からマイクロキャビティ３２の形成位置、つま
り、圧力検出素子３５を埋設する位置は、可視光では見
ることができない。そこで、従来のキャビティ位置検出
方法では、図６（ｄ）に示すように、マイクロキャビテ
ィ３２の形成位置が視認できるようにＩＲコンタクトア
ライナー等を用いて予めアライメントキー３６を打ち込
むことにより、このアライメントキー３６に基づいて圧
力検出素子３５の埋設位置が決定されていた。

【０００７】また位置合わせ精度を更に改良するために
図７に示すように基板３１、３３の張り合わせ前に、マ
イクロキャビティ３２の位置を基準として基板３１の裏
面側にアライメントキー３７を設けておき、基板３１、
３３の張り合わせ後に、前記アライメントキー３７を素
子形成用基板３３の表面側に転写したアライメントキー
３８を形成する手法も検討されている。

【０００８】なお、張り合わせ技術を用いることの利点
としては、半導体デバイス製造において、ＳＯＩ（Sili
con On Insulator）基板を容易に製造できることが挙げ
られる。ＳＯＩ基板は絶縁物上に単結晶シリコン層を形
成するものである。

【０００９】ＳＯＩ基板は、絶縁物による完全な素子間
の分離が容易であり、ＣＭＯＳにおけるラッチアップ等
の誤動作の少ない構造であり、また、高密度化が容易
で、接合容量を低減できることから高速動作が可能であ
るという数々の利点がある。さらに、シリコン層の厚さ
が２μｍ以下になると、デバイスの製造工程を少なくす
ることができる。以上のような利点から張り合わせ技術
を用いることにより、将来的に圧力センサと他の集積回
路とのモノリシック化を図る技術を検討することが可能
となる。

【００１０】

【発明が解決しようとする課題】しかしながら、図５に
示すような従来の張り合わせ技術を用いた半導体圧力セ
ンサにあっては、アライメントキー３６を形成するため
にＩＲコンタクトアライナー等を用いていたため、以下
に述べるような問題点があった。

【００１１】すなわち、今日のＭＯＳＬＳＩ工場では、
半導体デバイスの製造工程においてＩＲコンタクトアラ
イナーといった特殊な機器は使用されておらず、そのほ
とんどがプロジェクションタイプアライナー（主にステ
ッパ）を用いたものとなっている。これは、ＩＲコンタ
クトアライナーが高価であり、分解能があまり良くない
といった理由によるものであり、従って上述のプロセス
のためのみに同装置を購入しなければならず、コスト高
になってしまう。

【００１２】また、コンタクトアライナーの欠点である
マスクが直接基板（フォトレジスト）に接触するため、
プロセス上の欠陥が生じ易いという問題点があるし、特
に図６に示すように表面側にアライメントキーを転写す
る方法では両面コンタクトアライナーが用いられている
が、この場合は基板の表面と裏面とで露光を繰り返すこ
とになるため、ＭＯＳ工場のプロセスに馴染みにくいと
いう問題点もある。更にいずれのコンタクトアライナー
の場合にも分解能をよくするために両面が鏡面研磨され
た基板が必要になり、材料コストの増加をもたらすとい
う欠点がある。

【００１３】本発明の課題は、上記問題点を解消し、特
殊な機器を使用することなく、位置合わせの精度が高
い、張り合わせ技術を用いた半導体センサの製造方法を
提供することにある。

【００１４】

【課題を解決するための手段】請求項１の発明は、第一
半導体基板の一方面に、ダイヤフラム用の凹部と、この
凹部よりも深い位置合わせ用の凹部とを形成する工程
と、これら凹部の形成された前記第一半導体基板の一方
面に第二半導体基板の一方面側を張り合わせる工程と、
前記第一半導体基板の他方面を前記位置合わせ用の凹部
が露出するまで研磨する工程と、露出した前記位置合わ
せ用の凹部の位置に基づいて、ダイヤフラム用の凹部に
対応する位置に圧力検出素子を形成する工程と、を含む
ことを特徴とする。

【００１５】請求項２の発明は、第一半導体基板の一方
面に、ダイヤフラム用の凹部と、この凹部よりも深い位
置合わせ用の凹部とを形成する工程と、これら凹部の形
成された前記第一半導体基板の一方面に第二半導体基板
の一方面側を張り合わせる工程と、前記第一半導体基板
の他方面を前記位置合わせ用の凹部が露出するまで研磨
する工程と、露出した前記位置合わせ用の凹部の位置に
基づいて、ダイヤフラム用の凹部に対応する位置に圧力
検出素子及び集積回路を形成する工程と、を含むことを
特徴とする。

【００１６】請求項３の発明は、請求項１または２の発
明において、位置合わせ用の凹部には、第一半導体基板
の材質とは光学的に異なる材質よりなる埋め込み物が埋
めこまれていることを特徴とする。

【００１７】請求項４の発明は、半導体基板上に位置合
わせマークとダイヤフラム用の凹部とを形成し、前記位
置合わせマークに基づいてダイヤフラム用の凹部に対応
する位置に圧力検出素子を形成する半導体センサの製造
方法において、第一半導体基板の一方面に、ダイヤフラ
ム用の凹部を形成すると共に、前記一方面における位置
合わせマークをなす領域に前記凹部よりも深い位置合わ
せ用の複数の凹部とを形成し、更に位置合わせ用の凹部
を、第一半導体基板の材質とは光学的に異なる材質より
なる埋め込み物で埋める工程と、これら凹部の形成され
た前記第一半導体基板の一方面に第二半導体基板の一方
面を張り合わせる工程と、前記第一半導体基板の他方面
を前記位置合わせ用の凹部内の埋め込み物が露出するま
で研磨する工程と、露出した前記位置合わせ用の凹部の
位置に基づいて、ダイヤフラム用の凹部に対応する位置
に圧力検出素子を形成する工程と、を含み、複数の位置
合わせ用の凹部内の露出した埋め込み物の集合により１
個の位置合わせマークが構成されることを特徴とする。

【００１８】

【作用】第一半導体基板及び第二半導体基板を張り合わ
せた後第一半導体の他方面を研磨して位置合わせ用の凹
部を露出させると、この凹部はダイヤフラム用の凹部に
対して所定の位置関係をもって形成されているので、位
置合わせ用の凹部を基準にして圧力検出素子を形成でき
る。従って特別なＩＲコンタクトアライナーを用いずに
位置合わせを行えるので簡単にかつ高精度に圧力検出素
子を形成できる。

【００１９】そして半導体基板の張り合わせ技術により
いわゆるＳＯＩ基板を形成する方法において上述の手法
を取り入れているため、位置合わせ用の凹部を形成し
（更に例えばこの凹部にポリシリコンなどを埋め込んだ
後）、半導体基板の張り合わせを行う工程を経た後、圧
力検出素子及び集積回路の形成工程に移れるので、圧力
検出素子及び集積回路を含む単一チップの製造工程が簡
単になる。

【００２０】

【実施例】以下、本発明の好適な実施例を図１〜図３を
参照して説明する。図１及び図２は、本発明の半導体セ
ンサの製造過程を示す概略断面図であり、図３は、本発
明の半導体センサの平面図及び断面図である。まず、図
１に示すように、単結晶シリコンウエハからなる第一半
導体基板である素子形成用基板１上に酸化膜（あるい
は、その他の耐エッチング膜）がマスク２として形成さ
れ、マスク２の形成面にダイヤフラム用の凹部となるマ
イクロキャビティ３が形成される（図１（ａ）参照）。
なお、本実施例での具体的なエッチングの深さは２μｍ
であるが、これはキャビティ構造の設計によって０．５
〜５μｍ程度の範囲で変動する。

【００２１】そして、素子形成用基板１のマイクロキャ
ビティ３の位置に基づいて、位置合わせ用の凹部となる
アライメントキー（位置合わせキー）４のトレンチエッ
チングが行われ（図１（ｂ）参照）、この場合のアライ
メントキー４のトレンチ深さは後述する「残し厚み」に
依存し、トレンチ全体の深さは「残し厚み」以上である
ことが必要となる。具体的には、本実施例のアライメン
トキー４のトレンチ深さは１２μｍとなっており、この
１２μｍのトレンチ深さは「残し厚み」が１０μｍであ
ることを仮定して設定している。またアライメントキー
４の孔の大きさについては、例えば０．８〜１．０μｍ
程度の角形とされる。

【００２２】この場合、マイクロキャビティ３とアライ
メントキー４とを異なる方法によってエッチングすると
きや、位置合わせ精度があまりとれないときには、アラ
イメントキー４を先に形成し、後からマイクロキャビテ
ィ３を形成するようにしてもよく、また、エッチングの
方法としては、形成すべきアライメントキー構造の制約
によって、例えば、ウェットエッチング、プラズマエッ
チング、リアクティブイオンエッチング等の方法を用い
ることができるが、リアクティブイオンエッチングによ
る加工がもっとも効果的である。

【００２３】そしてマイクロキャビティ３及びアライメ
ントキー４を同時に形成する場合には、アライメントキ
ー４をマイクロキャビティ３よりも深くするために更に
アライメントキー４に対してエッチングする工程が行わ
れるが、このエッチング工程は一旦マイクロキャビティ
３を含む基板２の表面に保護膜を形成した状態で行われ
る。

【００２４】次に新たに１０００オングストロームオー
ダーの酸化膜５を形成し、アライメントキー４のトレン
チ部分をポリシリコン６等によって埋める。このように
ポリシリコンなどで埋め込みを行う理由は、以降の工程
（センサエレメント及びその他のデバイス形成過程）に
おいて、トレンチ部分内にゴミが残るなどの問題を回避
するためである（図１（ｄ）参照）。

【００２５】そして、素子形成用基板１のマイクロキャ
ビティ３形成面側に、絶縁膜（酸化膜）８１を有する第
二半導体基板である支持基板８を張り合わせる（図１
（ｅ）参照）。このとき張り合わせを容易に行うために
例えば厚さ０．２μｍの酸化膜７を表面に形成しておく
ことが望ましい。続いて所定の厚みにまで素子形成用基
板１を削り、マイクロキャビティ３上に１０μｍ厚さ程
度のダイヤフラム９を形成する（図２（ａ）参照）。こ
れによりアライメントキー４のトレンチ部分の一部が素
子形成用基板１の表面に露出するので、以後のセンサエ
レメント及びその他のデバイス形成過程において、この
アライメントキー４をアライメントマークとして利用す
ることができる。

【００２６】すなわち、このアライメントマークによ
り、素子形成用基板１のマイクロキャビティ３形成位置
が把握できるので、アライメントマーク位置に基づい
て、圧力検出素子であるピエゾ素子１０が形成され（図
２（ｂ）及び図３参照）、さらに、他の集積回路１１，
１２等が形成されることによって本実施例の半導体セン
サが形成される（図２（ｃ）参照）。

【００２７】ここでアライメントキー４は、凹部のまま
としておくよりもポリシリコン等で埋め込む方が、ゴミ
等の混入を防止する上で好ましく、その場合ポリシリコ
ンを用いることが得策である。何故ならポリシリコンは
付着性が良いので埋め込みが容易だからである。

【００２８】一方上述の説明では１個のアライメントキ
ー４を１個のアライメントマークとして利用するように
便宜上記載したが、ポリシリコン６によってアライメン
トキー４のトレンチ部分を埋め込む場合、アライメント
キー４を複数形成してその集合をアライメントマークと
して利用することが望ましい。図４はその一例を示す図
であり、露光装置により認識されるアライメントマーク
の大きさは、例えば図４（ｂ）に示すように一辺Ａが４
μｍもの正方形であるが、このように間口の大きい凹部
をポリシリコンで埋めると、厚い膜が必要になりポリシ
リコンを大量に使用しなければならず、埋め込み時間も
長くなるなど得策ではない。

【００２９】そこで本発明では図４（ａ）に示すように
線幅Ｂ及び長さＣが夫々０．８〜１．０μｍ及び４μｍ
の横長の帯状のアライメントキー４を、間隔Ｄが０．８
〜１．０μｍとなるように例えば４個形成して、４個の
アライメントキー４の集合により図４（ｂ）に示すアラ
イメントマーク４０と同等のものとすることが望まし
い。なお図４の例ではアライメントマーク４０を例えば
間隔４μｍで複数個配列して、これらアライメントマー
ク４０の群に基づいて露光時の位置合わせを行うように
している。

【００３０】また集積回路１１、１２は、例えば圧力検
出素子の信号の処理に関連する周辺回路や他の信号の処
理回路などが相当する。こうしてウエハの張り合わせに
よるＳＯＩ基板を用いることにより、ダイヤフラムの厚
さを小さくすれば回路設計の自由度の大きい集積回路を
形成できると共に、集積回路と圧力センサとを含む複合
デバイスを１チップ化することができ、そして上述の位
置あわせの手法によればＩＲコンタクトアライナを用い
ないので高精度な位置あわせをおこなうことができるた
め、結果として集積度の高い小型なチップを製造するこ
とができる。

【００３１】以上において、支持基板８側に孔１３を穿
設することによって図２（ｃ）における絶対圧測定用圧
力センサは、差圧測定用圧力センサとすることができる
（図２（ｄ）参照）。そして複数のダイヤフラムを形成
して孔１３を穿設するものとしないものとを適宜選択す
ることにより、一つの基板上に絶対圧測定用圧力センサ
と差圧測定用圧力センサとを容易に形成することができ
る。また差圧測定用圧力センサを構成する場合、ウエハ
の張り合わせ技術を用いれば例えば図２（ｄ）に示すよ
うにマイクロキャビティ３に段部を形成できるので、つ
まりマイクロキャビティ３の開口部を絞ることができる
ので、基板１が歪んだときに前記開口部（段部）が塞が
るため、破壊に至る圧力を大きくとれる。

【００３２】なお、前記アライメントキー４のトレンチ
部分を含む素子形成用基板１を削るポリッシング工程に
おいて、トレンチ部分の最下部で自動的にポリッシング
が停止するためのポリッシングストッパとして利用する
ことも可能であり、このようにすることで、均一で薄い
ダイヤフラムが得られる。

【００３３】更に例えば、前記圧力検出素子としては、
拡散抵抗素子や静電容量素子を用いてもよく、また、圧
力検出素子は、図３に示すように１つの素子により圧力
を検出するものだけではなく、４個の素子によってホイ
ートストンブリッジを構成するタイプのものとしてもよ
いし、さらには圧力を検出するためのセンサに限らず圧
力検出素子の信号に基づいて加速度を検出するための加
速度センサとして構成してもよい。

【００３４】

【発明の効果】以上説明から明らかなように、本発明に
よれば、ＩＲコンタクトアライナー等の特殊な機器を使
用しなくて済み、また精度の高い位置あわせを行うとが
できるので、ＳＯＩ基板上に精度よく圧力検出素子を形
成できると共に、微細なパターンを形成できるため、圧
力センサを搭載した集積度の高い小型なチップが得られ
る。

【図面の簡単な説明】

【図１】本発明の半導体センサの製造過程を示す概略断
面図である。

【図２】図１に続く、本発明の半導体センサの製造過程
を示す概略断面図である。

【図３】本発明の半導体センサの平面図及び断面図であ
る。

【図４】複数のアライメントキーの集合により位置合わ
せマークを形成した例を示す平面図である。

【図５】従来の半導体センサの製造過程を示す概略断面
図である。

【図６】図５と異なる従来の半導体センサの製造過程を
示す概略断面図である。

【図７】従来の半導体センサの製造過程の更に他の例を
示す概略断面図である。

【符号の説明】

１ 素子形成用基板（第一半導体基板） ２ マスク ３ マイクロキャビティ（第一凹部） ４ アライメントキー（第二凹部） ５ 酸化膜 ６ ポリシリコン ７ 酸化膜 ８ 支持基板（第二半導体基板） ９ ダイヤフラム １０ ピエゾ素子（圧力検出素子） １１，１２ 他の集積回路 １３ 孔

Claims (4)

【特許請求の範囲】
1. 【請求項１】第一半導体基板の一方面に、ダイヤフラム
   用の凹部と、この凹部よりも深い位置合わせ用の凹部と
   を形成する工程と、 これら凹部の形成された前記第一半導体基板の一方面に
   第二半導体基板の一方面側を張り合わせる工程と、 前記第一半導体基板の他方面を前記位置合わせ用の凹部
   が露出するまで研磨する工程と、 露出した前記位置合わせ用の凹部の位置に基づいて、ダ
   イヤフラム用の凹部に対応する位置に圧力検出素子を形
   成する工程と、を含むことを特徴とする半導体センサの
   製造方法。
2. 【請求項２】第一半導体基板の一方面に、ダイヤフラム
   用の凹部と、この凹部よりも深い位置合わせ用の凹部と
   を形成する工程と、 これら凹部の形成された前記第一半導体基板の一方面に
   第二半導体基板の一方面側を張り合わせる工程と、 前記第一半導体基板の他方面を前記位置合わせ用の凹部
   が露出するまで研磨する工程と、 露出した前記位置合わせ用の凹部の位置に基づいて、ダ
   イヤフラム用の凹部に対応する位置に圧力検出素子及び
   集積回路を形成する工程と、を含むことを特徴とする半
   導体センサの製造方法。
3. 【請求項３】位置合わせ用の凹部には、第一半導体基板
   の材質とは光学的に異なる材質よりなる埋め込み物が埋
   めこまれていることを特徴とする請求項１または２記載
   の半導体センサの製造方法。
4. 【請求項４】半導体基板上に位置合わせマークとダイヤ
   フラム用の凹部とを形成し、前記位置合わせマークに基
   づいてダイヤフラム用の凹部に対応する位置に圧力検出
   素子を形成する半導体センサの製造方法において、 第一半導体基板の一方面に、ダイヤフラム用の凹部を形
   成すると共に、前記一方面における位置合わせマークを
   なす領域に前記凹部よりも深い位置合わせ用の複数の凹
   部を形成し、更に位置合わせ用の凹部を、第一半導体基
   板の材質とは光学的に異なる材質よりなる埋め込み物で
   埋める工程と、 これら凹部の形成された前記第一半導体基板の一方面に
   第二半導体基板の一方面側を張り合わせる工程と、 前記第一半導体基板の他方面を前記位置合わせ用の凹部
   内の埋め込み物が露出するまで研磨する工程と、 露出した前記位置合わせ用の凹部の位置に基づいて、ダ
   イヤフラム用の凹部に対応する位置に圧力検出素子を形
   成する工程と、を含み、 複数の位置合わせ用の凹部内の露出した埋め込み物の集
   合により１個の位置合わせマークが構成されることを特
   徴とする半導体センサの製造方法。