JP2016051754A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】リークパスの発生を抑えた半導体装置の製造方法を提供する。【解決手段】半導体装置１０の製造方法は、シリコンを含む層を有する第１の基板を準備する工程と、前記シリコンを含む層に不純物をドープした後に、前記シリコンを含む層を加熱して機能部を形成する工程と、前記機能部を形成した後に、前記シリコンを含む層に素子分離を形成する工程と、を含むことを特徴とする。【選択図】図１

Description

本発明は、半導体装置の製造方法に関する。

各種圧力センサーのうち、半導体圧力センサーは、小型、軽量、高感度であることから工業計測、医療などの分野で広く応用されている。中でも、外部から受ける圧力によってたわみ変形するダイヤフラムと、そのダイヤフラム上に熱拡散法、もしくはイオン注入法によって形成されるピエゾ抵抗素子と、ピエゾ抵抗素子への電気接続を行うための配線層などを含む電気回路部と、で構成され、シリコン基板を用いてワンチップ化された半導体圧力センサーの開発が進められている。

このような半導体圧力センサーは、圧力を受けたダイヤフラムの変形に伴って変動するピエゾ抵抗素子の抵抗値を検出することで圧力を測定している。ピエゾ抵抗素子を用いた半導体圧力センサーの感度性能は、Ｓ／Ｎ比、つまり「検出信号」対「雑音」比で決まる。ここで、検出信号はピエゾ抵抗素子の圧力に対する感度であるから、ダイヤフラムの構造が変形しやすく、曲げ応力が大きくなるほどよい。一方、雑音（ノイズ）はＪｏｈｎｓｏｎ雑音（熱雑音）、Ｈｏｏｇｅ雑音（１／f雑音）の２つの主要な雑音があり、中でもＨｏｏｇｅ雑音が支配的であるから、Ｓ／Ｎ比を大きくするためには、例えば、印加電圧を小さくする、キャリア数を大きくする、抵抗体のサイズを大きくするなどの方法によって、Ｈｏｏｇｅ雑音を小さくすればよい。

Ｈｏｏｇｅ雑音は、主に不純物を注入（ドープ）して拡散させるための熱処理時間が長く、温度が高温であるほど小さくできるので、半導体圧力センサーには、高温に長時間耐えられることが要求される。そのため、例えば特許文献１では、感圧素子領域の周囲を電気的絶縁体部、例えば、窒化シリコン層と酸化シリコン膜とで電気的に分離を行って、高温で長時間熱処理することを可能にした半導体圧力センサーが開示されている。このようにすれば、拡散方程式に従って拡散領域が広がり、ピエゾ抵抗素子（抵抗体）のサイズが大きくなり、Ｈｏｏｇｅ雑音が小さくなる。その結果、半導体圧力センサーとして、ピエゾ抵抗素子の圧力に対する感度が向上し、Ｓ／Ｎ比が大きくなり、圧力を高感度に検出できることが知られていた。

特開昭６２−５４４７７号公報

しかしながら、シリコン基板（単結晶シリコン基板）を用いて機能部（ピエゾ抵抗素子）を形成する際に、素子分離（電気的絶縁体部）の端部の表面にあるシリコン酸化膜（酸化シリコン膜）が、例えば、ドープ後に行うアニールのような熱処理工程において高温に長時間さらされることによって、不純物を吸収してしまい、その結果、素子分離の端部と配線層との間にリークパスが発生してリーク電流が流れて無用な電力を消費してしまうという課題があった。

本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の適用例または形態として実現することが可能である。

［適用例１］本適用例に係る半導体装置の製造方法は、シリコンを含む層を有する第１の基板を準備する工程と、前記シリコンを含む層に不純物をドープした後に、前記シリコンを含む層を加熱して機能部を形成する工程と、前記機能部を形成した後に、前記シリコンを含む層に素子分離を形成する工程と、を含むことを特徴とする。

本適用例の半導体装置の製造方法によれば、素子分離端部のシリコン酸化膜が、アニールなどの熱処理による高温に長時間さらされなくなるので、機能部端と素子分離端部でのストレスを低減することができる。また、機能部端からの不純物の吸出しも軽減することができる。従って、素子分離の端部と配線層との間に発生するリークパス（結晶欠陥）を低減させて、リーク電流が流れて無用な電力が消耗されることを低減することが可能である。

［適用例２］上記適用例に記載の半導体装置の製造方法は、前記素子分離を形成する工程では、トレンチを形成するステップと、前記トレンチに絶縁物を配置するステップと、を含むことを特徴とする。

本適用例の半導体装置の製造方法によれば、素子分離領域を狭くしても第１の基板の表面近傍にドープされた不純物が、熱処理時に第１の基板の表面方向に拡散することを低減できるので、ＬＯＣＯＳ法により素子分離を形成する場合と比較して、集積度を向上させることができる。

［適用例３］上記適用例に記載の半導体装置の製造方法は、前記素子分離を形成する工程では、ＬＯＣＯＳ法により素子分離を形成するステップを含むことを特徴とする。

本適用例の半導体装置の製造方法によれば、ＳＴＩ（Shallow Trench Isolation）法で形成する場合と比較して、工程が簡単であり素子分離を容易に形成することができる。

［適用例４］上記適用例に記載の半導体装置の製造方法は、前記機能部がピエゾ抵抗素子を有することを特徴とする。

本適用例の半導体装置の製造方法によれば、ピエゾ抵抗素子の抵抗値の変化を検出することによって、機能部が変形した変位量を高精度に測定することが可能となる。

［適用例５］上記適用例に記載の半導体装置の製造方法は、前記機能部がダイヤフラムに含まれていることを特徴とする。

本適用例の半導体装置の製造方法によれば、ダイヤフラムが変形した変位量を機能部にて検出することによって、半導体装置が受けた圧力を測定することが可能となる。

［適用例６］上記適用例に記載の半導体装置の製造方法は、前記ダイヤフラムが前記第１の基板の凹部の内底部に配置され、前記第１の基板に対して、前記凹部の開口部とは反対側に圧力基準室を形成する工程を含むことを特徴とする。

本適用例の半導体装置の製造方法によれば、半導体装置をＣＭＯＳ（Complementary Metal Oxide Semiconductor）プロセスで機能部と、機能部を制御する半導体集積回路と、を一体化して製作できる。つまり、機能部と半導体集積回路とをワンチップ化することが可能になる。

さらに、ダイヤフラムが外部から受ける圧力と比較するために一定の気圧に密閉されている圧力基準室を形成する際に、新たな基板を必要としないので、半導体装置の低コスト化、低背化を実現できる。従って、短時間で効率よくダイヤフラムおよび圧力基準室を形成でき、生産性を向上させることができる。

［適用例７］上記適用例に記載の半導体装置の製造方法は、前記ダイヤフラムが前記第１の基板の凹部の内底部に配置され、前記凹部の開口部を塞ぐように第２の基板を貼り合せて圧力基準室を形成する工程を含むことを特徴とする。

本適用例の半導体装置の製造方法によれば、第１の基板に対して、凹部の開口部とは反対側に圧力基準室を形成する必要がなくなる。そのため、スパッタリング法などを用いてマスキング位置を合わせる封止工程が省略できるので工程が容易になる。

［適用例８］上記適用例に記載の半導体装置の製造方法は、前記半導体装置が物理量センサーであることを特徴とする。

本適用例の半導体装置の製造方法によれば、低消費電力化された半導体装置で物理量を測定することが可能になる。

［適用例９］上記適用例に記載の半導体装置の製造方法は、前記半導体装置が圧力センサーであることを特徴とする。

本適用例の半導体装置の製造方法によれば、低消費電力化された半導体装置で圧力を測定することが可能になる。

第１実施形態に係る圧力センサーの概略を示す平面図。 図１中のＡ−Ａ線の断面図。 第１実施形態に係る圧力センサーの製造方法を示すフローチャート。 （ａ）〜（ｆ）第１実施形態に係る圧力センサーの製造方法を示す工程図。 （ｇ）〜（ｊ）第１実施形態に係る圧力センサーの製造方法を示す工程図。 （ｋ）〜（ｎ）第１実施形態に係る圧力センサーの製造方法を示す工程図。 （ａ）〜（ｅ）第１実施形態に係る圧力センサーの素子分離工程の詳細を示す工程図。 第１実施形態の変形例に係る圧力センサーの断面を示す断面図。 第２実施形態に係る圧力センサーの素子分離工程における断面図。

以下に本発明を具体化した実施形態について、図面を参照して説明する。なお、以下の各図においては、各層や各部材を認識可能な程度の大きさにして、説明を分かりやすくするため、各層や各部材の尺度を実際とは異なる尺度で記載している場合がある。

＜第１実施形態＞
本実施形態に係る半導体装置１０としての圧力センサー２０の製造方法に沿って、半導体装置１０の製造方法について説明する。なお、以下の図においては、同一または類似の構成要素には、同一または類似の参照符号を付して示す。

［圧力センサーの構造］
まず、第１実施形態に係る圧力センサーの構造について図面を参照して説明する。
図１は第１実施形態に係る圧力センサーの概略を示す平面図である。図１に示すように、圧力センサー２０は、後述するＳＯＩ基板１４上に形成されている回路領域１１とセンサー領域１２とから構成されている。回路領域１１には圧力を測定する電気的動作や信号を制御する制御回路として、例えば、ＣＭＯＳ回路のような半導体集積回路１５が設けられており、センサー領域１２には、圧力を検出する圧力検出部１３が設けられている。

圧力検出部１３は、ダイヤフラム３０と、ダイヤフラム３０上に配置されているピエゾ抵抗素子３１と、などから構成されている。圧力検出部１３は、ダイヤフラム３０の変形に伴って変動するピエゾ抵抗素子３１の抵抗値を検出することによって、圧力センサー２０が受けた圧力を測定することができる。

本実施形態では、ダイヤフラム３０の平面視形状は略矩形状であり、ピエゾ抵抗素子３１はダイヤフラム３０の外形に沿ってダイヤフラム３０上に４つ配置されている。また、４つより多く配置されていてもよいが、その場合には半導体集積回路１５の構成が複雑になる。

以下においては、検出手段がピエゾ抵抗素子３１であるものを例に挙げて説明するが、検出手段は、ダイヤフラム３０の歪みを検出することができるものであればよく、圧電素子であってもよいし、ダイヤフラム３０の歪みを静電容量の変化として検出するものであってもよい。

ピエゾ抵抗素子３１の抵抗値の検出方法としては、４つのピエゾ抵抗素子３１を繋いで極微小な抵抗変動を出力電圧として検出するホイートストーンブリッジ構造が用いられており、一般的には、Ｐ型ドープシリコン層を抵抗素子とすることが多い。以下、本実施形態の圧力検出部１３の具体的な構成について、図２を参照しながら各部を順次説明する。

図２は、図１中のＡ−Ａ線の断面図である。なお、以下の図では、説明の便宜上、支持基板３３と絶縁層３４とが重なる方向から見た時の平面視において、絶縁層３４側の面を上面、支持基板３３側の面を下面とし、支持基板３３に順に絶縁層３４、およびＳＯＩ（Silicon On Insulator）層３５が積層される方向を上方向、それとは反対の方向を下方向として説明する。

図２に示すように、圧力検出部１３は、支持基板３３、絶縁層３４、ＳＯＩ層３５、窒化膜３６、第１配線層３７、第１酸化膜３８、第２酸化膜３９、第２配線層４０、保護膜４１、貫通孔４２、被覆層４３、側壁部４５、圧力基準室４９、電気回路部（図示せず）などから構成されている。

また、シリコンを含む層を有する第１の基板としてのＳＯＩ基板１４は、支持基板３３、支持基板３３の上面に積層されている絶縁層３４、さらに絶縁層３４の上面に貼り合わされているＳＯＩ層３５などから構成されている積層板である。

支持基板３３は単結晶シリコン基板で構成されており、下面の一部を薄肉化して形成された凹部の内底部３０ａにダイヤフラム３０が配置されている。つまり、ダイヤフラム３０の上下方向の厚さは、支持基板３３の外周部３３ａと比較して薄くなっており、外部から圧力を受けることによって変形しやすくなっている。ダイヤフラム３０の平面視形状は、図１では略矩形状で図示されているが、これに限定されず、多角形、円形、だ円形などの形状であってもよい。

支持基板３３は単結晶シリコン基板などの半導体基板であることが好ましいが、セラミックス基板、ガラス基板、サファイア基板、ダイヤモンド基板、合成樹脂基板などの各種基板を用いることができる。支持基板３３に半導体基板を用いる場合には、予め、あるいは工程途中において半導体集積回路１５、例えば、ＭＯＳトランジスターのようなＣＭＯＳ回路などを作り込んでおくことができる。

絶縁層３４はＢＯＸ（Buried Oxide）層と呼ばれる埋め込み酸化膜であり、ＳｉＯ₂を含む層で構成されている。ＳＯＩ層３５は、機能部としてのピエゾ抵抗素子３１、層間絶縁膜である素子分離層３２を含んで形成されており、単結晶シリコンで構成されているため、ピエゾ抵抗素子３１の低消費電力化、微細化、３次元化などに有用である。また、素子分離の観点でも素子間のシリコン（Ｓｉ）を残すことなく取り除いて分離できるため、高耐圧の素子を混載したりＣＭＯＳ回路のラッチアップを低減したりすることが可能である。

素子分離層３２は、後述するようにシリコン酸化膜で形成されており、ピエゾ抵抗素子３１などの機能領域とＳＯＩ層３５に含まれる他の領域とを電気的に分離している。

さらに、ＳＯＩ層３５には、ＣＭＯＳプロセスで不純物の注入（ドープ）と各種電極および配線構造を付与することによって、トランジスターなどの半導体素子を含む電気回路部（図示せず）が形成されている。

ＳＯＩ層３５の上面には窒化膜３６が設けられており、窒化膜３６は、ＳＯＩ層３５や第１酸化膜３８をエッチングする際にエッチングストッパーとしての機能を備えており、例えば、窒化シリコン（Ｓｉ₃Ｎ₄）で構成されている。

次に、第１配線層３７は、窒化膜３６の上面に形成されている第１配線層底部３７ａと、上下方向に柱状に形成されている第１配線層柱部３７ｂと、第１配線層柱部３７ｂの上部に形成されている第１配線層上部３７ｃと、から構成されており、ＳＯＩ基板１４に形成されている配線、つまり、電気回路部の一部を構成する配線に電気的に接続されている。

第１配線層底部３７ａの上面には第１酸化膜３８が積層されており、さらに、第１酸化膜３８の上面には第２酸化膜３９が積層されている。第１酸化膜３８、第２酸化膜３９はＣＶＤ（Chemical Vapor Deposition）酸化膜であり、図２では共に１層構造で示されているが多層構造で構成してもよい。

第１酸化膜３８と第２酸化膜３９とが重なっている２層の酸化膜において、周囲を後述する側壁部４５で囲まれている領域（以下、犠牲層と言う）をリリースエッチングすることによって圧力基準室４９が形成される。

圧力基準室４９の内部圧力（以下、基準圧力と言う）は、圧力検出部１３が外部から受ける圧力（以下、外圧と言う）と比較するための基準となるように一定の気圧に保たれている。つまり、基準圧力と外圧との圧力差によってダイヤフラム３０が変形して歪みを発生し、ダイヤフラム３０の歪みの大きさに応じてピエゾ抵抗素子３１の抵抗値が変化するので、外圧を受けていない時と外圧を受けている時との抵抗値を比較し、演算することによって外圧を精度よく測定することができる。

圧力センサー２０は、基準圧力を減圧状態とした場合には、真空状態を基準として圧力を検出する絶対圧センサーとして用いることができ、基準圧力を略大気圧状態とした場合にはゲージ圧センサーとして用いることができる。基準圧力の状態は、圧力センサー２０の用途に応じて、後述する被覆層４３の封止条件を変えることによって決定される。

つまり、基準圧力は必ずしも大気圧より気圧が低い減圧状態でなくてもよく、略大気圧であってもよいし、大気圧より気圧が高い加圧状態であってもよいが、一般に、基準圧力は減圧状態に保たれており、本実施形態では１０Ｐａ以下となっている。

また、本実施形態の圧力センサー２０は、ダイヤフラム３０が支持基板３３（ＳＯＩ基板１４）の下面の凹部の内底部３０ａに配置されており、ＳＯＩ基板１４に対して、凹部の開口部３０ｂとは反対側に圧力基準室４９を形成する工程を含んでいるので、圧力検出部１３をＣＭＯＳプロセスによって半導体集積回路１５と一体化して容易に製作できる。

すなわち、本実施形態の圧力センサー２０は、ピエゾ抵抗素子３１と、電気回路部と、半導体集積回路１５と、が同じ面に形成されるので、半導体集積回路１５と同じ製造プロセスにおいてワンチップ化して製造することができる。従って、ピエゾ抵抗素子３１、電気回路部と、半導体集積回路１５と、が別チップで構成されている場合に、チップ間を電気的に接続するために必要となるワイヤーボンディング工程やバンプなどを形成する工程が省略できる。そのため、設計者が意図しない抵抗や容量による損失またはノイズ成分の発生を低減させることが可能となる。

さらに、圧力基準室４９を形成する際に新たな基板を必要とせず、ピエゾ抵抗素子３１を正確かつ容易に微細加工できるので、圧力センサー２０が、本実施形態のピエゾ抵抗素子３１を有することによって、圧力センサー２０の低コスト化、小型化・低背化を実現できる。従って、短時間で効率よくダイヤフラム３０および圧力基準室４９を形成でき、生産性を向上させることができる。

次に、第２配線層４０は、上下方向に柱状に形成されている第２配線層柱部４０ｂと、圧力基準室４９、第２酸化膜３９を覆うようにして形成されている第２配線層上部４０ｃと、から構成され、第１配線層３７と同様にアルミニウム（Ａｌ）で形成されている。
先述した第１配線層３７および第２配線層４０などによって形成されるパターン配線が、ピエゾ抵抗素子３１と半導体集積回路１５とを電気的に接続している電気回路部の一部を構成している。なお、図２では、電気回路部の図示を省略しているため、第２配線層４０は、第２酸化膜３９の上面と側壁部４５を構成する部分だけを図示している。

また、第２配線層４０には、犠牲層をリリースエッチングする際にエッチング液が導入される圧力基準室４９に貫通している貫通孔４２が設けられている。言い換えれば、貫通孔４２は導入されるエッチング液によって犠牲層を除去し、圧力基準室４９を形成するためのエッチング孔であり、第２配線層上部４０ｃに間隔をあけて形成されている。

次に、側壁部４５は、第１配線層柱部３７ｂ、第１配線層上部３７ｃ、第２配線層柱部４０ｂなどから構成され、ＳＯＩ基板１４を平面視した時に、圧力基準室４９を枠状に囲んでいる。言い換えれば、圧力基準室４９は下面が窒化膜３６、側面が側壁部４５、上面が第２配線層上部４０ｃからなる密閉された空間である。これらは、エッチング液、例えば、緩衝沸酸ＢＨＦに対して耐性があり、エッチングストッパーとしての機能を備えている。

側壁部４５の上面には、後述する半導体プロセスで一般的なリリースエッチング工程において、ＳＯＩ基板１４を平面視した時に、側壁部４５より外側に配置されている第１酸化膜３８、第２酸化膜３９がエッチングされないように保護膜４１が積層されている。保護膜４１は、エッチング液に耐えられる材料であればよく、例えば、窒化シリコン（Ｓｉ₃Ｎ₄）、またはポリイミド、エポキシ、絶縁レジストなどの樹脂材料で構成されている表面保護膜（パシベーション膜）を用いることができる。

さらに、第２配線層４０、保護膜４１の上面には貫通孔４２を塞ぐように被覆層４３が積層されている。被覆層４３は、第２配線層４０に設けられている貫通孔４２を封止して、圧力基準室４９の気密を保っている。被覆層４３は、例えば、スパッタリング法を用いてアルミニウム（Ａｌ）、銅（Ｃｕ）、タングステン（Ｗ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）などの金属、その他の導電性材料などで形成されているが、これに限定するものではない。例えば、ＣＶＤ法を用いた酸化シリコンや窒化シリコンなどの絶縁体、モリブデン（Ｍｏ）、タングステン（Ｗ）などの高融点金属で形成されていてもよい。

［圧力センサーの製造方法］
次に、本実施形態に係る半導体装置１０としての圧力センサー２０の製造方法を説明する。
図３は、第１実施形態に係る圧力センサーの製造方法を示すフローチャートである。また、図４（ａ）〜（ｆ）、図５（ｇ）〜（ｊ）、図６（ｋ）〜（ｎ）は、第１実施形態に係る圧力センサーの製造方法を示す工程図である。以下、図３、図４（ａ）〜（ｆ）、図５（ｇ）〜（ｊ）、図６（ｋ）〜（ｎ）を参照して、半導体装置１０としての圧力センサー２０の製造方法について説明する。

（ＳＯＩ基板を準備する工程 ＳＴ１）
ＳＯＩ基板１４の製造方法は、ＳＩＭＯＸ（Separation by Implantation of Oxygen）方式、貼り合わせ方式などがある。ここでは、貼り合わせ方式として、図４（ａ）に示すように、支持基板３３の上面に、ＣＶＤ法などによりシリコン酸化膜、窒化酸化シリコン膜などで構成された絶縁層３４を形成し、さらに絶縁層３４の上面にＳＯＩ層３５を貼り合せることによって形成されるＳＯＩ基板１４を準備する。

（不純物注入工程 ＳＴ２）
図４（ｂ）に示すように、ＳＯＩ層３５の上面のピエゾ抵抗素子３１を形成する領域に、例えば、Ｂｏ（ボロン）、またはＢ（ホウ素）などの不純物をイオン注入法により注入（ドープ）する。

（熱処理工程 ＳＴ３）
図４（ｃ）に示すように、ＳＯＩ基板１４を熱処理（アニール）して、注入された不純物を拡散させる。熱処理は、例えば、約１２００℃の温度で３時間程度行う。これにより、ＳＯＩ層３５（ＳＯＩ基板１４）の表面近傍に注入された不純物が熱拡散して、ピエゾ抵抗素子３１が形成される。

（素子分離工程 ＳＴ４）
図４（ｄ）に示すように、ＳＴＩ法を用いて、ＳＯＩ層３５の表面を酸化して素子分離を行うことによって、ＳＯＩ層３５のうちピエゾ抵抗素子３１が配置されている領域を除いて、シリコン酸化膜で構成された素子分離層３２が形成される。以下に、ＳＴＩ法を用いて、素子分離をする方法について、図７を参照しながら説明する。図７は、第１実施形態に係る圧力センサーの素子分離工程の詳細を示す工程図である。

［トレンチ形成工程］
まず、図７（ａ）、（ｂ）に示すように、ＳＯＩ基板１４（ＳＯＩ層３５）を熱酸化して、ＳＯＩ基板１４の最上面に配置されているＳＯＩ層３５に酸化シリコン膜５７を形成する。その後、ＣＶＤ法を用いて酸化シリコン膜５７の上面に窒化シリコン膜５８を積層する。

次に、フォトリソグラフィーによって窒化シリコン膜５８の上面にレジストマスク（図示せず）を形成し、パターニングしてＳＯＩ層３５のトレンチ５１に対応する部分を開口させる。そして、レジストマスクを介して下方向に窒化シリコン膜５８、酸化シリコン膜５７、ＳＯＩ層３５を順にエッチングしてトレンチ５１を形成する。

［トレンチの内壁の酸化］
図７（ｃ）に示すように、トレンチ５１の内壁５３を加熱して酸化する。

［絶縁物充填工程、平坦化工程］
図７（ｄ）に示すように、ＣＶＤ法などを用いて内壁５３が酸化されたトレンチ５１に絶縁物５２を充填する。絶縁物５２としては、ＴＥＯＳを原料としたシリコン酸化膜が挙げられる。そして、絶縁物５２を緻密化するために、トレンチ５１内に絶縁物５２を充填した後、絶縁物５２が熱処理されてもよい。

図７（ｅ）に示すように、例えばＣＭＰ法などにより、ＳＯＩ層３５の上面に形成されている不要な絶縁物５２を平坦化し、その後、窒化シリコン膜５８を剥離することによって、素子分離層１３２が完成する。こうして、ＳＯＩ層３５に含まれている素子分離層１３２が、ピエゾ抵抗素子３１の配置領域を除いて形成されてＳＴ４が完了する。

以上のことから、ＳＴＩ法は後述するＬＯＣＯＳ法と比較して、バーズビークを生じる問題がなく、凹凸の少ない微細な素子分離層１３２を形成することが可能である。バーズビークとは、素子分離層１３２が、本来、機能素子（ピエゾ抵抗素子３１）となるべき領域にも拡大される現象であり、バーズビークが発生すると、形成された機能素子の実際の寸法が設計された寸法より小さくなってしまう。

バーズビークを低減させるには熱酸化量を小さくすればよいが、熱酸化量を小さくすると、素子分離能力が低下してしまう。従って、半導体装置１０が小型化されるにつれて、バーズビークの低減と素子分離能力の維持とを両立させることが困難になる。そこで、近年ではＬＯＣＯＳ法に代わるものとして、先述したように、バーズビークを低減することが可能なＳＴＩ法と呼ばれる素子分離をする方法が用いられている。

ＳＴＩ法を用いて素子分離を行う場合には、ＳＯＩ基板１４に垂直な方向（上下方向）におけるトレンチ５１の大きさ、言い換えれば、トレンチ５１の深さを大きくすることによってＬＯＣＯＳ法と比較して分離幅を狭くすることができる。また、横方向への分離膜の拡散を低減させることができるため、高い素子分離能力と小型化を両立した半導体装置１０を実現させることができる。すなわち、従来よりも集積度を高めた半導体装置１０を製造することが可能となる。

これまで説明したように、ＳＴ２、ＳＴ３、ＳＴ４の順に工程を実施することによって、ＳＴ４を実施する際には、すでにＳＴ２、ＳＴ３が完了している。従って、素子分離層３２の端部の表面３２ａに形成されているシリコン酸化膜がアニールなどの熱処理により高温に長時間さらされることがない。

その結果、機能部端と素子分離端部でのストレスを低減し、素子分離層３２の端部の表面３２ａと第１配線層３７などの配線層との間にリークパスが発生することを低減できるので、リーク電流が流れて無用な電力が消耗されることを低減できる。

（第１配線層底部形成工程 ＳＴ５）
次に、図４（ｅ）に示すように、ＳＯＩ基板１４の上面にスパッタリング法、ＣＶＤ法などにより窒化膜３６を積層する。さらに、窒化膜３６の上面に第１配線層底部３７ａを形成する。第１配線層底部３７ａは、例えば、アルミニウム（Ａｌ）をスパッタリングし、フォトリソグラフィーによりパターニングして形成されるが、電気伝導率（導電率）の高い材料である白金（Ｐｔ）、金（Ａｕ）、銅（Ｃｕ）を用いてもよい。

また、モリブデン（Ｍｏ）、タングステン（Ｗ）などの高融点金属でもよく、電気回路部を構成する導電材料や配線材料と同じであることが好ましい。また、第１配線層３７を導電性ポリシリコンで形成してもよい。第１配線層底部３７ａはピエゾ抵抗素子３１と電気的に接続されている。

（第１酸化膜形成工程 ＳＴ６）
図４（ｆ）に示すように、第１配線層底部３７ａの上面に、犠牲層の一部を構成する第１酸化膜３８を積層する。半導体プロセスにおいて、第１酸化膜３８は層間膜（ＩＭＤ（Inter Metal Dielectric））として、例えば、シリコン酸化膜、ＴＥＯＳ（Tetra ethoxy silane）などで構成されており、ＣＶＤ法、スパッタリング法などによって形成される。

第１酸化膜３８は、その後、例えば、ＰＳＧ（Phospho Silicate Glass）膜を用いて平坦化される。半導体プロセスの世代によっては、ＣＭＰ（Chemical Mechanical Polishing）法を用いて平坦化されてもよい。

（第１配線層柱部・第１配線層上部形成工程 ＳＴ７）
次に、図５（ｇ）に示すように、フォトリソグラフィーにより第１酸化膜３８をパターニングして、第１配線層底部３７ａと電気的に接続する孔（露出部）を形成し、その孔に先述した側壁部４５の一部を構成する第１配線層柱部３７ｂを形成する。

さらに、第１酸化膜３８の上面に、ＳＯＩ基板１４を平面視した時に、第１配線層柱部３７ｂと一部が重なるように、側壁部４５の一部を構成する第１配線層上部３７ｃを積層する。第１配線層柱部３７ｂ、および第１配線層上部３７ｃは、例えば、アルミニウム（Ａｌ）を用いたスパッタリング法、または、ＣＶＤ法などにより形成し、フォトリソグラフィーによりパターニングすることで、互いに電気的に接続するように形成される。

（第２酸化膜形成工程 ＳＴ８）
図５（ｈ）に示すように、第１配線層上部３７ｃ、および第１酸化膜３８の上面に、第１酸化膜３８と共に犠牲層の一部を構成する第２酸化膜３９を積層する。第２酸化膜３９も層間膜として、例えば、ＣＶＤ法、スパッタリング法などによって、シリコン酸化膜、ＰＳＧ膜などで構成されている。

図５（ｈ）では、第２酸化膜３９は１層構造で図示しているが、例えば３層構造で構成されていてもよい。その場合は、まず、第１層としてＣＶＤ酸化膜を積層し、その上面に第２層としてＳＯＧ（Spin On Glass）膜を形成し、ＣＭＰ法などによって平坦化処理される。さらに、その上面に第３層として再度ＣＶＤ酸化膜を積層する。

（第２配線層形成工程 ＳＴ９）
図５（ｉ）に示すように、第２酸化膜３９の一部にフォトリソグラフィーにより第１配線層上部３７ｃと電気的に接続する孔（露出部）を形成し、その孔に側壁部４５の一部を構成する第２配線層柱部４０ｂを形成する。

その後、第２酸化膜３９の上面に、ＳＯＩ基板１４を平面視した時に、第２配線層柱部４０ｂと一部が重なるように第２配線層上部４０ｃを積層する。第２配線層柱部４０ｂ、第２配線層上部４０ｃは、第１配線層３７と同様に、アルミニウム（Ａｌ）を用いたスパッタリング法、または、ＣＶＤ法などにより形成し、フォトリソグラフィーによりパターニングすることで、互いに電気的に接続するように形成される。
さらに、第２配線層上部４０ｃに、犠牲層（第１酸化膜３８、第２酸化膜３９）をエッチングするエッチング液が導入されるための貫通孔４２をエッチングにより形成する。

（保護膜形成工程 ＳＴ１０）
図５（ｊ）に示すように、ＣＶＤ法などによって保護膜４１を積層し、フォトリソグラフィーによりパターニングして第２配線層４０に設けられている貫通孔４２が露出するように開口を設ける。

（リリースエッチング工程 ＳＴ１１）
次に、図６（ｋ）に示すように、貫通孔４２よりエッチング液が導入され、犠牲層としての側壁部４５で囲まれている第１酸化膜３８、および第２酸化膜３９がエッチングされることによって圧力基準室４９が形成される。この場合のエッチング液としては、沸酸（ＨＦ）や緩衝沸酸（ＢＨＦ）などが挙げられる。あるいは、エッチングガスとして沸酸系ガス（蒸気）を供給してドライエッチングすることによってエッチングすることも可能である。

（封止工程 ＳＴ１２）
図６（ｌ）に示すように、ＳＴ１１が終了し、圧力基準室４９を洗浄した後、保護膜４１に覆われていない部分が封止されるように、第２配線層上部４０ｃから保護膜４１の上面にかけて被覆層４３を積層する。被覆層４３は、先述したように、例えば、スパッタリング法を用いてアルミニウム（Ａｌ）などの導電性材料で形成されている。このようにして、貫通孔４２は被覆層４３により封止され、犠牲層がリリースエッチングによって除去された空間となる。つまり、圧力基準室４９が気密状態に維持された密閉空間となる。

（研削工程 ＳＴ１３）
図６（ｍ）に示すように、ダイヤフラム３０を形成するのに必要な板厚を残して、支持基板３３の下面を研削して支持基板３３の板厚を薄くする。

（ダイヤフラム形成工程 ＳＴ１４）
最後に、図６（ｎ）に示すように、支持基板３３の下面に、例えば、ドライエッチングを行うことによってダイヤフラム３０を形成する。なお、ダイヤフラム３０を形成する方法としては、ドライエッチングに限らず、ウェットエッチングなどであってもよい。

これにより圧力検出部１３が形成され、この圧力検出部１３を回路領域１１の半導体集積回路１５と組み合わせることにより、圧力センサー２０が完成する。なお、圧力センサー２０が有する電気回路部に含まれるＭＯＳトランジスターなどの能動素子、コンデンサー、インダクタ、抵抗、ダイオード、配線などの回路は、上述した例えば、ＳＴ４、ＳＴ５、ＳＴ７、ＳＴ９などの工程の途中で作り込んでおくことができる。

以上のことから、本実施形態の圧力センサー２０の製造方法によれば、素子分離層３２の端部の表面３２ａに形成されているシリコン酸化膜がアニールにより高温にさらされなくなるので、不純物などの吸収を低減することができる。その結果、素子分離層３２の端部の表面３２ａのシリコン酸化膜と第１配線層３７などの配線層との間に発生するリークパスを低減させて、リーク電流が流れることを低減することができる。従って、圧力センサー２０を低消費電力化することが可能となる。

なお、本実施形態の半導体装置１０では、半導体基板上にＣＭＯＳプロセスと同様の半導体製造工程を実施して、圧力検出部１３を有する圧力センサー２０について説明しているが、本発明は圧力センサー２０に限らない。例えば、加速度検出素子、角速度検出素子などの圧力検出部１３以外の各種の機能素子を備えている物理量検出素子に変更することによって、加速度センサー、ジャイロセンサー、触覚センサーなどの物理量センサーにも適用可能である。

また、本実施形態では半導体基板を用いて、機能素子（ピエゾ抵抗素子３１）が半導体集積回路１５と一体化している半導体装置１０で説明しているが、半導体基板以外の基板を用いてもよい。あるいは、機能素子が半導体集積回路以外の電気回路部と接続されているものであってもよい。

＜変形例＞
次に、第１実施形態の変形例に係る圧力センサー１２０の構造について図面を参照して説明する。変形例に係る圧力センサー１２０の製造工程は、上記の第１実施形態の圧力センサー２０の製造工程と比較して、圧力基準室を形成する製造方法が異なるものである。上記第１実施形態との共通部分については、同一符号を付して説明を省略し、上記第１実施形態と異なる工程を中心に説明する。

図８は第１実施形態の変形例に係る圧力センサー１２０（圧力検出部１１３）の断面を示す断面図である。図８に示すように、第１実施形態と同様に、ダイヤフラム３０が支持基板３３の凹部の内底部３０ａに配置されている。しかし、変形例では支持基板３３の凹部の開口部３０ｂを塞ぐように、第２の基板としてのガラス台座６１を支持基板３３の下面の外周部３３ａに貼り合わせて、圧力基準室１４９を形成する製造方法を含んでいることが第１実施形態と異なっている。
以下に変形例に係る圧力センサー１２０の製造工程のうち、第１実施形態と異なる部分について説明する。

［圧力センサーの製造方法］
本変形例においても、第１実施形態で説明したＳＴ１１までは同じ製造工程である。
ＳＴ１１を終了し、第２配線層４０の上面に被覆層４３を積層せずに、貫通孔４２をそのまま外部に解放された状態にする。すなわち、第１実施形態では圧力基準室４９を形成した部分が、本変形例では、外部と連通してダイヤフラム３０に外圧を伝えることが可能な受圧室６９となっている。

次に、第１実施形態と同様に、ダイヤフラム３０を形成するのに必要な板厚を残して、支持基板３３の下面を研削して支持基板３３の板厚を薄くして、支持基板３３の下面に外周部３３ａよりも薄肉なダイヤフラム３０を形成する。

次に、支持基板３３（ＳＯＩ基板１４）の下面の外周部３３ａに、例えば、陽極接合によってガラス台座６１を接合する。このようにして、支持基板３３とガラス台座６１に挟まれて形成された空間に圧力基準室１４９が形成される。

つまり、本変形例においては、外部から圧力を受ける受圧部は窒化膜３６の上面になる。そのため、窒化膜３６が外部からの圧力を受けて変形して発生した歪みが、ＳＯＩ基板１４を介してダイヤフラム３０に伝わり、その歪みの大きさに応じてダイヤフラム３０が変形することによって圧力基準室１４９の圧力と比較して外圧を測定することになる。

以上のことから、第１実施形態では、圧力基準室４９がＳＯＩ基板１４に対して凹部の開口部３０ｂとは反対側に配置されていたが、本変形例においては、圧力基準室４９を凹部の開口部３０ｂとは反対側に配置する必要がなくなる。そのため、スパッタリング法などを用いてマスキング位置を合わせる封止工程が省略できるので製造工程が容易になる。

＜第２実施形態＞
次に、本発明の第２実施形態に係る圧力センサー２０の製造方法を図９に沿って説明する。
第２実施形態に係る圧力センサー２０の製造工程は、上記第１実施形態の圧力センサー２０の製造工程と比較して、素子分離工程ＳＴ４が異なるものである。上記第１実施形態との共通部分については、同一符号を付して説明を省略し、上記第１実施形態と異なるＳＴ４を中心に説明する。

（素子分離工程 ＳＴ４）
図９は第２実施形態に係る圧力センサーの素子分離工程における断面図である。図９に示すように、本実施形態は、第１実施形態で説明したＳＴＩ法に代わって、ＬＯＣＯＳ（Local Oxidation of Silicon）法によって素子分離をする圧力センサー２０の製造方法である。

具体的には、図９に示すように、ＳＯＩ層３５にＬＯＣＯＳを形成したい箇所を除いてＳｉＮ膜を形成し、このＳｉＮ膜をマスクとして熱酸化することによって素子分離層３２が形成される。

このようなＬＯＣＯＳ法を用いることによって、ＳＴＩ法と比較して、容易に素子分離をすることが可能になる。

１０…半導体装置、１１…回路領域、１２…センサー領域、１３…圧力検出部、１４…ＳＯＩ基板、１５…半導体集積回路、２０…圧力センサー、３０…ダイヤフラム、３０ａ…内底部、３０ｂ…開口部、３１…ピエゾ抵抗素子、３２…素子分離層、３２ａ…端部の表面、３３…支持基板、３３ａ…外周部、３４…絶縁層、３５…ＳＯＩ層、３６…窒化膜、３７…第１配線層、３７ａ…第１配線層底部、３７ｂ…第１配線層柱部、３７ｃ…第１配線層上部、３８…第１酸化膜、３９…第２酸化膜、４０…第２配線層、４０ｂ…第２配線層柱部、４０ｃ…第２配線層上部、４１…保護膜、４２…貫通孔、４３…被覆層、４５…側壁部、４９…圧力基準室、５１…トレンチ、５２…絶縁物、５３…内壁、５７…酸化シリコン膜、５８…窒化シリコン膜、６１…ガラス台座、６９…受圧室、１１３…圧力検出部、１２０…圧力センサー、１３２…素子分離層、１４９…圧力基準室。

Claims (9)

1. シリコンを含む層を有する第１の基板を準備する工程と、
   前記シリコンを含む層に不純物をドープした後に、前記シリコンを含む層を加熱して機能部を形成する工程と、
   前記機能部を形成した後に、前記シリコンを含む層に素子分離を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
2. 前記素子分離を形成する工程では、
   トレンチを形成するステップと、
   前記トレンチに絶縁物を配置するステップと、を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記素子分離を形成する工程では、ＬＯＣＯＳ法により素子分離を形成するステップを含むことを特徴とする請求項１または２に記載の半導体装置の製造方法。
4. 前記機能部がピエゾ抵抗素子を有することを特徴とする請求項１ないし３のいずれか一項に記載の半導体装置の製造方法。
5. 前記機能部がダイヤフラムに含まれていることを特徴とする請求項１ないし４のいずれか一項に記載の半導体装置の製造方法。
6. 前記ダイヤフラムが前記第１の基板の凹部の内底部に配置され、前記第１の基板に対して、前記凹部の開口部とは反対側に圧力基準室を形成する工程を含むことを特徴とする請求項５に記載の半導体装置の製造方法。
7. 前記ダイヤフラムが前記第１の基板の凹部の内底部に配置され、前記凹部の開口部を塞ぐように第２の基板を貼り合せて圧力基準室を形成する工程を含むことを特徴とする請求項５に記載の半導体装置の製造方法。
8. 前記半導体装置が物理量センサーであることを特徴とする請求項１ないし７のいずれか一項に記載の半導体装置の製造方法。
9. 前記半導体装置が圧力センサーであることを特徴とする請求項１ないし８のいずれか一項に記載の半導体装置の製造方法。

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