JP2016045105A - 圧力センサーの製造方法 - Google Patents

Abstract

【課題】ピエゾ抵抗素子とダイヤフラムとの相対位置ずれを抑えた圧力センサーの製造方法を提供する。【解決手段】圧力センサー１０の製造方法は、基板上に複数のピエゾ抵抗素子４０を並べて配置する工程と、前記基板に、前記基板の平面視で前記複数のピエゾ抵抗素子４０と重なる位置にダイヤフラム１５を形成する工程と、前記複数のピエゾ抵抗素子４０と前記ダイヤフラム１５との相対位置を測定する工程と、前記測定した相対位置に基づいて、前記複数のピエゾ抵抗素子４０の中から回路に接続するピエゾ抵抗素子４０を決定する工程と、前記決定したピエゾ抵抗素子４０を前記回路に接続する工程と、を含むことを特徴とする。【選択図】図２

Description

本発明は、圧力センサーの製造方法に関する。

各種圧力センサーのうち、半導体圧力センサーは、小型、軽量、高精度であることから工業計測、医療などの分野で高度計、圧力計、活動量計、水深計、流量計など幅広く応用されている。このような半導体圧力センサーは、ピエゾ抵抗素子がダイヤフラム内部に配置されており、外部から圧力を受けてダイヤフラムが変形することに伴って変動するピエゾ抵抗素子の抵抗値を電圧信号として検出することにより圧力を測定している。

中でも、ダイヤフラムと、そのダイヤフラム上に熱拡散法、もしくはイオン注入法によってダイヤフラムと一体化されたピエゾ抵抗素子と、配線層などを含む電気回路部と、がＣＭＯＳ（Complementary Metal Oxide Semiconductor）プロセスによってシリコン基板を用いて、ワンチップで形成された半導体圧力センサーの開発が進められている。このようにして製造された半導体圧力センサーの精度をよくするには、ピエゾ抵抗素子とダイヤフラムとの相対位置を精度よく合わせる必要がある。

このようなことから、例えば、特許文献１では、ダイヤフラムの輪郭に沿って長辺方向に配置されている複数のピエゾ素子の１つが輪郭を跨いで配置されており、かつ、他のピエゾ抵抗素子と縦横のアスペクト比を保ちながらピエゾ抵抗素子の面積を大きくすることによって面積に対する抵抗値の変化率を小さくしている。こうして、ピエゾ抵抗素子とダイヤフラムとの相対位置ずれの影響を小さくすることができる半導体圧力センサーが知られていた。

特開２００９−３００１９７号公報

しかしながら、特許文献１に記載の半導体圧力センサーでは、ピエゾ抵抗素子（ピエゾ素子）とダイヤフラムとの相対位置を正確に合わせることは困難であり、製造工程において相対位置がばらつくことによる位置ずれが発生する。このような場合には、圧力が変化するときのブリッジ回路のバランスが崩れてしまい、補正をしようとしても、ピエゾ抵抗素子の短辺方向の長さ以下の位置ずれまでしかずれを補正することができず、ピエゾ抵抗素子とダイヤフラムとの相対位置が、それ以上にずれた場合には、ずれがそのまま測定誤差を増加させて、圧力センサーの測定精度が低下してしまうという課題があった。

本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の適用例または形態として実現することが可能である。

［適用例１］本適用例に係る圧力センサーの製造方法は、基板に複数のピエゾ抵抗素子を並べて配置する工程と、前記基板に、前記基板の平面視で前記複数のピエゾ抵抗素子と重なる位置にダイヤフラムを形成する工程と、前記複数のピエゾ抵抗素子と前記ダイヤフラムとの相対位置を測定する工程と、前記測定した相対位置に基づいて、前記複数のピエゾ抵抗素子の中から回路に接続するピエゾ抵抗素子を決定する工程と、前記決定したピエゾ抵抗素子を前記回路に接続する工程と、を含むことを特徴とする。

本適用例の圧力センサーの製造方法によれば、基板に形成されたダイヤフラム上に並べて配置されている複数のピエゾ抵抗素子から、ピエゾ抵抗素子とダイヤフラムとの相対位置ずれの少ないピエゾ抵抗素子を選択することによって、圧力センサーの製造工程において、ピエゾ抵抗素子とダイヤフラムとの相対位置ずれが、ピエゾ抵抗素子が並べられている方向、言い換えれば、短辺方向の長さよりも大きくなった場合でも、ブリッジ回路のバランスが崩れることを低減し、圧力センサーの測定精度が低下してしまうことを低減させることが可能になる。

［適用例２］上記適用例に記載の圧力センサーの製造方法において、前記配置する工程では、ピエゾ抵抗素子選択部を形成するステップを含むことを特徴とする。

本適用例の圧力センサーの製造方法によれば、ピエゾ抵抗素子選択部を用いて容易にピエゾ抵抗素子を選択することが可能になる。

［適用例３］上記適用例に記載の圧力センサーの製造方法において、前記ピエゾ抵抗素子選択部がアナログスイッチを有することを特徴とする。

本適用例の圧力センサーの製造方法によれば、アナログスイッチを用いることによって、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）プロセスで、ピエゾ抵抗素子選択部とピエゾ抵抗素子とを一体化して製作でき、ワンチップ化することが可能になる。さらに、低消費電力化、高速スイッチング、集積度の向上が可能である。

［適用例４］上記適用例に記載の圧力センサーの製造方法において、前記ピエゾ抵抗素子選択部がＭＯＳＦＥＴを有することを特徴とする。

本記適用例の圧力センサーの製造方法によれば、ピエゾ抵抗素子選択部にかかる電圧、またはピエゾ抵抗素子選択部に流れる電流を制御することによって、ピエゾ抵抗素子選択部のスイッチのＯＮ／ＯＦＦを容易に選択することができる。

［適用例５］上記適用例に記載の圧力センサーの製造方法において、前記測定する工程では、前記複数のピエゾ抵抗素子の抵抗値を測定するステップを含むことを特徴とする。

本適用例の圧力センサーの製造方法によれば、ピエゾ抵抗素子の抵抗値を測定することによって、ピエゾ抵抗素子とダイヤフラムとの相対位置のずれを精度よく測定することが可能になる。

［適用例６］上記適用例に記載の圧力センサーの製造方法において、前記ピエゾ抵抗素子選択部が、それぞれ前記複数のピエゾ抵抗素子と繋がっている第１配線を複数有することを特徴とする。

本適用例の圧力センサーの製造方法によれば、複数の第１配線からピエゾ抵抗素子とダイヤフラムとの相対位置ずれの少ないピエゾ抵抗素子を選択することによって、容易にピエゾ抵抗素子を選択することが可能になる。

［適用例７］上記適用例に記載の圧力センサーの製造方法において、前記接続する工程では、前記第１配線を切断するステップを含むことを特徴とする。

本適用例の圧力センサーの製造方法によれば、レーザートリミング法などを用いて第１配線を切断することによって、短時間で容易にピエゾ抵抗素子を選択することが可能になる。

［適用例８］上記適用例に記載の圧力センサーの製造方法において、前記ピエゾ抵抗素子選択部が、一方の端部が終端開放である第２配線を複数有することを特徴とする。

本適用例の圧力センサーの製造方法によれば、複数の第２配線からずれの少ないピエゾ抵抗素子を選択することによって、容易に回路と接続できるピエゾ抵抗素子を準備することが可能になる。

［適用例９］上記適用例に記載の圧力センサーの製造方法において、前記接続する工程では、前記一方の端部を前記回路に接続するステップを含むことを特徴とする。

本適用例の圧力センサーの製造方法によれば、金属膜をデポするなどの方法で端部を回路に接続することによって、短時間で容易にピエゾ抵抗素子を回路に接続することが可能になる。

第１実施形態に係る圧力センサーの概略を示す平面図。 第１実施形態に係るピエゾ抵抗素子の配置の概略を示す平面図。 第１実施形態に係る電気回路部の配線を示す平面図。 第１実施形態に係るスイッチング回路の概略を示す平面図。 図１中のＡ−Ａ線の断面図。 第１実施形態に係る圧力センサーの製造方法を示すフローチャート。 （ａ）〜（ｆ）第１実施形態に係る圧力センサーの製造方法を示す工程図。 （ｇ）〜（ｊ）第１実施形態に係る圧力センサーの製造方法を示す工程図。 （ｋ）〜（ｎ）第１実施形態に係る圧力センサーの製造方法を示す工程図。 第２実施形態に係るスイッチング回路の概略を示す平面図。 第３実施形態に係るスイッチング回路の概略を示す平面図。 第４実施形態に係るスイッチング回路の概略を示す平面図。 第５実施形態に係るスイッチング回路の概略を示す平面図。

以下に本発明を具体化した実施形態について、図面を参照して説明する。なお、以下の各図においては、各層や各部材を認識可能な程度の大きさにして、説明を分かりやすくするため、各層や各部材の尺度を実際とは異なる尺度で記載している場合がある。

＜第１実施形態＞
まず、第１実施形態に係る圧力センサー１０の概略構造について図面を参照して説明する。なお、以下の図においては、同一または類似の構成要素には、同一または類似の参照符号を付して示す。

［圧力センサーの概略］
図１は第１実施形態に係る圧力センサー１０の概略を示す平面図である。図１に示すように、圧力センサー１０は、基板としてのＳＯＩ基板４２上に形成されている回路領域１１とセンサー領域１２とから構成されている。

回路領域１１には、圧力を測定する電気的動作や信号を制御する制御回路として、例えば、トランジスターを含んだＣＭＯＳ（Complementary Metal Oxide Semiconductor）回路のような半導体集積回路１４などが設けられており、センサー領域１２には、圧力を検出する圧力検出部１３などが設けられている。

圧力検出部１３は、ダイヤフラム１５と、ダイヤフラム１５上のダイヤフラム端１６に沿って配置されている複数（図１では４つ）のピエゾ抵抗素子群２０と、などから構成されている。さらに、各ピエゾ抵抗素子群２０は、複数（図１では３つ）のピエゾ抵抗素子４０で構成されている。圧力検出部１３では、ダイヤフラム１５の変形に伴って変動するピエゾ抵抗素子４０の抵抗値が検出され、電圧信号として出力されることによって、圧力センサー１０が外部から受けた圧力を測定することができる。

［ピエゾ抵抗素子の配置］
次に、本実施形態の複数のピエゾ抵抗素子４０の具体的な配置について、図２を参照しながら説明する。
図２は、第１実施形態に係るピエゾ抵抗素子４０の配置の概略を示す平面図である。図２に示すように、本実施形態では、ダイヤフラム１５の平面視において、ダイヤフラム１５は略矩形状に形成されており、ダイヤフラム１５の外形をなすダイヤフラム端１６の各辺に沿った領域内に４つのピエゾ抵抗素子群２１〜２４（以下、まとめてピエゾ抵抗素子群２０と言う）が配置されている。

ピエゾ抵抗素子群２０は、例えば、ダイヤフラム１５の中心領域に配置されていてもよく、４つより多く配置されていてもよいが、その場合には半導体集積回路１４の構成が複雑になる。また、ダイヤフラム１５の平面視形状は、図１、図２では略矩形状で図示されているが、これに限定されず、多角形、円形、楕円形などの形状としてもよい。

さらに、各ピエゾ抵抗素子群２０には、ピエゾ抵抗素子４０が３つずつ配置されている。具体的には、ピエゾ抵抗素子群２１は、ピエゾ抵抗素子２１１，２１２，２１３から構成されており、ピエゾ抵抗素子群２２は、ピエゾ抵抗素子２２１，２２２，２２３から構成されており、ピエゾ抵抗素子群２３は、ピエゾ抵抗素子２３１，２３２，２３３から構成されており、ピエゾ抵抗素子群２４は、ピエゾ抵抗素子２４１，２４２，２４３から構成されている。

各ピエゾ抵抗素子群２０のピエゾ抵抗素子２１１，２１２，２１３，２２１，２２２，２２３，２３１，２３２，２３３，２４１，２４２，２４３（以下、まとめてピエゾ抵抗素子４０と言う）の抵抗値は、外部から圧力を受けていない時には全て同じ値になっている。

なお、以下の図では、説明の便宜上、図２のダイヤフラム１５の平面視において、ピエゾ抵抗素子群２１のピエゾ抵抗素子２１３，２１２，２１１の順に並べられている方向を＋Ｙ軸方向、その反対方向を−Ｙ軸方向とする。また、ピエゾ抵抗素子２１１の長辺方向の一方の方向（図２では、ピエゾ抵抗素子群２２からピエゾ抵抗素子群２４へ向かう方向）を＋Ｘ軸方向、その反対方向（図２では、ピエゾ抵抗素子群２４からピエゾ抵抗素子群２２へ向かう方向）を−Ｘ軸方向とする。また、ダイヤフラム１５を基準として、ピエゾ抵抗素子４０が配置されている側に向かう方向を＋Ｚ軸方向、その反対方向を−Ｚ軸方向とする。

ダイヤフラム１５の平面視において、ピエゾ抵抗素子４０は長辺方向（Ｘ軸方向）、短辺方向（Ｙ軸方向）を揃えて配置されている。

ピエゾ抵抗素子群２１に配置されているピエゾ抵抗素子２１１，２１２，２１３は、Ｘ軸方向の位置を揃えて、それぞれ最も近いダイヤフラム端１６からの距離が異なるように、Ｙ軸方向に一定の間隔をあけて並べて配置されている。

ピエゾ抵抗素子群２２に配置されているピエゾ抵抗素子２２１，２２２，２２３は、それぞれ最も近いダイヤフラム端１６からの距離が異なるように、Ｘ軸方向にそれぞれ若干位置をずらして、Ｙ軸方向に一定の間隔をあけて並べて配置されている。

ピエゾ抵抗素子群２３に配置されているピエゾ抵抗素子２３１，２３２，２３３は、ピエゾ抵抗素子群２１と同じように、Ｘ軸方向の位置を揃えて、それぞれ最も近いダイヤフラム端１６からの距離が異なるように、Ｙ軸方向に一定の間隔をあけて並べて配置されている。

ピエゾ抵抗素子群２４に配置されているピエゾ抵抗素子２４１，２４２，２４３は、ピエゾ抵抗素子群２２と同じように、それぞれ最も近いダイヤフラム端１６からの距離が異なるように、Ｘ軸方向にそれぞれ若干位置をずらして、Ｙ軸方向に一定の間隔をあけて並べて配置されている。

［回路］
次に、第１実施形態に係る圧力センサー１０の回路（電気配線）について、図３を参照しながら各部を順次説明する。
図３は、第１実施形態に係る電気回路部３２の配線を示す平面図である。図３に示すように、本実施形態では、各ピエゾ抵抗素子群２０は、互いに回路としての電気回路部３２にて接続されており、極微小な抵抗変動を電圧信号として検出するホイートストーンブリッジ構造になっている。

（電源部）
電源部３１は、電気回路部３２を介して、スイッチング回路３３、ピエゾ抵抗素子４０、検出回路３５、第１メモリー３６、第２メモリー３７などに電源を供給している。

（電気回路部）
電気回路部３２は、電源部３１、ピエゾ抵抗素子４０、オペアンプ３４、検出回路３５、第１メモリー３６、および第２メモリー３７などと接続されている回路である。

電気回路部３２は、製造プロセス上でピエゾ抵抗素子４０とダイヤフラム１５との相対位置情報を取得した後に、第１メモリー３６、および第２メモリー３７に記録された情報を基に、各ピエゾ抵抗素子群２０に配置されている３つのピエゾ抵抗素子４０の中から、ピエゾ抵抗素子４０とダイヤフラム１５との相対位置ずれが少ないピエゾ抵抗素子４０を検出回路３５に接続する信号（以下、選択信号と言う）を伝達する。

検出回路３５は、ダイヤフラム１５の変形に伴って変動するピエゾ抵抗素子４０の抵抗値を信号として検出する回路である。そして、電圧信号として出力されることによって、圧力センサー１０が外部から受けた圧力を測定することができる。

ピエゾ抵抗素子群２１の一端は、電源部３１と、スイッチング回路３３などを介してピエゾ抵抗素子群２２などに電気的に接続されており、他端は、スイッチング回路３３などを介して第２メモリー３７および検出回路３５などに電気的に接続されている。

ピエゾ抵抗素子群２２の一端は、スイッチング回路３３などを介して電源部３１、第１メモリー３６およびピエゾ抵抗素子群２１などに電気的に接続されており、他端は、検出回路３５と、スイッチング回路３３などを介してピエゾ抵抗素子群２３および第２メモリー３７などに電気的に接続されている。

ピエゾ抵抗素子群２３の一端は、スイッチング回路３３などを介してピエゾ抵抗素子群２２、検出回路３５および第２メモリー３７などに電気的に接続されており、他端は、スイッチング回路３３を介してピエゾ抵抗素子群２４などに電気的に接続されている。

ピエゾ抵抗素子群２４の一端は、検出回路３５と、スイッチング回路３３などを介してピエゾ抵抗素子群２１および第２メモリー３７などに電気的に接続されており、他端は、スイッチング回路３３などを介してピエゾ抵抗素子群２３および第１メモリー３６などに電気的に接続されている。
なお、各ピエゾ抵抗素子群２０から検出回路３５に電圧信号が入力される前に、オペアンプ３４で増幅されてもよい。

（メモリー）
第１メモリー３６、および第２メモリー３７は、例えば、ＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）やＦＬＡＳＨメモリーなどの不揮発性メモリーが用いられる。第１メモリー３６は、Ｘ軸方向（ピエゾ抵抗素子群２２，２４）に関して選択されたピエゾ抵抗素子４０の情報を記録しておくものであり、第２メモリー３７は、Ｙ軸方向（ピエゾ抵抗素子群２１，２３）に関して選択されたピエゾ抵抗素子４０の情報を記録しておくものである。ピエゾ抵抗素子４０の選択に関する詳細は後述する。

（スイッチング回路）
次に、ピエゾ抵抗素子選択部としてのスイッチング回路３３について説明する。図４は、第１実施形態に係るスイッチング回路３３の概略を示す平面図である。図４に示すように、本実施形態では、スイッチング回路３３には、例えば、ＣＭＯＳスイッチのようなアナログスイッチ７０が用いられている。そのため、ＣＭＯＳプロセスで、アナログスイッチ７０とピエゾ抵抗素子４０とを一体化して製作できることから、製作時間が短縮できるので低コスト化が可能である。

なお、スイッチング回路３３は、アナログスイッチ７０に限定されず、バイポーラトランジスター、第２実施形態で説明するＭＯＳＦＥＴ７１、第３実施形態で説明する小型の物理スイッチ７３を用いてもよい。あるいは、第４実施形態で説明する配線を切断する方法、第５実施形態で説明する配線を追加接続する方法などによる配線変更で行われてもよい。

［ピエゾ抵抗素子の選択］
次に、ダイヤフラム１５上に配置されている各ピエゾ抵抗素子群２０において、複数のピエゾ抵抗素子４０の中から、検出回路３５に接続する、ピエゾ抵抗素子４０とダイヤフラム１５との相対位置ずれが最も小さいピエゾ抵抗素子４０を１つずつ選択する方法について、図２、図３を参照しながら説明する。

まず、Ｘ軸方向に関して、ピエゾ抵抗素子４０とダイヤフラム１５とが設計通りの位置に配置されており、ピエゾ抵抗素子４０とダイヤフラム１５との相対位置ずれがない場合には、設計通りの位置に配置されている、つまり、ピエゾ抵抗素子群２０の中央に配置されているピエゾ抵抗素子４０が選択される。

また、ピエゾ抵抗素子４０とダイヤフラム１５との相対位置がずれている場合でも、隣のピエゾ抵抗素子４０とダイヤフラム１５との相対位置ずれよりもずれが小さい場合には、ピエゾ抵抗素子群２０の中央に配置されているピエゾ抵抗素子４０が選択される。

具体的には、ピエゾ抵抗素子群２２からピエゾ抵抗素子２２２が選択され、ピエゾ抵抗素子群２４からピエゾ抵抗素子２４２が選択される。そして、Ｘ軸方向を制御する第１メモリー３６にはピエゾ抵抗素子２２２，２４２が検出回路３５に接続されるように記録される。

次に、Ｙ軸方向に関しても、同様に説明ができる。ピエゾ抵抗素子４０とダイヤフラム１５とが設計通りの位置に配置されており、ピエゾ抵抗素子４０とダイヤフラム１５との相対位置ずれがない場合には、設計通りの位置に配置されている、つまり、ピエゾ抵抗素子群２０の中央に配置されているピエゾ抵抗素子４０が選択される。

また、ピエゾ抵抗素子４０とダイヤフラム１５との相対位置がずれている場合でも、隣のピエゾ抵抗素子４０とダイヤフラム１５との相対位置ずれよりもずれが小さい場合には、ピエゾ抵抗素子群２０の中央に配置されているピエゾ抵抗素子４０が選択される。

具体的には、ピエゾ抵抗素子群２１からピエゾ抵抗素子２１２が選択され、ピエゾ抵抗素子群２３からピエゾ抵抗素子２３２が選択される。そして、Ｙ軸方向を制御する第２メモリー３７にはピエゾ抵抗素子２１２，２３２が検出回路３５に接続されるように記録される。

一方、ピエゾ抵抗素子４０に対してダイヤフラム１５の位置が相対的に＋Ｘ軸方向にずれている場合には、ピエゾ抵抗素子４０に対してダイヤフラム１５の位置が相対的に＋Ｘ軸方向にずれているピエゾ抵抗素子４０が選択される。つまり、具体的には、ピエゾ抵抗素子群２２の中からピエゾ抵抗素子２２１が選択され、ピエゾ抵抗素子群２４の中から２４１が選択され、Ｘ軸方向を制御する第１メモリー３６にはピエゾ抵抗素子２２１，２４１が検出回路３５に接続されるように第１メモリー３６に記録される。

また、ピエゾ抵抗素子４０に対してダイヤフラム１５の位置が相対的に−Ｘ軸方向にずれている場合には、ピエゾ抵抗素子４０に対してダイヤフラム１５の位置が相対的に−Ｘ軸方向にずれているピエゾ抵抗素子４０が選択される。つまり、具体的には、ピエゾ抵抗素子群２２の中からピエゾ抵抗素子２２３が選択され、ピエゾ抵抗素子群２４の中から２４３が選択され、Ｘ軸方向を制御する第１メモリー３６にはピエゾ抵抗素子２２３，２４３が検出回路３５に接続されるように第１メモリー３６に記録される。このようにして、Ｘ軸方向のピエゾ抵抗素子４０とダイヤフラム１５との相対位置ずれを補正することができる。

一方、ピエゾ抵抗素子４０に対してダイヤフラム１５の位置が相対的に＋Ｙ軸方向にずれている場合には、ピエゾ抵抗素子４０に対してダイヤフラム１５の位置が相対的に＋Ｙ軸方向にずれているピエゾ抵抗素子４０が選択される。つまり、具体的には、ピエゾ抵抗素子群２１の中からピエゾ抵抗素子２１１が選択され、ピエゾ抵抗素子群２３の中から２３１が選択され、Ｙ軸方向を制御する第２メモリー３７にはピエゾ抵抗素子２１１，２３１が検出回路３５に接続されるように第２メモリー３７に記録される。

また、ピエゾ抵抗素子４０に対してダイヤフラム１５の位置が相対的に−Ｙ軸方向にずれている場合には、ピエゾ抵抗素子４０に対してダイヤフラム１５の位置が相対的に−Ｙ軸方向にずれているピエゾ抵抗素子４０が選択される。つまり、具体的には、ピエゾ抵抗素子群２１の中からピエゾ抵抗素子２１３が選択され、ピエゾ抵抗素子群２３の中から２３３が選択され、Ｙ軸方向を制御する第２メモリー３７にはピエゾ抵抗素子２１３，２３３が検出回路３５に接続されるように第２メモリー３７に記録される。このようにして、Ｙ軸方向のピエゾ抵抗素子４０とダイヤフラム１５との相対位置ずれを補正することができる。

本実施形態では、各ピエゾ抵抗素子群２０に配置されているピエゾ抵抗素子４０が３つの場合を説明したが、これに限らず、複数であればよく、ピエゾ抵抗素子４０が配置される各々の位置のずらす距離や配置される間隔は特に限定されない。また、ピエゾ抵抗素子４０はＸ軸方向、Ｙ軸方向に関して、それぞれ対になって配置されているが、対になって配置されていなくてもよい。また、ピエゾ抵抗素子４０を選択する際にも、対になって選択しなくてもよい。

以上のことから、第１メモリー３６、第２メモリー３７に記録されているピエゾ抵抗素子４０の情報に基づいて出力される選択信号によってスイッチング回路３３を制御し、各ピエゾ抵抗素子群２０から検出回路３５に接続するピエゾ抵抗素子４０が１つずつ選択される。このようにして、圧力センサー１０が完成した後にピエゾ抵抗素子４０とダイヤフラム１５との相対位置ずれの影響による測定誤差をＸ軸方向、Ｙ軸方向のいずれの方向においても低減することができる。

つまり、圧力センサー１０の製造工程において、ピエゾ抵抗素子４０とダイヤフラム１５との相対位置ずれがピエゾ抵抗素子４０の短辺方向（Ｙ軸方向）の長さよりも大きくなった場合でも、ピエゾ抵抗素子４０がダイヤフラム１５に配置されている範囲内であれば、ブリッジ回路のバランスが崩れることを低減し、圧力センサー１０の測定精度が低下してしまうことを低減させることが可能になる。

［圧力センサーの内部構造］
次に、本実施形態の圧力センサー１０（圧力検出部１３）の内部構造について、図１、図３、図５を参照しながら各部を順次説明する。
図５は、図１中のＡ−Ａ線の断面図である。なお、以下の図では、説明の便宜上、支持基板４３と絶縁層４４とが重なる方向から見た時の平面視において、絶縁層４４側の面を上面、支持基板４３側の面を下面とし、支持基板４３に順に絶縁層４４、およびＳＯＩ（Silicon On Insulator）層４５が積層される方向（＋Ｚ軸方向）を上方向、それとは反対の方向（−Ｚ軸方向）を下方向として説明する。

図５に示すように、圧力検出部１３は、支持基板４３、絶縁層４４、ＳＯＩ層４５、窒化膜４６、第１配線層５０、第１酸化膜５４、第２酸化膜５５、第２配線層５６、保護膜６１、貫通孔６２、被覆層６３、側壁部６５、圧力基準室６９などから構成されている。

また、ＳＯＩ基板４２は、支持基板４３、支持基板４３の上面に積層されている絶縁層４４、さらに絶縁層４４の上面に貼り合わされているＳＯＩ層４５などから構成されている積層板である。

支持基板４３には、下面の一部を薄肉化して形成された凹部の内底部１７にダイヤフラム１５が配置されている。つまり、ダイヤフラム１５の上下方向の厚さは、支持基板４３の外周部１９と比較して薄くなっており、外部から圧力を受けることによって変形しやすくなっている。

支持基板４３は単結晶シリコン基板などの半導体基板であることが好ましいが、セラミックス基板、ガラス基板、サファイア基板、ダイヤモンド基板、合成樹脂基板などの各種基板を用いることができる。支持基板４３に半導体基板を用いる場合には、予め、あるいは工程の途中において ＣＭＯＳプロセスなどによって、例えば、ＣＭＯＳ回路などを作り込んでおくことができる。

絶縁層４４はＢＯＸ（Buried Oxide）層と呼ばれる埋め込み酸化膜であり、ＳｉＯ₂を含む層で構成されている。ＳＯＩ層４５は、ピエゾ抵抗素子４０、層間絶縁膜である素子分離層４１を含んで形成されており、単結晶シリコンで構成されているため、ピエゾ抵抗素子４０の低消費電力化、微細化、３次元化が可能である。

また、ＳＯＩ層４５が単結晶シリコンで構成されていると、素子分離の観点でも素子間のシリコン（Ｓｉ）を残すことなく取り除いて分離できるため、高耐圧の素子を混載したりＣＭＯＳ回路のラッチアップを低減したりすることが可能である。

素子分離層４１は、シリコン酸化膜で形成されており、ピエゾ抵抗素子４０などの機能領域とＳＯＩ層４５に含まれる他の領域とを電気的に分離している。

さらに、ＳＯＩ層４５には、ＣＭＯＳプロセスで不純物の注入（ドープ）と各種電極および配線構造を付与することによって、トランジスターなどの半導体素子を含む電気回路部３２（図３参照）が形成されている。

ＳＯＩ層４５の上面には窒化膜４６が設けられており、窒化膜４６は、ＳＯＩ層４５や第１酸化膜５４をエッチングする際にエッチングストッパーとしての機能を備えており、例えば、窒化シリコン（Ｓｉ₃Ｎ₄）で構成されている。

次に、第１配線層５０は、窒化膜４６の上面に形成されている第１配線層底部５１と、上下方向に柱状に形成されている第１配線層柱部５２と、第１配線層柱部５２の上部に形成されている第１配線層上部５３と、から構成されており、ＳＯＩ基板４２に形成されている配線、つまり、電気回路部３２の一部を構成する配線に電気的に接続されている。

窒化膜４６、および第１配線層底部５１の上面には第１酸化膜５４が積層されており、さらに、第１酸化膜５４の上面には第２酸化膜５５が積層されている。第１酸化膜５４、第２酸化膜５５はＣＶＤ（Chemical Vapor Deposition）酸化膜であり、図５では共に１層構造で示しているが多層構造で構成してもよい。

第１酸化膜５４と第２酸化膜５５とが重なっている２層の酸化膜において、周囲を後述する側壁部６５で囲まれている領域（以下、犠牲層と言う）をリリースエッチングすることによって圧力基準室６９が形成される。

圧力基準室６９の内部圧力（以下、基準圧力と言う）は、圧力検出部１３が外部から受ける圧力（以下、外圧と言う）と比較するための基準となるように一定の気圧に保たれている。つまり、基準圧力と外圧との圧力差によってダイヤフラム１５が変形して歪みを発生し、ダイヤフラム１５の歪みの大きさに応じてピエゾ抵抗素子４０の抵抗値が変化するので、外圧を受ける前と外圧を受けている時との抵抗値を比較し、演算することによって外圧を精度よく測定することができる。

圧力センサー１０は、基準圧力を減圧状態とした場合には、真空状態を基準として圧力を検出する絶対圧センサーとして用いることができ、基準圧力を略大気圧状態とした場合にはゲージ圧センサーとして用いることができる。基準圧力の状態は、圧力センサー１０の用途に応じて、後述する被覆層６３の封止条件を変えることによって決定される。

つまり、基準圧力は必ずしも大気圧より気圧が低い減圧状態でなくてもよく、略大気圧であってもよいし、大気圧より気圧が高い加圧状態であってもよいが、一般に、基準圧力は減圧状態に保たれており、本実施形態では１０Ｐａ以下となっている。

また、本実施形態の圧力センサー１０は、ダイヤフラム１５が支持基板４３（ＳＯＩ基板４２）の下面の凹部の内底部１７に配置されており、ＳＯＩ基板４２に対して、凹部の開口部１８とは反対側に圧力基準室６９を形成する工程を含んでいる。そのため、図１に示すように、圧力検出部１３をＣＭＯＳプロセスで半導体集積回路１４と一体化して容易に製作できる。

このように、本実施形態の圧力センサー１０においては、ピエゾ抵抗素子４０と、電気回路部３２と、半導体集積回路１４と、が同じ面に形成されるので、圧力検出部１３と半導体集積回路１４とを同じ製造プロセスにおいてワンチップ化して製造することができる。

さらに、圧力基準室６９を形成する際に、ＳＯＩ基板４２に対して、凹部の開口部１８側に新たな基板を接合する必要がなく、ピエゾ抵抗素子４０を正確かつ容易に微細加工できる。その結果、圧力センサー１０が、本実施形態のピエゾ抵抗素子４０を有することによって、圧力センサー１０の低コスト化、小型化・低背化を実現できる。従って、短時間で効率よくダイヤフラム１５および圧力基準室６９を形成でき、生産性を向上させることができる。

次に、第２配線層５６は、上下方向に柱状に形成されている第２配線層柱部５７と、圧力基準室６９、第２酸化膜５５を覆うようにして形成されている第２配線層上部５８と、から構成され、第１配線層５０と同様にアルミニウム（Ａｌ）で形成されている。
第１配線層５０および第２配線層５６によるパターン配線が、ピエゾ抵抗素子４０と検出回路３５、第１メモリー３６、第２メモリー３７などとを電気的に接続している電気回路部３２（図３参照）の一部を構成している。

また、第２配線層５６には、犠牲層をリリースエッチングする際にエッチング液が導入される圧力基準室６９に貫通している貫通孔６２が設けられている。言い換えれば、貫通孔６２は導入されるエッチング液によって犠牲層を除去し、圧力基準室６９を形成するためのエッチング孔であり、第２配線層上部５８に間隔をあけて形成されている。

次に、側壁部６５は、第１配線層柱部５２、第１配線層上部５３、第２配線層柱部５７などから構成され、ＳＯＩ基板４２を平面視した時に、圧力基準室６９を枠状に囲んでいる。言い換えれば、圧力基準室６９は下面が窒化膜４６、側面が側壁部６５、上面が第２配線層上部５８からなる密閉された空間である。これらは、エッチング液、例えば、緩衝沸酸ＢＨＦに対して耐性があり、エッチングストッパーとしての機能を備えている。

側壁部６５の上面には、後述する半導体プロセスで一般的なリリースエッチング工程において、ＳＯＩ基板４２を平面視した時に、側壁部６５より外側に配置されている第１酸化膜５４、第２酸化膜５５がエッチングされないように保護膜６１が積層されている。保護膜６１は、エッチング液に耐えられる材料であればよく、例えば、窒化シリコン（Ｓｉ₃Ｎ₄）、またはポリイミド、エポキシ、絶縁レジストなどの樹脂材料で構成されている表面保護膜（パシベーション膜）を用いることができる。

さらに、第２配線層５６、保護膜６１の上面には貫通孔６２を塞ぐように被覆層６３が積層されている。被覆層６３は、第２配線層５６に設けられている貫通孔６２を封止して、圧力基準室６９の気密を保っている。被覆層６３は、例えば、スパッタリング法を用いてアルミニウム（Ａｌ）、銅（Ｃｕ）、タングステン（Ｗ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）などの金属、その他の導電性材料などで形成されている。

また、被覆層６３はこれに限定されず、例えば、ＣＶＤ法を用いた酸化シリコンや窒化シリコン（Ｓｉ₃Ｎ₄）などの絶縁体、モリブデン（Ｍｏ）、タングステン（Ｗ）などの高融点金属で形成されていてもよい。

［圧力センサーの製造方法］
次に、本実施形態に係る圧力センサー１０の製造方法を説明する。図６は第１実施形態に係る圧力センサー１０の製造方法を示すフローチャートである。また、図７（ａ）〜図７（ｆ）、図８（ｇ）〜図８（ｊ）、図９（ｋ）〜図９（ｎ）は第１実施形態に係る圧力センサー１０の製造方法を示す工程図であり、それぞれの工程における圧力センサー１０の態様を、図１中のＡ−Ａ線の断面図で示している。以下、図６、図７（ａ）〜図７（ｆ）、図８（ｇ）〜図８（ｊ）、図９（ｋ）〜図９（ｎ）を参照して、圧力センサー１０の製造方法について説明する。

＜ピエゾ抵抗素子配置工程（ＳＴ１）＞
まず、ピエゾ抵抗素子配置工程について、図７（a）〜図７（ｄ）を参照しながら説明する。
図７（ａ）に示すように、支持基板４３の上面に、ＣＶＤ法などにより酸化シリコン膜、窒化酸化シリコン膜で構成された絶縁層４４を形成し、絶縁層４４の上面にＳＯＩ層４５を貼り合わせることによってＳＯＩ基板４２を準備する。

図７（ｂ）に示すように、ＳＴＩ（Shallow TrenchIsolation）法によって素子分離を行うことによって、ＳＯＩ層４５のうち、後ほどピエゾ抵抗素子４０が形成される領域を除いて、シリコン酸化膜で構成された素子分離層４１が形成される。本実施形態では、素子分離は、半導体プロセスの素子分離層として一般的なＳＴＩ法で形成しているが、半導体プロセスの世代によって、例えば、ＬＯＣＯＳ（Local Oxidation of Silicon）法によるものであってもよい。

図７（ｃ）に示すように、ＳＯＩ層４５のピエゾ抵抗素子４０が形成される領域に向かって、例えば、Ｂｏ（ボロン）、またはＢ（ホウ素）、Ａｌ（アルミニウム）などの不純物を、イオン注入法によりＳＯＩ層４５の上面から注入（ドープ）する。

この時、図２に示すように、ピエゾ抵抗素子群２１、２３については、ピエゾ抵抗素子４０がＹ軸方向に間隔をあけて並べて配置されるようにする。また、ピエゾ抵抗素子群２２、２４については、各ピエゾ抵抗素子４０が互いにＸ軸方向に若干位置をずらして、Ｙ軸方向に間隔をあけて並べて配置されるようにする。

図７（ｄ）に示すように、ＳＯＩ基板４２を熱処理（アニール）して、注入された不純物を熱拡散させる。熱処理は、例えば、約１２００℃の温度で３時間程度行う。これにより、ＳＯＩ層４５（ＳＯＩ基板４２）の表面近傍に注入された不純物が拡散して、ピエゾ抵抗素子４０が形成される。

なお、圧力センサー１０の電気回路部３２に含まれるピエゾ抵抗素子選択部としてのスイッチング回路３３、コンデンサー、インダクタ、抵抗、ダイオード、その他の電気配線などの回路は、ＳＴ１の途中で作り込んでおくことができる。

スイッチング回路３３には、例えば、ＣＭＯＳスイッチのようなアナログスイッチ７０が用いられているため、ＣＭＯＳプロセスで、アナログスイッチ７０とピエゾ抵抗素子４０とを一体化して製作できることから、製作時間が短縮できるので低コスト化が可能である。

また、圧力センサー１０がワンチップ化されていることから、導通を確保するためのワイヤーボンディング工程やバンプ形成工程が省略できる。そのため、設計者が意図しない抵抗や容量による損失またはノイズ成分の発生などを低減させることが可能となる。さらに、電気回路部３２の配線の総距離が短縮されるので低背化、小型化することも可能であり、低消費電力化、高速スイッチング、集積度の向上が可能である。

＜配線層形成工程（ＳＴ２）＞
次に、配線層形成工程について、図７（e）〜図７（ｆ）、図８（ｇ）〜図８（ｊ）を参照しながら説明する。
図７（ｅ）に示すように、ＳＯＩ基板４２の上面にスパッタリング法、ＣＶＤ法などにより窒化膜４６を積層する。さらに、窒化膜４６の上面の一部に第１配線層底部５１を形成する。第１配線層底部５１はピエゾ抵抗素子４０と電気的に接続されている。第１配線層底部５１は、例えば、アルミニウム（Ａｌ）をスパッタリングし、フォトリソグラフィーによりパターニングすることで形成されるが、電気伝導率（導電率）の高い材料である白金（Ｐｔ）、金（Ａｕ）、銅（Ｃｕ）を用いてもよい。

また、第１配線層底部５１は、モリブデン（Ｍｏ）、タングステン（Ｗ）などの高融点金属でもよく、電気回路部３２を構成する導電材料や配線材料と同じであることが好ましい。また、第１配線層底部５１を導電性ポリシリコンで形成してもよい。

図７（ｆ）に示すように、第１配線層底部５１の上面に、犠牲層の一部を構成する第１酸化膜５４を積層する。半導体プロセスにおいて、第１酸化膜５４は層間膜（ＩＭＤ（Inter Metal Dielectric））として、例えば、酸化シリコン膜、ＴＥＯＳ（Tetra EthOxy Silane）などで構成されており、ＣＶＤ法、スパッタリング法などによって形成される。

第１酸化膜５４は、その後、例えば、ＰＳＧ（Phospho Silicate Glass）膜を用いて平坦化される。半導体プロセスの世代によっては、ＣＭＰ（Chemical Mechanical Polishing）法を用いて平坦化されてもよい。

図８（ｇ）に示すように、フォトリソグラフィーにより第１酸化膜５４をパターニングして、第１配線層底部５１に向かって孔（露出部）を形成し、その孔に側壁部６５の一部を構成する第１配線層柱部５２を形成して第１配線層底部５１と電気的に接続する。

さらに、第１酸化膜５４の上面に、ＳＯＩ基板４２を平面視した時に、第１配線層柱部５２と一部が重なるように第１配線層上部５３を積層する。第１配線層柱部５２、および第１配線層上部５３は、例えば、アルミニウム（Ａｌ）を用いたスパッタリング法、または、ＣＶＤ法などにより形成し、フォトリソグラフィーによりパターニングして、互いに電気的に接続する。

図８（ｈ）に示すように、第１配線層上部５３、および第１酸化膜５４の上面に、第１酸化膜５４と共に犠牲層の一部を構成する第２酸化膜５５を積層する。第２酸化膜５５も層間膜として、例えば、ＣＶＤ法、スパッタリング法などによって、酸化シリコン膜、ＰＳＧ膜などで構成される。

図８（ｈ）では、第２酸化膜５５は１層構造で図示しているが、例えば３層構造で構成されていてもよい。その場合は、まず、第１層としてＣＶＤ酸化膜を積層し、その上面の第２層としてＳＯＧ（Spin On Glass）膜を形成し、ＣＭＰ法などによって平坦化処理される。さらに、その上面の第３層として再度ＣＶＤ酸化膜を積層する。

図８（ｉ）に示すように、第２酸化膜５５の一部にフォトリソグラフィーにより第１配線層上部５３と電気的に接続する孔（露出部）を形成し、その孔に側壁部６５の一部を構成する第２配線層柱部５７を形成する。

その後、第２酸化膜５５の上面に、ＳＯＩ基板４２を平面視した時に、第２配線層柱部５７と一部が重なるように第２配線層上部５８を積層する。第２配線層柱部５７、第２配線層上部５８は、第１配線層５０と同様に、アルミニウム（Ａｌ）を用いたスパッタリング法、または、ＣＶＤ法などにより形成し、フォトリソグラフィーによりパターニングすることで、互いに電気的に接続する。

さらに、第２配線層上部５８に、犠牲層（第１酸化膜５４、第２酸化膜５５）をエッチングするエッチング液が導入されるための貫通孔６２をエッチングにより形成する。

図８（ｊ）に示すように、ＣＶＤ法などによって保護膜６１を積層し、フォトリソグラフィーによりパターニングして第２配線層上部５８に設けられている貫通孔６２が露出するように開口を設ける。

＜圧力基準室形成工程（ＳＴ３）＞
次に、圧力基準室形成工程について、図９（ｋ）〜図９（ｍ）を参照しながら説明する。
図９（ｋ）に示すように、貫通孔６２よりエッチング液が導入され、犠牲層としての側壁部６５で囲まれている第１酸化膜５４、および第２酸化膜５５がエッチングされることによって圧力基準室６９が形成される。この場合のエッチング液としては、沸酸（ＨＦ）や緩衝沸酸（ＢＨＦ）などが挙げられる。あるいは、エッチングガスとして沸酸系ガス（蒸気）を供給してドライエッチングすることによってエッチングすることも可能である。

図９（ｌ）に示すように、ＳＴ３が終了し、圧力基準室６９を洗浄した後、保護膜６１に覆われていない部分が封止されるように、第２配線層上部５８から保護膜６１の上面にかけて被覆層６３を積層する。被覆層６３は、先述したように、例えば、スパッタリング法を用いてアルミニウム（Ａｌ）などの導電性材料で形成されている。

このようにして、貫通孔６２は被覆層６３により封止され、犠牲層（第１酸化膜５４、第２酸化膜５５）がリリースエッチングによって除去された空間となる。つまり、圧力基準室６９が気密状態に維持された密閉空間となる。

図９（ｍ）に示すように、ダイヤフラム１５を形成するのに必要な板厚を残して、支持基板４３（ＳＯＩ基板４２）の下面を研削して支持基板４３の板厚を薄くする。

＜ダイヤフラム形成工程（ＳＴ４）＞
次に、ダイヤフラム形成工程について、図９（ｎ）を参照しながら説明する。
図９（ｎ）に示すように、支持基板４３（ＳＯＩ基板４２）の下面に、例えば、ドライエッチングを行うことによってダイヤフラム１５を形成する。なお、ダイヤフラム１５を形成する方法としては、ドライエッチングに限らず、ウェットエッチングなどであってもよい。

＜相対位置測定工程（ＳＴ５）＞
次に、図２に示すように、ダイヤフラム１５上の４つのピエゾ抵抗素子群２０に３つずつ配置されている各ピエゾ抵抗素子４０とダイヤフラム１５との相対位置ずれを光学顕微鏡などを用いて測定する。この時に、ピエゾ抵抗素子４０の抵抗値を測定することによってピエゾ抵抗素子４０とダイヤフラム１５との相対位置ずれを測定してもよい。ピエゾ抵抗素子４０の抵抗値を測定することによって、ピエゾ抵抗素子４０とダイヤフラム１５との相対位置ずれを精度よく測定することが可能になる。

＜ピエゾ抵抗素子決定工程（ＳＴ６）＞
相対位置を測定した複数のピエゾ抵抗素子４０の中から、Ｘ軸方向に関して、ピエゾ抵抗素子群２２、２４から各ピエゾ抵抗素子４０とダイヤフラム１５との相対位置ずれの最も小さいピエゾ抵抗素子４０を選択して、検出回路３５に接続するピエゾ抵抗素子４０を決定する。

また、同様に、Ｙ軸方向に関して、ピエゾ抵抗素子群２１、２３から各ピエゾ抵抗素子４０とダイヤフラム１５との相対位置ずれの最も小さいピエゾ抵抗素子４０を選択して、検出回路３５に接続するピエゾ抵抗素子４０を決定する。

＜ピエゾ抵抗素子接続工程（ＳＴ７）＞
初回のみ外部から選択信号をアナログスイッチ７０に送信して、ＳＴ６で選択したピエゾ抵抗素子４０が検出回路３５に接続されるように制御する。

＜ピエゾ抵抗素子情報入力工程（ＳＴ８）＞
ピエゾ抵抗素子群２２，２４の中からそれぞれ選択されて、ＳＴ７で検出回路３５に接続されるピエゾ抵抗素子４０の情報が第１メモリー３６に入力される。また、ピエゾ抵抗素子群２１，２３の中からそれぞれ選択されて、ＳＴ７で検出回路３５に接続されるピエゾ抵抗素子４０の情報が第２メモリー３７に入力される。

この情報を基にして、次回以降は、第１メモリー３６、第２メモリー３７からアナログスイッチ７０に選択信号が送信されて、ＳＴ６で選択したピエゾ抵抗素子４０が検出回路３５に接続されるように制御する。

＜検査工程（ＳＴ９）＞
ＳＴ８で情報を入力されたピエゾ抵抗素子４０が、検出回路３５に接続されるように電気回路部３２を制御して圧力を測定して、測定した際の測定誤差を検査する。検査の結果、圧力値が検査規格内で異常がなければ検査工程は終了し、これにより圧力センサー１０が完成する。

一方、圧力値が検査規格外となり異常が発見された場合には、その異常がＸ軸方向に関する異常である場合には、ピエゾ抵抗素子群２２，２４の中から検出回路３５に接続されるピエゾ抵抗素子４０が変更される。その後、再度、検出回路３５に接続されたピエゾ抵抗素子４０の情報が第１メモリー３６に入力される。

同様にして、異常がＹ軸方向に関する異常である場合には、ピエゾ抵抗素子群２１，２３の中から検出回路３５に接続されるピエゾ抵抗素子４０が変更される。その後、再度、検出回路３５に接続されたピエゾ抵抗素子４０の情報が第２メモリー３７に入力される。

また、Ｘ軸方向、かつＹ軸方向の両方向に関する異常であった場合には、ピエゾ抵抗素子群２０から選択されるピエゾ抵抗素子４０を、ピエゾ抵抗素子群２１〜２４全てにおいて変更して対応する。その後、圧力値を測定する。測定された圧力値が検査規格内になるまでこれらの工程を繰り返す。

以上で説明したような製造方法によれば、圧力センサー１０が完成した後にピエゾ抵抗素子４０とダイヤフラム１５との相対位置ずれの影響を低減させることができる。

また、本実施形態では半導体基板を用いて、ピエゾ抵抗素子４０が半導体集積回路１４と一体化している圧力センサー１０で説明しているが、半導体基板以外の基板を用いてもよい。あるいは、ピエゾ抵抗素子４０が半導体集積回路以外の電気回路部３２と接続されているものであってもよい。

＜第２実施形態＞
次に、第２実施形態に係る圧力センサー１０のスイッチング回路３３について、図１０を参照しながら説明する。図１０は第２実施形態に係るスイッチング回路３３の概略を示す平面図である。本実施形態に係る圧力センサー１０の製造方法は、上記第１実施形態の圧力センサー１０の製造方法と比較して、ピエゾ抵抗素子選択部としてのスイッチング回路３３が異なるものである。上記第１実施形態との共通部分については、同一符号を付して説明を省略し、上記第１実施形態と異なる部分を中心に説明する。

なお、以下に記載する４つの実施形態（第２実施形態〜第５実施形態）においては、第１実施形態と同様に、ピエゾ抵抗素子群２０はピエゾ抵抗素子群２１〜２４の４つで構成されている。以下に記載において、具体的に説明しているのはピエゾ抵抗素子群２４に関するスイッチング回路３３であるが、ピエゾ抵抗素子群２１，２２，２３に関するスイッチング回路３３においても同様に説明することができる。

本実施形態では、図１０に示すように、スイッチング回路３３がＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）７１で構成されている。ＭＯＳＦＥＴ７１はマルチプレクサー７２を介して電源部３１に電気的に接続されている。そのため、電源部３１を用いて、マルチプレクサー７２にかかる電圧、または流れる電流を制御することによって、ピエゾ抵抗素子２４１，２４２，２４３に接続されているスイッチのオン（ON）／オフ（OFF）を容易に切り替える製造方法である。

スイッチング回路３３がＭＯＳＦＥＴ７１を有することによって、ピエゾ抵抗素子群２４の中に配置されているピエゾ抵抗素子２４１，２４２，２４３の中から検出回路３５に接続されるピエゾ抵抗素子４０を容易に選択することが可能となる。

＜第３実施形態＞
次に、第３実施形態に係る圧力センサー１０のスイッチング回路３３について、図１１を参照しながら説明する。図１１は第３実施形態に係るスイッチング回路３３の概略を示す平面図である。本実施形態に係る圧力センサー１０の製造方法は、上記第１実施形態の圧力センサー１０の製造方法と比較して、ピエゾ抵抗素子選択部としてのスイッチング回路３３が異なるものである。上記第１実施形態との共通部分については、同一符号を付して説明を省略し、上記第１実施形態と異なる部分を中心に説明する。

本実施形態では、図１１に示すように、スイッチング回路３３が物理スイッチ７３で構成されている。そのため、手動あるいは外部の制御装置によって、ピエゾ抵抗素子２４１，２４２，２４３に接続されているスイッチのオン（ON）／オフ（OFF）を容易に切り替える製造方法である。

こうすることによって、ピエゾ抵抗素子群２４の中に配置されているピエゾ抵抗素子２４１，２４２，２４３の中から検出回路３５に接続するピエゾ抵抗素子４０を容易に選択することができる。

＜第４実施形態＞
次に、第４実施形態に係る圧力センサー１０のスイッチング回路３３について、図１２を参照しながら説明する。図１２は第４実施形態に係るスイッチング回路３３の概略を示す平面図である。本実施形態に係る圧力センサー１０の製造方法は、上記第１実施形態の圧力センサー１０の製造方法と比較して、ピエゾ抵抗素子選択部としてのスイッチング回路３３が異なるものである。上記第１実施形態との共通部分については、同一符号を付して説明を省略し、上記第１実施形態と異なる工程を中心に説明する。

本実施形態では、図１２に示すように、予め全てのピエゾ抵抗素子４０が検出回路３５に接続する第１配線としての切断用配線７４に繋がっている。そして、図６に示したＳＴ５の測定結果に基づいて、ＳＴ６で検出回路３５に最終的に接続するピエゾ抵抗素子４０が決定したときに、検出回路３５に最終的に接続するピエゾ抵抗素子４０を除いたピエゾ抵抗素子４０に接続されている切断用配線７４を、レーザートリミング法などによって切断する製造方法である。

このように、切断用配線７４を切断することによって、短時間で容易にピエゾ抵抗素子４０を選択することが可能になる。

＜第５実施形態＞
次に、第５実施形態に係る圧力センサー１０のスイッチング回路３３について、図１３を参照しながら説明する。図１３は第５実施形態に係るスイッチング回路３３の概略を示す平面図である。本実施形態に係る圧力センサー１０の製造方法は、上記第１実施形態の圧力センサー１０の製造方法と比較して、ピエゾ抵抗素子選択部としてのスイッチング回路３３が異なるものである。上記第１実施形態との共通部分については、同一符号を付して説明を省略し、上記第１実施形態と異なる工程を中心に説明する。

本実施形態では、図１３に示すように、ピエゾ抵抗素子４０の一方の端部が終端開放されている第２配線としての接続用配線７５を複数有している。この端部を検出回路３５に接続すれば、ピエゾ抵抗素子４０が検出回路３５に接続される。このような配線をピエゾ抵抗素子群２４のすべてのピエゾ抵抗素子４０（２４１，２４２，２４３）に施しておいて、図６に示したＳＴ５の測定結果に基づいて、ＳＴ６で検出回路３５に最終的に接続するピエゾ抵抗素子４０が決定したときに、検出回路３５に最終的に接続する接続用配線７５に、例えば、金属膜などをデポすることによって接続させる製造方法である。

このように、接続用配線７５を接続することによって、短時間で容易にピエゾ抵抗素子４０を選択することが可能になる。

１０…圧力センサー、１１…回路領域、１２…センサー領域、１３…圧力検出部、１４…半導体集積回路、１５…ダイヤフラム、１６…ダイヤフラム端、１７…内底部、１８…開口部、１９…外周部、２０…ピエゾ抵抗素子群、２１…ピエゾ抵抗素子群、２２…ピエゾ抵抗素子群、２３…ピエゾ抵抗素子群、２４…ピエゾ抵抗素子群、３１…電源部、３２…電気回路部、３３…スイッチング回路、３４…オペアンプ、３５…検出回路、３６…第１メモリー、３７…第２メモリー、４０…ピエゾ抵抗素子、４１…素子分離層、４２…ＳＯＩ基板、４３…支持基板、４４…絶縁層、４５…ＳＯＩ層、４６…窒化膜、５０…第１配線層、５１…第１配線層底部、５２…第１配線層柱部、５３…第１配線層上部、５４…第１酸化膜、５５…第２酸化膜、５６…第２配線層、５７…第２配線層柱部、５８…第２配線層上部、６１…保護膜、６２…貫通孔、６３…被覆層、６５…側壁部、６９…圧力基準室、７０…アナログスイッチ、７１…ＭＯＳＦＥＴ、７２…マルチプレクサー、７３…物理スイッチ、７４…切断用配線、７５…接続用配線、２１１，２１２，２１３…ピエゾ抵抗素子、２２１，２２２，２２３…ピエゾ抵抗素子、２３１，２３２，２３３…ピエゾ抵抗素子、２４１，２４２，２４３…ピエゾ抵抗素子。

Claims (9)

1. 基板に複数のピエゾ抵抗素子を並べて配置する工程と、
   前記基板に、前記基板の平面視で前記複数のピエゾ抵抗素子と重なる位置にダイヤフラムを形成する工程と、
   前記複数のピエゾ抵抗素子と前記ダイヤフラムとの相対位置を測定する工程と、
   前記測定した相対位置に基づいて、前記複数のピエゾ抵抗素子の中から回路に接続するピエゾ抵抗素子を決定する工程と、
   前記決定したピエゾ抵抗素子を前記回路に接続する工程と、を含むことを特徴とする圧力センサーの製造方法。
2. 前記配置する工程では、ピエゾ抵抗素子選択部を形成するステップを含むことを特徴とする請求項１に記載の圧力センサーの製造方法。
3. 前記ピエゾ抵抗素子選択部がアナログスイッチを有することを特徴とする請求項２に記載の圧力センサーの製造方法。
4. 前記ピエゾ抵抗素子選択部がＭＯＳＦＥＴを有することを特徴とする請求項２に記載の圧力センサーの製造方法。
5. 前記測定する工程では、前記複数のピエゾ抵抗素子の抵抗値を測定するステップを含むことを特徴とする請求項１ないし４のいずれか一項に記載の圧力センサーの製造方法。
6. 前記ピエゾ抵抗素子選択部が、それぞれ前記複数のピエゾ抵抗素子と繋がっている第１配線を複数有することを特徴とする請求項２ないし５のいずれか一項に記載の圧力センサーの製造方法。
7. 前記接続する工程では、前記第１配線を切断するステップを含むことを特徴とする請求項６に記載の圧力センサーの製造方法。
8. 前記ピエゾ抵抗素子選択部が、一方の端部が終端開放である第２配線を複数有することを特徴とする請求項２ないし５のいずれか一項に記載の圧力センサーの製造方法。
9. 前記接続する工程では、前記一方の端部を前記回路に接続するステップを含むことを特徴とする請求項８に記載の圧力センサーの製造方法。

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