JP5933480B2 - 半導体圧力センサおよびその製造方法 - Google Patents

半導体圧力センサおよびその製造方法 Download PDF

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Description

本発明は半導体圧力センサおよびその製造方法に関し、特に、ＭＯＳ回路を備えた半導体圧力センサと、そのような半導体圧力センサの製造方法とに関するものである。
近年、自動車をはじめ、さまざまな分野において半導体圧力センサが使用されている。半導体圧力センサには、ＭＯＳ（Metal Oxide Semiconductor）回路に集積される半導体圧力センサがある。この種の半導体圧力センサとして、特許文献１に開示された半導体圧力センサについて説明する。
この半導体圧力センサでは、半導体基板に、ＭＯＳ回路が形成される領域（ＭＯＳ領域）と圧力センサが形成される領域（圧力センサ領域）とが規定されている。ＭＯＳ領域には、ｎチャネル型のＭＯＳトランジスタとｐチャネル型のＭＯＳトランジスタを含むＭＯＳ回路が形成されている。
圧力センサ領域では、容量式の圧力センサが形成されている。容量式の圧力センサでは、固定電極と可動電極とが形成され、固定電極と可動電極との間に真空室が設けられている。真空室は封止膜によって封止されている。圧力は、可動電極と固定電極との間の距離の変化を、容量値の変化として検出することによって測定される。
特表２００４−５２６２９９号公報（特許第４２６７３２２号公報）
従来の半導体圧力センサでは、次のような問題点があった。この半導体圧力センサでは、圧力センサを形成する工程が、ＭＯＳ回路を形成する工程とは別の工程として設けられている。すなわち、真空室を形成するための封止膜を形成する工程が、圧力センサを形成するための専用の工程として追加されている。
また、犠牲膜をエッチングによって除去する際には、その前にＭＯＳ領域を保護する保護膜を形成し、犠牲膜を除去した後にその保護膜を除去する必要がある。さらに、可動電極の下に配置される真空室は、ＭＯＳ領域のプロセスが終了する金属配線を形成する前に形成されるため、たとえば、ウエット処理等によって、可動電極が固着しないようにスティッキング対策が必要になる。このため、従来の半導体圧力センサでは、製造工程が長くなるとともに、複雑になるという問題があった。
本発明は上記問題点を解決すためになされたものであり、一つの目的は、容易に製造することができる半導体圧力センサを提供することであり、他の目的は、追加の工程数の削減が図られる半導体圧力センサの製造方法を提供することである。
本発明に係る半導体圧力センサは、第１領域および第２領域と圧力センサとメモリセルトランジスタと層間絶縁膜とホールと封止部と開口部とを備えている。第１領域および第２領域は、半導体基板の表面に規定されている。圧力センサは、第１領域に形成され、固定電極、空隙および可動電極を含み、固定電極の上方に空隙が配置され、空隙の上方に可動電極が配置されている。メモリセルトランジスタは、第２領域に形成され、第１電極および第１電極の上方に配置された第２電極をゲート電極として含む。層間絶縁膜は、圧力センサおよびメモリセルトランジスタを覆うように形成されている。ホールは、層間絶縁膜に形成され、空隙に連通する。封止部は空隙を封止する。開口部は層間絶縁膜に形成され、可動電極を露出する。固定電極は、第１電極となる導電膜と同じ膜からなる部分によって形成されている。空隙の高さは、第２電極となる他の導電膜の膜厚に相当する高さである。
本発明に係る他の半導体圧力センサは、第１領域および第２領域と圧力センサとトランジスタと層間絶縁膜とホールと封止部と開口部とを備えている。第１領域および第２領域は、半導体基板の表面に規定されている。圧力センサは、第１領域に形成され、固定電極、空隙および可動電極を含み、固定電極の上方に空隙が配置され、空隙の上方に可動電極が配置されている。トランジスタは、第２領域に形成され、ゲート電極を含む。層間絶縁膜は、圧力センサおよびトランジスタを覆うように形成されている。ホールは、層間絶縁膜に形成され、空隙に連通する。封止部は空隙を封止する。開口部は層間絶縁膜に形成され、可動電極を露出する。固定電極は、半導体基板の表面から所定深さにわたり形成されたウェル領域である。空隙の高さは、ゲート電極となる導電膜の膜厚に相当する高さである。
本発明に係る半導体圧力センサの製造方法は、以下の工程を備えている。半導体基板の表面に、圧力センサが形成される第１領域およびメモリセルトランジスタが形成される第２領域を規定する。第１領域に固定電極を形成する。半導体基板の表面を覆うように、第１導電膜を形成する。第１導電膜をパターニングすることにより、第２領域では、メモリセルトランジスタのゲート電極としての第１電極を形成する。固定電極および第１電極を覆うように、第２導電膜を形成する。第２導電膜をパターニングすることにより、第１領域では、空隙となる第２導電膜パターンを形成し、第２領域では、第１電極の上に第２電極を形成する。空隙となる第２導電膜パターンの上に可動電極を形成する。可動電極、第１電極および第２電極を覆うように、層間絶縁膜を形成する。第１領域に位置する層間絶縁膜の部分に、空隙となる第２導電膜パターンに達するホールを形成する。空隙となる第２導電膜パターンを除去することにより空隙を形成する。空隙に連通するホールを塞ぐ。第１領域に位置する層間絶縁膜の部分に、可動電極を露出する開口部を形成する。
本発明に係る他の半導体圧力センサの製造方法は、以下の工程を備えている。半導体基板の表面に、圧力センサが形成される第１領域およびトランジスタが形成される第２領域を規定する。第１領域に固定電極となるウェル領域を形成する。半導体基板の表面を覆うように、導電膜を形成する。導電膜をパターニングすることにより、第１領域では、空隙となる導電膜パターンを形成し、第２領域では、トランジスタのゲート電極を形成する。空隙となる導電膜パターンの上に可動電極を形成する。可動電極およびゲート電極を覆うように、層間絶縁膜を形成する。第１領域に位置する層間絶縁膜の部分に、空隙となる導電膜パターンに達するホールを形成する。空隙となる導電膜パターンを除去することにより空隙を形成する。空隙に連通するホールを塞ぐ。第１領域に位置する層間絶縁膜の部分に、可動電極を露出する開口部を形成する。
本発明に係る半導体圧力センサでは、第２領域にメモリセルトランジスタが形成され、第１領域に圧力センサ領域が形成された態様の半導体圧力センサを容易に製造することができる。
本発明に係る他の半導体圧力センサでは、第２領域にトランジスタが形成され、第１領域に圧力センサ領域が形成された態様の半導体圧力センサを容易に製造することができる。
本発明に係る半導体圧力センサの製造方法では、第２領域に形成されるメモリセルトランジスタの製造工程に合わせて、第１領域に圧力センサ領域を容易に製造することができる。
本発明に係る他の半導体圧力センサの製造方法では、第２領域に形成されるトランジスタの製造工程に合わせて、第１領域に圧力センサ領域を容易に製造することができる。
本発明の実施の形態１に係る半導体圧力センサの製造方法の一工程を示す断面図である。 同実施の形態において、図１に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図２に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図３に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図４に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図５に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図６に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図７に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図８に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図９に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図１０に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図１１に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図１２に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図１３に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図１４に示す工程における部分平面図である。 同実施の形態において、検出用の圧力センサ領域と、参照用の圧力センサ領域とをそれぞれ示す部分断面図である。 同実施の形態において、変形例に係る半導体圧力センサの製造方法の一工程を示す断面図である。 同実施の形態において、図１７に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図１８に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図１９に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図２０に示す工程の後に行われる工程を示す断面図である。 本発明の実施の形態２に係る半導体圧力センサの製造方法の一工程を示す断面図である。 同実施の形態において、図２２に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図２３に示す工程の後に行われる工程を示す断面図である。 本発明の実施の形態３に係る半導体圧力センサの製造方法の一工程を示す部分断面図である。 同実施の形態において、図２５に示す工程の後に行われる工程を示す部分断面図である。 同実施の形態において、図２６に示す工程の後に行われる工程を示す部分断面図である。 同実施の形態において、図２７に示す工程の後に行われる工程を示す部分断面図である。 同実施の形態において、図２８に示す工程の後に行われる工程を示す部分断面図である。 同実施の形態において、図２９に示す工程の後に行われる工程を示す部分断面図である。 同実施の形態において、図３０に示す工程の後に行われる工程を示す部分断面図である。 同実施の形態において、図３１に示す工程の後に行われる工程を示す部分断面図である。 本発明の実施の形態４に係る半導体圧力センサの部分断面図である。
実施の形態１
実施の形態１に係る半導体圧力センサとその製造方法について説明する。はじめに、製造方法について説明する。
まず、図１に示すように、シリコン基板１１では、圧力センサが形成される圧力センサ領域１６と、ＭＯＳ回路が形成されるＭＯＳ領域１７とに、それぞれ所定の導電型の第１ウェル領域１２、第２ウェル領域１３、第３ウェル領域１４が形成されることから形成工程がスタートする。その形成工程として、たとえばｐ型のシリコン基板を用意し、そのシリコン基板を覆うように、シリコン酸化膜およびシリコン窒化膜が順番に形成される。次に、ＭＯＳ領域のうち、ＮＭＯＳトランジスタが形成される領域に位置するシリコン窒化膜を除去するためのレジストマスクが形成される。
そして、そのレジストマスクをエッチングマスクとしてエッチング処理を施すことにより、シリコン窒化膜が除去される。続いて、エッチングマスクとして用いられたレジストマスクを、次は、注入マスクとして用い、第１ウェル領域１２、第３ウェル領域１４（図１参照）を形成するためＰ型の不純物（たとえばボロン）が注入される。その後、レジストマスクが除去される。
次に、熱酸化を施すことによって、シリコン窒化膜が除去された部分にシリコン酸化膜が形成される。これにより、第１ウェル領域１２、第３ウェル領域１４の表面に比較的厚いシリコン酸化膜が形成され、続いて、シリコン窒化膜が除去される。次に、比較的厚いシリコン酸化膜を注入マスクとして、ＭＯＳ領域の第２ウェル領域１３（図１参照）を形成するためのｎ型の不純物（たとえばリン）が注入される。
その後、所定の条件のもとでアニール処理を施すことによって、注入されたｐ型の不純物とｎ型の不純物とが活性化されて拡散する。その後、シリコン基板の表面に残されたシリコン酸化膜が除去される。こうして、図１に示すように、圧力センサ領域１６では、ｐ型の第１ウェル領域１２が形成される。ＭＯＳ領域１７では、ｎ型の第２ウェル領域１３とｐ型の第３ウェル領域１４とが形成される。
次に、たとえば、ＬＯＣＯＳ（Local Oxidation of Silicon）法を使用して、図２に示されているフィールド酸化膜１５、１９が形成される工程へと進む。まず、シリコン基板の表面に、下敷酸化膜、ポリシリコン膜およびシリコン窒化膜（いずれも図示せず）が順番に形成される。次に、所定の写真製版処理を施すことにより、フィールド酸化膜を形成するためのレジストマスク（図示せず）が形成される。
そして、レジストマスクをエッチングマスクとしてエッチング処理を施すことにより、フィールド酸化膜を形成する部分においてシリコン窒化膜が除去される。続いて、再び写真製版処理を施すことにより、チャネルストッパーを形成するためのレジストマスク（図示せず）が形成される。次に、そのレジストマスクを注入マスクとして、チャネルストッパーとなる部分にｐ型の不純物（たとえばボロン）が注入される。その後、レジストマスクが除去される。
次に、所定の条件のもとで酸化処理を施すことにより、シリコン窒化膜が除去された部分が局所的に酸化されて、フィールド酸化膜１５、１９（図２参照）が形成される。このとき、注入されたｐ型の不純物が活性化されてチャネルストッパー２０（図２参照）が形成される。その後、残されたシリコン窒化膜が除去される。
こうして、図２に示すように、圧力センサ領域１６ではフィールド酸化膜１９が形成され、ＭＯＳ領域１７ではフィールド酸化膜１５、１９が形成される。フィールド酸化膜１５、１９の膜厚は、０．２〜１．０μｍ程度である。なお、シリコン窒化膜が除去された位置には、残された下敷酸化膜２１が位置している。フィールド酸化膜１５、１９によって規定された領域内に形成されるＭＯＳトランジスタ等の半導体素子が、フィールド酸化膜１５、１９とその直下に形成されたチャネルストッパー２０によって電気的に絶縁されることになる。その後、下敷酸化膜２１が除去される。
次に、図３に示されている圧力センサ領域１６における固定電極２３ｂと、ＭＯＳ領域１７におけるＥＰＲＯＭ（Erasable Programmable Read Only Memory）のフローティングゲート電極２３ａとが、同じポリシリコン膜によって形成される工程へと進む。まず、下敷酸化膜が除去されたシリコン基板に、熱酸化処理を施すことにより、ＭＯＳ領域１７では、露出したシリコン基板１１の表面に第１ゲート酸化膜２２（膜厚５〜３０ｎｍ程度）が形成される。これはＥＰＲＯＭのゲート酸化膜として機能する。
次に、第１ゲート酸化膜２２を覆うように、ＣＶＤ（Chemical Vapor Deposition）法により、ポリシリコン膜（図示せず）が形成される。この際に、そのポリシリコン膜の形成中、または、ポリシリコン膜の形成直後に、周知の方法によってリンを導入することにより、ｎ型のポリシリコン膜として導電性が得られるようにする。次に、写真製版処理を施すことにより、固定電極とフローティングゲートをパターニングするためのレジストマスクが形成される。
そして、そのレジストマスクをエッチングマスクとして、所定のエッチング処理を施すことにより、圧力センサ領域１６では、パターニングされたポリシリコン膜からなる固定電極２３ｂが形成される。また、一方のＭＯＳ領域１７では、ＥＰＲＯＭのフローティングゲート電極２３ａとなるポリシリコン膜のパターン（膜厚５０〜３００ｎｍ程度）が形成される。その後、レジストマスクは除去される。
次に、たとえば、熱酸化法により、ＭＯＳ領域１７では、ポリシリコン膜のパターンを覆うように第２ゲート酸化膜２５ａ（膜厚５〜３０ｎｍ程度）が形成されると同時に、圧力センサ領域１６では、固定電極２３ｂを覆うように、第２ゲート酸化膜となる膜と同じ膜からなる第１固定電極保護膜２５ｂが形成される。次にＣＶＤ法により、ＭＯＳ領域１７では、第２ゲート酸化膜２５ａを覆うように第１シリコン窒化膜２７ａ（膜厚５〜３０ｎｍ程度）が形成されると同時に、圧力センサ領域１６では、第１シリコン窒化膜となる膜と同じ膜からなる第２固定電極保護膜２７ｂが形成される。第１固定電極保護膜２５ｂおよび第２固定電極保護膜２７ｂは、後述する犠牲膜をエッチング処理によって除去する際の固定電極の保護膜となる。
次に、ｐチャネル型ＭＯＳトランジスタが形成される第２ウェル領域１３を露出し、他の領域を覆うようにレジストマスク（図示せず）が形成される。そして、そのレジストマスクを注入マスクとして、ｐチャネル型のＭＯＳトランジスタのしきい値電圧を制御するための所定の不純物（たとえばリンなど）が注入される。その後、レジストマスクが除去される。また、ｎチャネル型のＭＯＳトランジスタが形成される第３ウェル領域１４を露出し、他の領域を覆うレジストマスク（図示せず）が形成される。そして、そのレジストマスクを注入マスクとして、ｎチャネル型のＭＯＳトランジスタのしきい値電圧を制御するための所定の不純物（たとえばボロン）が注入される。その後、レジストマスクが除去される。
次に、ＭＯＳ領域１７の第２ウェル領域１３においてｐチャネル型のＭＯＳトランジスタが形成される領域と、第３ウェル領域１４において、ｎチャネル型のＭＯＳトランジスタが形成される領域とを露出し、他の領域を覆うレジストマスク（図示せず）が形成される。そして、そのレジストマスクをエッチングマスクとして、エッチング処理を施すことにより、第１ゲート酸化膜２２の部分、第２ゲート酸化膜２５ａの部分および第１シリコン窒化膜２７ａの部分が除去されて、シリコン基板１１の表面が露出する。その後、レジストマスクが除去される。
次に、熱酸化処理を施すことにより、図４に示すように、第２ウェル領域１３においてｐチャネル型のＭＯＳトランジスタが形成される領域の表面に第３ゲート酸化膜２９ｂ（膜厚５〜３０ｎｍ程度）が形成され、第３ウェル領域１４において、ｎチャネル型のＭＯＳトランジスタが形成される領域の表面に第３ゲート酸化膜２９ａ（膜厚５〜３０ｎｍ程度）が形成される。
次に、図５に示されている、ＭＯＳ領域１７におけるｐチャネル型とｎチャネル型のＭＯＳトランジスタのゲート電極３０ａ、３０ｂとなる導電膜３０と、ＥＰＲＯＭのゲート電極３０ｃとが、同じ材料によって形成される工程へと進む。まず、第１シリコン窒化膜２７ａ、第２固定電極保護膜２７ｂおよび第３ゲート酸化膜２９ａ、２９ｂを覆うように、所定の導電膜３０（図５参照）が形成される。
この導電膜３０として、ポリシリコン膜（膜厚５０〜３００ｎｍ程度）とタングステンシリサイド（ＷＳｉ２）膜（膜厚５０〜３００ｎｍ程度）の２層構造の積層膜、いわゆるポリサイド膜が形成される。ポリシリコン膜は、ＣＶＤ法によって形成され、その形成中、または、形成直後に、リンを導入することによってｎ型のポリシリコン膜とされる。タングステンシリサイド膜は、スパッタ法、または、ＣＶＤ法によって、ポリシリコン膜を覆うように形成される。
次に、ＥＰＲＯＭのゲート電極をパターニングするためのレジストマスク（図示せず）が形成される。そして、そのレジストマスクをエッチングマスクとして、エッチング処理を施すことによりＥＰＲＯＭのゲート電極がパターニングされる。図５に示すように、ＭＯＳ領域１７におけるＥＰＲＯＭ（メモリセルトランジスタ）形成領域では、導電膜３０、第１シリコン窒化膜２７ａ、第２ゲート酸化膜２５ａ、ポリシリコン膜のパターンおよび第１ゲート酸化膜２２にエッチング処理が施されて、フローティングゲート電極２３ａおよびゲート電極３０ｃを含むＥＰＲＯＭのゲート電極が形成される。レジストマスクが除去された後、そのゲート電極を注入マスクとして、ｎ型の不純物（たとえばヒソ）を注入することにより、第１ソース・ドレイン領域３３が形成される。第１ソース・ドレイン領域３３は、図６に示されるＥＰＲＯＭに対応する。
後述するように、圧力センサ領域１６では、ＭＯＳトランジスタのゲート電極３０ａ、３０ｂおよびＥＰＲＯＭのゲート電極３０ｃを形成するための導電膜３０によって、犠牲膜が形成されることになる。
次に、ｐチャネル型のＭＯＳトランジスタのゲート電極、ｎチャネル型のＭＯＳトランジスタのゲート電極および犠牲膜をパターニングするためのレジストマスク（図示せず）が形成される。そして、そのレジストマスクをエッチングマスクとして導電膜３０にエッチング処理を施すことにより、図６に示すように、ＭＯＳ領域１７では、ｎチャネル型のＭＯＳトランジスタのゲート電極３０ｂと、ｐチャネルのＭＯＳトランジスタのゲート電極３０ａとが形成される。また、圧力センサ領域１６では、犠牲膜３０ｄが形成される。レジストマスクが除去された後、所定の条件のもとで熱処理を施すことにより、第１ソース・ドレイン領域３３の活性化と薄い酸化膜３２が形成される。
このように、犠牲膜３０ｄが、ゲート電極３０ａ、３０ｂ、３０ｃとなる導電膜３０を形成する工程と、その導電膜にエッチング処理を施すことによってゲート電極３０ａ、３０ｂを形成する工程とにおいて同時に形成される。後述するように、この犠牲膜を除去することによって、真空室が形成されることになる。このように固定電極２３ｂを保護する第１固定電極保護膜２５ｂが、第２ゲート酸化膜２５ａを形成する工程において同時に形成される。さらに固定電極を保護する第２固定電極保護膜２７ｂが、第１シリコン窒化膜２７ａを形成する工程において同時に形成される。これらの工程の関係は、いずれも圧力センサを形成するための専用工程が不要であることを意味している。
次に、ｎチャネル型ＭＯＳトランジスタが位置する部分のみを露出し、他の領域を覆うレジストマスク（図示せず）が形成される。そして、そのレジストマスクおよびゲート電極３０ｂを注入マスクとして、ｎ型の不純物（たとえばリン）を注入することにより、ＬＤＤ（Lightly Doped Drain）領域（図７参照）が形成される。その後、レジストマスクが除去される。次に、ゲート電極３０ａ、３０ｂ、３０ｃ、犠牲膜３０ｄを覆うように、たとえばＴＥＯＳ（Tetra Ethyl Ortho Silicate glass）膜（図示せず）が形成される。
そして、ＴＥＯＳ膜の全面に異方性のドライエッチング処理を施すことにより、図７に示すように、ゲート電極３０ａ、３０ｂ、３０ｃおよび犠牲膜３０ｄのそれぞれの側壁面にサイドウォール酸化膜３４が形成される。これによって、犠牲膜３０ｄ周辺の段差が軽減されるとともに、後工程で形成する可動電極支持部分のエッジ形状が丸められることで、可動電極に圧力が印加された際に可動電極エッジ部分への応力集中を緩和することが可能になる。
次に、第３ウェル領域１４において、ｎチャネル型のＭＯＳトランジスタが配置されている部分を露出し、他の領域を覆うレジストマスク（図示せず）が形成される。そして、そのレジストマスクおよびゲート電極３０ｂを注入マスクとして、ｎ型の不純物（たとえばリンなど）を注入することにより、第２ソース・ドレイン領域３７が形成される。その後、そのレジストマスクが除去される。次に、第２ウェル領域１３においてｐチャネル型のＭＯＳトランジスタが形成される領域を露出し、他の領域を覆うレジストマスク（図示せず）が形成される。そして、そのレジストマスクおよびゲート電極３０ａを注入マスクとして、ｐ型の不純物を注入することにより、第３ソース・ドレイン領域３６が形成される。
次に、そのレジストマスクが除去された後、所定の条件のもとでアニールを施すことにより、第２ソース・ドレイン領域３７および、第３ソース・ドレイン領域３６が活性化される。また、このアニール時に酸化処理を行うことで、ゲート電極３０ａ、３０ｂ、３０ｃ、犠牲膜３０ｄを覆うように薄い酸化膜３５（膜厚３〜２０ｎｍ程度）が形成される。なお、図７は、このときの工程に対応するものである。
次に、図８に示すように、酸化膜３５を覆うようにＴＥＯＳ系の酸化膜３８が形成される。続いて、その酸化膜３８を覆うように、可動電極となる導電性のポリシリコン膜（図示せず）が形成される。次に、写真製版処理を施すことにより、犠牲膜３０ｄの一部を覆い、他の領域を露出するレジストマスク（図示せず）が形成される。そして、そのレジストマスクをエッチングマスクとして、エッチング処理を施すことにより、露出しているポリシリコン膜が除去され、図８に示すように、犠牲膜３０ｄの一部を覆う可動電極３９が形成される。その後、レジストマスクが除去される。
このとき、犠牲膜３０ｄ周辺の段差がサイドウォール酸化膜３４によって軽減されていることで、クラックまたはカバレッジ不足による可動電極３９の断線が防止されて、可動電極３９の膜厚設定の範囲を広げることができる。この可動電極３９が圧力センサで最も重要なダイヤフラムとなり、圧力センサの特性がこの可動電極３９の処理条件によってほぼ決まる事となる。
また、圧力センサ領域１６では、第１固定電極保護膜２５ｂ、第２固定電極保護膜２７ｂおよび犠牲膜３０ｄは、それぞれＭＯＳ領域１７における第２ゲート酸化膜２５ａ、第１シリコン窒化膜２７ａおよびゲート電極３０ａ、３０ｂ、３０ｃを形成する工程と同時に形成される。さらに、熱処理条件もＭＯＳ領域１７に形成されるＭＯＳトランジスタ等の条件が適用される。このため、圧力センサとしては、大幅な変更には制約があるものの、ＭＯＳ領域に形成されるＭＯＳトランジスタ等の半導体素子の仕様に合せた変更が可能である。
また、可動電極３９および酸化膜３８のそれぞれの膜厚を調整することによって、可動電極３９の初期の容量値（可動電極のそり量）に対する感度特性を制御することができる。特に、最も重要な可動電極３９を形成する工程は、圧力センサを形成するための専用工程として追加することにより、ＭＯＳ領域１７に形成されているＭＯＳトランジスタ等の半導体素子の特性に影響を与えることなく、可動電極３９の処理条件が設定可能となり、圧力センサの感度などの特性を制御することができる。可動電極３９の膜厚は５０〜１０００ｎｍ程度である。
次に、図９に示すように、酸化膜３８および可動電極３９を覆うように、第１層間絶縁膜４０が形成される。第１層間絶縁膜４０は、たとえば、ＴＥＯＳ膜、ＢＰＳＧ（Boron Phosphorus Silicon Glass）膜およびＴＥＯＳ膜の積層構造とされる。なお、第１層間絶縁膜として、これらの膜に限られず、他の酸化膜を適用してもよい。
ここで、可動電極３９と犠牲膜３０ｄの界面に形成する酸化膜３８は、第１層間絶縁膜を分割して積層処理することで、ＭＯＳ領域１７の第１層間絶縁膜４０を変えることなく形成することが可能である。これにより、圧力センサを形成する工程として、ＭＯＳ回路を形成する工程をより多く適用することができ、プロセスが容易になる。また、第１層間絶縁膜４０に平坦化処理として、ＢＰＳＧ膜にエッチバック処理を施してもよい。また、ＣＭＰ（Chemical Mechanical Polishing）処理を施してもよい。
次に、写真製版処理を施すことにより、コンタクトホールを形成するためのレジストマスク（図示せず）が形成される。そして、そのレジストマスクをエッチングマスクとして、ＭＯＳ領域１７に形成される半導体素子の仕様に合わせた条件のもとでエッチング処理が施される。これにより、ＭＯＳ領域１７では、第１層間絶縁膜４０等を貫通して第１ソース・ドレイン領域３３、第２ソース・ドレイン領域３７、第３ソース・ドレイン領域３６等をそれぞれ露出するコンタクトホール４１ａが形成される。一方、圧力センサ領域１６では、固定電極２３ｂ、可動電極３９を露出するコンタクトホール４１ｂが形成される。その後、レジストマスクが除去される。なお、図９は、このときの工程に対応するものである。
この場合のエッチング処理については、ウエットエッチングとドライエッチングを組み合わせたエッチング処理を施すことによって、コンタクトホール４１ａ、４１ｂは、図９に示されるような開口部の上部において広がりを有するコンタクトホールとなる。また、ドライエッチングのみによるエッチング処理によってコンタクトホール４１ａ、４１ｂを形成するようにしてもよい。
次に、図１０に示される、第１配線と、その第１配線を覆う第２層間絶縁膜が形成される工程へと進む。まず、金属膜を用いた第１配線等が形成される。第１層間絶縁膜４０を覆うように、バリアメタル膜とアルミニウムウムシリコン銅（ＡｌＳｉＣｕ）膜（いずれも図示せず）が形成される。バリアメタル膜として、たとえば、チタンナイトライド（ＴｉＮ）膜が適用される。次に、そのアルミニウムシリコン銅膜等をパターニングすることにより、ＭＯＳ領域１７では第１配線４３ａが形成され、圧力センサ領域１６では配線４３ｂが形成される。
より具体的には、アルミニウムシリコン銅膜上にレジストマスクを形成し、そのレジストマスクをエッチングマスクとして、アルミニウムシリコン銅およびバリアメタル膜にエッチング処理を施し、その後、レジストマスクを除去することによって、第１配線４３ａと配線４３ｂが形成される。第１配線４３ａは、第１ソース・ドレイン領域３３、第２ソース・ドレイン領域３７および第３ソース・ドレイン領域３６のそれぞれと電気的に接続される。配線４３ｂは、固定電極２３ｂまたは可動電極３９に電気的に接続される。
なお、第１配線等としては、コンタクトホール４１ａ、４１ｂにタングステンプラグを形成し、その後、バリアメタルおよびアルミニウム銅（ＡｌＣｕ）膜を形成してパターニングするようにしてもよい。このような構成の場合において適したバリアメタルとして、チタンシリサイド（ＴｉＳｉ２）、またはコバルトシリサイド(ＣｏＳｉ２)膜等がある。
次に、図１０に示すように、第１配線４３ａおよび配線４３ｂを覆うように、第２層間絶縁膜４５が形成される。第２層間絶縁膜４５として、たとえば、プラズマＣＶＤ法を適用して形成されるプラズマＴＥＯＳ（以下、「Ｐ−ＴＥＯＳ」と記す。）膜等が適している。なお、平坦化のために、ＳＯＧ（Spin on Glass）膜を含むＰ−ＴＥＯＳ／ＳＯＧ／Ｐ−ＴＥＯＳの積層構造の膜を適用してもよい。また、第１層間絶縁膜の場合と同様にＣＭＰ処理やエッチバック処理を施してもよい。
次に、写真製版処理を施すことにより、エッチングホールを形成するためのレジストマスク（図示せず）が形成される。そして、そのレジストマスクをエッチングマスクとして、第２層間絶縁膜等の絶縁膜にエッチング処理を施すことによって、図１１に示すように、圧力センサ領域１６では犠牲膜をエッチングするためのエッチングホール４６が形成される。その後、レジストマスクが除去される。
次に、エッチングホール４６を介してエッチング処理を施すことにより、ポリシリコン膜とタングステンシリサイド（ＷＳｉ２）膜の２層構造の犠牲膜３０ｄが除去される。これにより、可動電極３９と固定電極２３ｂの間に空隙５０が形成される。図１１は、このときの工程に対応するものである。このエッチング処理では、ウエットエッチング処理が施され、その薬液として、たとえば、ＴＭＡＨ（Tetra methyl Ammonium Hydroxide）が使用される。
また、薬液（ＴＭＡＨ）によるエッチング処理では、第２層間絶縁膜４５および第１層間絶縁膜４０を形成している酸化膜のエッチングレートに対して、犠牲膜３０ｄを形成するポリシリコン膜とタングステンシリサイド（ＷＳｉ２）積層膜のエッチングレートは５０００〜１００００倍程度（エッチング選択比５０００〜１００００程度）である。このため、ＭＯＳ領域に形成される半導体素子の仕様に合わせた条件のもとで形成された第２層間絶縁膜４５および第１層間絶縁膜４０によって、ＭＯＳ領域１７に形成される半導体素子および圧力センサ領域１６を保護することが可能である。
このように、可動電極３９上に第１層間絶縁膜４０、第２層間絶縁膜４５が積層された状態で犠牲膜３０ｄの犠牲膜エッチングを行うことで、可動電極が厚い層間絶縁膜によって保護されることになり、この工程では、可動電極が変形することがないので、可動電極３９のスティッキングを防止することが可能となる。また、配線を形成した後のウエハプロセスの後半に空隙を形成することでプロセス中の取り扱いが容易となる。なお、犠牲膜３０ｄを除去する処理としては、ウエットエッチング処理の他に、二フッ化キセノン（ＸｅＦ２）等を適用したドライエッチング処理を施してもよい。
次に、犠牲膜３０ｄを除去することによって形成された空隙５０を真空室とする処理が施される。まず、たとえば、第２層間絶縁膜４５を形成する場合と同様に、プラズマＣＶＤ法により、Ｐ−ＴＥＯＳを全面に形成することで、エッチングホール４６を塞ぐ第１封止膜４９が形成される。このプラズマＣＶＤによる封止膜の形成は、減圧状態（数Ｔｏｒｒ）で処理するため、空隙５０は数Ｔｏｒｒの真空室５１となる。また、ＭＯＳ領域１７では、第３層間絶縁膜４９ｂが形成される。図１２は、このときの工程に対応するものである。
次に、開口部が形成される部分を露出するレジストマスク（図示せず）が形成される。そして、そのレジストマスクをエッチングマスクとして、ドライエッチング処理またはドライエッチングとウエットエッチングとを組み合わせたエッチング処理を施すことによって、圧力センサ領域１６では、圧力センサの開口部が形成される領域に位置する第１封止膜４９、第２層間絶縁膜４５、第１層間絶縁膜４０の部分が除去される。ＭＯＳ領域１７では、パッド開口部が形成される領域に位置する第３層間絶縁膜４９ｂ、第２層間絶縁膜４５の部分が除去される。これにより、圧力センサ領域１６では、圧力センサの開口部５４が形成され、可動電極３９が露出した状態となる。また、ＭＯＳ領域１７では、パッド開口部６１が形成され、第１配線４３ａが露出した状態になる。図１３は、このときの工程に対応するものである。
第１配線４３ａと配線４３ｂの金属配線を形成した後、犠牲膜エッチング時の表面保護膜となる第２層間絶縁膜４５を形成する工程、エッチングホール４６を開口する工程、第１封止膜４９および第３層間絶縁膜４９ｂを形成する工程は、通常のＭＯＳプロセスの第１層金属配線と第２層金属配線間に形成するスルーホール工程を適用することができ、標準化することが可能である。したがって、ＭＯＳ領域１７のＭＯＳトランジスタ等の半導体素子の特性を損なうことなく、圧力センサ領域１６の形成が可能である。
後述するように、圧力センサを形成する工程には、ＭＯＳ回路を形成する多くの工程を適用することができるので、ＭＯＳ回路を形成する工程において、同時に圧力センサの所定部分を形成することで、ＭＯＳ回路を集積化した圧力センサ（圧力センサを搭載したＭＯＳ集積回路）を容易に提供することが可能になる。
その後、プラズマＣＶＤ法によって、ＭＯＳ領域１７に形成される半導体素子の仕様に合わせた条件（比較的低い温度条件等）のもとで、第１封止膜４９、第３層間絶縁膜４９ｂを覆うように、パッシベーション膜となる膜厚０．５〜１．０μｍ程度のシリコン窒化膜（図示せず）が形成される。
次に、圧力センサ領域１６では、圧力センサの開口部５４部分を露出し、ＭＯＳ領域１７では、パッド開口部６１部分を露出するレジストマスク（図示せず）が形成される。そして、そのレジストマスクをエッチングマスクとしてドライエッチング処理を施すことによって、開口部が形成される領域に位置するシリコン窒化膜が除去される。これにより、ＭＯＳ領域１７では、パッシベーション膜５２ａが形成される。圧力センサ領域１６では、エッチングホール４６をさらに塞ぐ第２封止膜５２ｂが形成される。これにより、真空室５１が、第１封止膜４９と第２封止膜５２ｂによって二重に封止されることになり、信頼性の高い真空封止が可能になる。図１４は、このときの工程に対応するものであり、図１５は、圧力センサ領域の部分平面図である。こうして、半導体圧力センサの主要部分が形成される。
上述した半導体圧力センサの製造方法では、固定電極２３ｂが、ＥＰＲＯＭのフローティングゲート電極２３ａとなるポリシリコン膜を形成する工程において同時に形成される。固定電極２３ｂを保護する第１固定電極保護膜２５ｂが、第２ゲート酸化膜２５ａを形成する工程において同時に形成される。固定電極をさらに保護する第２固定電極保護膜２７ｂが、第１シリコン窒化膜２７ａを形成する工程において同時に形成される。除去されることで真空室５１となる犠牲膜３０ｄが、ゲート電極３０ａ、３０ｂ、３０ｃとなるポリシリコン膜とタングステンシリサイド（ＷＳｉ２）膜の２層構造を形成する工程において同時に形成される。第２封止膜５２ｂが、パッシベーション膜５２ａを形成する工程において同時に形成される。
ほかに、金属配線形成後に圧力センサ形成工程の犠牲膜エッチング、真空封止工程を実施しているため、製造プロセス中の取り扱いが容易になる。また、犠牲膜をエッチングにより除去して空隙を形成した後、真空封止を実施するまで、可動電極は厚い層間酸化膜で保護されており、スティッキングを防止できるとともに、取り扱いが容易になる利点がある。さらに、犠牲膜エッチング時の表面保護、エッチングホール開口、真空封止膜形成工程がＭＯＳプロセスと共通のスルーホール工程の適用により、標準化することが可能であり、圧力センサを形成する工程には、ＭＯＳ領域のＭＯＳトランジスタ等の半導体素子を形成する工程を適用することができる工程が多く、ＥＰＲＯＭを内蔵したＭＯＳ回路を集積化した半導体圧力センサを容易に形成することができる。
また、半導体圧力センサの特性に最も重要な可動電極は、半導体圧力センサを形成するための専用工程として追加し、厚み設定などの自由度をもたせたこと、また、可動電極下部の犠牲膜に対してサイドウォール酸化膜を形成したことで、可動電極エッジ部分が鈍角形状となり、可動電極に圧力が印加されて可動電極が撓んだ際の応力緩和が可能となり、半導体圧力センサとしての信頼性が向上する。
上述した半導体圧力センサでは、圧力センサ領域１６における可動電極３９の表面側を、開口部５４を介して外部空間に開放させることによって、外部の圧力に対応して可動電極３９が変位し、固定電極２３ｂと可動電極３９との間隔（ギャップ）が変化する。半導体圧力センサでは、この間隔の変化を容量値の変化として検出することによって、圧力値が測定される。また、可動電極３９の直下に位置する真空室５１の圧力を基準圧力とすることで、この半導体圧力センサを絶対圧センサとして機能させることができる。
つまり、上述した半導体圧力センサは、容量の変化を圧力値として測定する容量式の圧力センサであり、容量値は、可動電極３９と固定電極２３ｂとの間の間隔の変化を容量値の変化として圧力が測定される。容量値として、より正確には、固定電極２３ｂと真空室５１との間に位置する第１固定電極保護膜２５ｂおよび第２固定電極保護膜２７ｂのそれぞれの容量値（容量値Ａおよび容量値Ｂ）、可動電極３９と真空室５１との間に位置する酸化膜３５、３８の容量値（容量値Ｃ）、ならびに、真空室５１の容量値（容量値Ｄ）を合わせた容量値（合計値）である。このうち、外部の圧力によって容量が変化するのは真空室５１の容量値Ｄだけであるため、圧力値をより精度よく測定するためには、容量値Ａ〜Ｃのそれぞれの初期の容量値（初期値）を正確に把握する必要がある。
ところが、第２固定電極保護膜２７ｂでは、この第２固定電極保護膜２７ｂとなる第１シリコン窒化膜２７ａを形成する際の膜厚ばらつき、および、犠牲膜３０ｄをエッチングにより除去する際の第２固定電極保護膜２７ｂの膜減り量のばらつきのために、容量値Ｂの初期値を把握することは難しい。また、第１固定電極保護膜２５ｂでは、この第１固定電極保護膜２５ｂとなる第２ゲート酸化膜２５ａを形成する際の膜厚ばらつきのために、容量値Ａの初期値を把握することは難しい。
また、可動電極保護膜となる圧力センサ領域１６の酸化膜３５、３８を形成する際の膜厚ばらつき、および、犠牲膜３０ｄをエッチングにより除去する際の圧力センサ領域１６の酸化膜３５、３８の膜減り量のばらつきのために、容量値Ｃの初期値を把握することは難しい。さらに、外部の圧力によって変化する真空室５１では、犠牲膜３０ｄとなるゲート電極３０ｃを形成する際の膜厚ばらつきのために、容量値Ｄの初期値を正確に把握することが難しい。
このような初期値のばらつきをキャンセルするために、図１６に示すように、圧力センサ領域１６において、開口部５４が形成された検出用の圧力センサ領域１６ａの近傍に、開口部が形成されていない参照用の圧力センサ領域１６ｂを配置する手法について説明する。
参照用の圧力センサ領域１６ｂでは、可動電極３９を覆うように第１層間絶縁膜４０、および第２層間絶縁膜４５が残されている。また、可動電極３９を覆うように、第１封止膜４９および第２封止膜５２ｂが形成されている。これにより、参照用の圧力センサ領域１６ｂでは、外部の圧力の変化に対して、可動電極３９と固定電極２３ｂとの間隔が容易に変化しない。このため、検出用の圧力センサの容量値の変化から参照用の圧力センサの容量値の変化を差し引くことで、容量値Ａ〜Ｄの初期値のばらつきをキャンセルすることができる。その結果、精度の高い圧力値を測定することができる。
なお、参照用の圧力センサとしては、可動電極の下方に複数のアンカーを形成し、可動電極を固定することによって、外部の圧力が変化しても可動電極が変動しない構造にしてもよい。また、図１５に示される圧力センサでは、可動電極３９上に、第１層間絶縁膜４０、第２層間絶縁膜４５、第１封止膜４９および第２封止膜５２ｂを積層させた構造にしているが、第１層間絶縁膜４０、第２層間絶縁膜４５および第１封止膜４９だけの積層構造にしても、同様の効果が得られる。
変形例
上述した半導体圧力センサでは、ＭＯＳ領域１７の金属配線として、単層の金属配線を例に挙げて説明した。ここでは、変形例として、ＭＯＳ領域１７の金属配線が２層の金属配線の場合の製造フローについて説明を行う。なお、単層の金属配線の場合と大きな違いはないため、概略について説明を行うこととし、また、上述した半導体圧力センサと同一部材には同一符号を付し、必要である場合を除きその説明を繰り返さないこととする。
まず、図１〜図９に示す工程と同様の工程を経て、図１７に示すように、ＭＯＳ領域１７では第１配線４３ａが形成され、圧力センサ領域１６では配線４３ｂが形成される。次に、第１配線４３ａおよび配線４３ｂを覆うように、層間酸化膜５５が形成される。層間酸化膜５５としては、たとえば、Ｐ−ＴＥＯＳ膜等が適している。また、平坦化のために、ＳＯＧ膜を含むＰ−ＴＥＯＳ／ＳＯＧ／Ｐ−ＴＥＯＳの積層構造を採用してもよい。また、第１層間絶縁膜４０の場合と同様に、平坦化処理としてＣＭＰ処理やエッチバック処理を施してもよい。図１６は、このときの工程に対応するものである。
次に、写真製版処理を施すことにより、スルーホールを形成するためのレジストマスク（図示せず）が形成される。次に、そのレジストマスクをエッチングマスクとして、層間酸化膜５５にエッチング処理を施すことによって、図１８に示すように、ＭＯＳ領域１７では、第１配線４３を露出するスルーホール４６ａが形成される。次に、第１配線４３と同様のプロセスによって、パターニングされた２層目の金属配線となる第２配線５６が形成される。
次に、図１９に示すように、第２配線５６を覆うように、第２層間絶縁膜５７が形成される。第２層間絶縁膜５７は、たとえば、Ｐ−ＴＥＯＳ膜等が適している。なお、平坦化のために、ＳＯＧ膜を含むＰ−ＴＥＯＳ／ＳＯＧ／Ｐ−ＴＥＯＳの積層構造を採用してもよい。また、第１層間絶縁膜の場合と同様に、ＣＭＰ処理やエッチバック処理を施してもよい。
次に、写真製版処理を施すことにより、エッチングホールを形成するためのレジストマスク（図示せず）が形成される。次に、そのレジストマスクをエッチングマスクとして、第２層間絶縁膜５７等の絶縁膜にエッチング処理を施すことによって、図１９に示すように、圧力センサ領域１６では、犠牲膜をエッチングするためのエッチングホール４６が形成される。その後、レジストマスクが除去される。
次にエッチングホール４６を介してエッチング処理を施すことにより、犠牲膜３０ｄが除去される。これにより、可動電極３９と固定電極２３ｂの間に空隙５０が形成される。このエッチング処理では、ウエットエッチング処理が施され、その薬液として、たとえば、ＴＭＡＨが使用される。
次に、空隙５０を真空室とする処理が施される。まず、たとえば、第２層間絶縁膜５７を形成する方法と同様に、プラズマＣＶＤ法により、Ｐ−ＴＥＯＳを全面に形成することにより、エッチングホール４６を塞ぐ第１封止膜５８が形成される。このプラズマＣＶＤ法によって第１封止膜を形成する際には、減圧状態で処理が行われる。これにより、空隙５０は、第１封止膜５８によって塞がれた真空室５１となる。
次に、所定の開口部を形成するためのレジストマスク（図示せず）が形成される。次に、そのレジストマスクをエッチングマスクとして、エッチング処理を施すことによって、図２０に示すように、圧力センサ領域１６では、圧力センサの開口部５４が形成され、ＭＯＳ領域１７では、パッド開口部６１が形成される。その後、図２１に示すように、プラズマＣＶＤ法によって、ＭＯＳ領域１７に形成される半導体素子の仕様に合わせた条件（比較的低い温度条件等）のもとで、第１封止膜５８を覆うように、パッシベーション膜５９が形成される。
上述した変形例に係る半導体圧力センサでは、ＭＯＳ領域１７の金属配線が２層の金属配線の場合を例に挙げて説明した。半導体圧力センサとしては、ＭＯＳ領域１７の金属配線の階層数によらず、半導体圧力センサを形成することができる。すなわち、最上層の金属配線が形成された後に、圧力センサを形成するための特有の工程として、犠牲膜にエッチング処理を施す際の表面保護膜を形成する工程、犠牲膜にエッチングホールを形成する工程、犠牲膜にエッチング処理を施すことによって空隙を形成する工程、エッチングホールを真空雰囲気中で塞ぎ真空室を形成する工程を実施することで、圧力センサを形成することができる。これにより、金属配線が単層の前述した半導体圧力センサの場合と同様に、ＭＯＳ回路を形成するための標準的なプロセスを積極的に適用することができることによって、製造工程の増加を抑えて、生産コストの削減に寄与することができる等の効果を得ることができる。
このことについて、具体的に説明する。変形例に係る半導体圧力センサでは、圧力センサ領域１６における圧力センサの固定電極２３ｂと、ＭＯＳ領域１７におけるＥＰＲＯＭのフローティングゲート電極２３ａとが、同じ工程で形成されるポリシリコン膜によって形成される。
また、エッチング処理により圧力センサ領域１６の犠牲膜３０ｄを除去することによって空隙部分を形成する際の、固定電極２３ｂを保護する保護膜のうち、第１固定電極保護膜２５ｂは、ＭＯＳ領域１７の第２ゲート酸化膜２５ａを形成する工程において同時に同じ材料から形成される。また、第２固定電極保護膜２７ｂは、ＭＯＳ領域１７の第１シリコン窒化膜２７ａを形成する工程において同時に同じ材料から形成される。
さらに、圧力センサ領域１６の犠牲膜３０ｄは、ＭＯＳ領域１７におけるｐチャネル型のＭＯＳトランジスタのゲート電極３０ａ、ｎチャネル型のＭＯＳトランジスタのゲート電極３０ｂおよびＥＰＲＯＭのゲート電極３０ｃを形成する工程において同時に同じ材料から形成される。これらの工程の関係は、いずれも圧力センサを形成するための専用の工程が不要であることを意味している。
一方、圧力センサにおいて最も重要な可動電極３９を形成する工程は、半導体圧力センサを形成するための専用の工程とし、膜厚、処理条件に自由度をもたせることで、ＭＯＳ領域に形成される半導体素子への影響を最小限にしながら、圧力センサの特性を考慮した最適な設計が可能になる。
また、ＭＯＳ領域１７におけるゲート電極の側面上にサイドウォール酸化膜を形成する工程においては、圧力センサ領域１６における犠牲膜３０ｄの側壁にも、サイドウォール酸化膜３４が形成されて、可動電極３９を支持する部分のエッジ形状が丸められることになる。これにより、可動電極３９にクラックが生じるのを抑制することができる。また、カバレッジ不足によって可動電極３９が断線するのを防止することができる。さらに、可動電極３９に圧力が印加された際の可動電極３９のエッジ部分へ応力が集中するのを緩和させることができる。これらの結果、半導体圧力センサとして、信頼性の高い構造が得られる。
ここで、可動電極３９と犠牲膜３０ｄとの界面に形成する酸化膜３５、３８の替わりに、第１層間絶縁膜を分割して積層するようにしてもよい。この場合には、ＭＯＳ領域における第１層間絶縁膜を変えることなく形成することが可能であり、これにより、圧力センサを形成する工程として、ＭＯＳ回路を形成する工程をより多く適用することができ、プロセスが容易になる。
また、犠牲膜をエッチング処理によって除去する工程では、ウエットエッチング処理を施し、その薬液としてＴＭＡＨを使用することで、犠牲膜３０ｄ（ポリシリコン膜とタングステンシリサイド膜とを積層したポリサイド膜）と酸化膜（第１層間絶縁膜４０および第２層間絶縁膜４５）とのエッチング選択比として、高いエッチング選択比（５０００〜１００００程度）が得られる。
これにより、ＭＯＳ領域１７に形成される半導体素子の仕様に合わせた条件のもとで形成される第２層間絶縁膜４５および第１層間絶縁膜４０によって、ＭＯＳ領域１７に形成される半導体素子と、圧力センサ領域１６とを保護することができる。このため、犠牲膜３０ｄをエッチング処理によって除去するために、専用の表面保護膜を形成する工程や、その表面保護膜を除去する工程が不要となる。
さらに、犠牲膜３０ｄをエッチング処理によって除去する工程から空隙５０を真空封止する工程では、可動電極３９上に第１層間絶縁膜４０と第２層間絶縁膜４５とが積層された状態で各工程の所定の処理が施される。このため、可動電極３９は厚い層間酸化膜によって保護されることになり、可動電極３９のスティッキングを防止することができる。すなわち、ウエットエッチング処理の際の表面張力の影響によって、可動電極３９が固定電極２３ｂ側に付着する現象を防止することができる。
さらに、配線が形成された後のウエハプロセスの後半では、圧力センサを形成するための特有の工程を実施することができること、そして、この特有の工程では、ＭＯＳプロセスにおいて標準的なスルーホールを形成する工程と同等のプロセスによって圧力センサを形成することができることで、プロセスにおける取り扱いが容易となり、圧力センサを形成する工程として、ＭＯＳ回路を形成する工程をより多く適用することができることになり、ＭＯＳ回路を集積化した圧力センサを容易に形成することが可能になる。
なお、圧力センサを形成するための特有の工程とは、上述したように、犠牲膜をエッチング処理によって除去する際の表面保護膜を形成する工程、犠牲膜にエッチングホールを形成する工程、犠牲膜をエッチング処理によって除去して空隙を形成する工程、エッチングホールを真空雰囲気中で塞ぎ真空室を形成する工程である。
また、圧力センサ領域１６では、エッチングホールをさらに塞ぐ第２封止膜５２ｂが、ＭＯＳ領域１７にパッシベーション膜５２ａを形成する際に、同時に同じ材料によって形成される。これにより、真空室５１が、第１封止膜４９と第２封止膜５２ｂによって二重に封止されることになり、信頼性の高い真空封止が可能になる。
以上、説明したように、変形例に係る半導体圧力センサでは、ＭＯＳ回路を形成するための標準的なプロセスを積極的に適用することができることによって、製造工程の増加を抑えて、生産コストの削減に寄与することができるとともに、ＭＯＳ回路を集積化した半導体圧力センサを容易に製造することができ、さらに、圧力センサとしての特性劣化を防止することができる。特に、圧力センサを形成する工程として、ＥＰＲＯＭを内蔵するＭＯＳ回路を形成する工程を多く適用することができ、ＥＰＲＯＭを内蔵するＭＯＳ回路を集積化した圧力センサを容易に製造することが可能になる。
また、変形例に係る半導体圧力センサでは、前述した圧力センサと同様に、参照用の圧力センサ領域１６ｂ（図１６参照）を形成し、検出用の圧力センサ領域１６ａの圧力センサの容量値の変化から、参照用の圧力センサの容量値の変化を差し引くことで、容量値の初期値のばらつきをキャンセルすることができて、精度の高い圧力値を測定することができる。
実施の形態２
前述した半導体圧力センサでは、ＭＯＳ領域の金属配線を形成した後に、圧力センサを形成するための特有の工程として、表面保護膜を形成する工程、エッチングホールを形成する工程および真空室を形成する工程を別々に実施した場合について説明した。
ここでは、ＭＯＳ領域に金属配線として二層以上の多層金属配線が形成される半導体圧力センサであって、最上層の金属配線とその最上層の金属配線よりも下層の金属配線とを電気的に接続するためのスルーホールと、犠牲膜を除去するためのエッチングホールとを同時に形成し、さらに、最上層の金属配線と、真空室とを同時に形成する半導体圧力センサについて説明する。なお、製造工程における各構成について、実施の形態１と同様の構成については同一符号を付し、必要である場合を除いてその説明を繰り返さないこととする。
図１〜図１６に示す工程と同様の工程を経て、図２２に示すように、ＭＯＳ領域１７に第１配線４３ａが形成され、圧力センサ領域１６に１層目の金属配線として配線４３ｂが形成される。次に、第１配線４３ａおよび配線４３ｂを覆うように、層間酸化膜５５が形成される。層間酸化膜５５として、たとえば、Ｐ−ＴＥＯＳ膜等が適している。なお、平坦化のために、ＳＯＧ膜を含むＰ−ＴＥＯＳ／ＳＯＧ／Ｐ−ＴＥＯＳの積層構造を採用してもよい。また、第１層間絶縁膜の場合と同様にＣＭＰ処理やエッチバック処理を施してもよい。
次に、写真製版処理を施すことにより、エッチングホールとスルーホールとを同時に形成するためのレジストマスク（図示せず）が形成される。そして、そのレジストマスクをエッチングマスクとして、ＭＯＳ領域１７に形成される半導体素子の仕様に合わせた条件のもとでエッチング処理が施される。これにより、ＭＯＳ領域１７では、層間酸化膜５５を貫通して第１配線４３ａに達するスルーホール４６ａが形成され、圧力センサ領域１６では、エッチングホール４６が形成される。その後、レジストマスクが除去される。
この場合のエッチング処理については、ウエットエッチングとドライエッチングとを組み合わせたエッチング処理を施すことによって、スルーホール４６ａおよびエッチングホール４６を形成するようにしてもよい。この場合、スルーホール４６ａおよびエッチングホール４６は、図２２に示されるような、開口部の上部において広がりを有するスルーホールおよびエッチングホールとなる。また、ドライエッチングのみによるエッチング処理によってスルーホール４６ａおよびエッチングホール４６を形成するようにしてもよい。
次に、エッチングホール４６を介してエッチング処理を施すことにより、ポリシリコン膜とタングステンシリサイド（ＷＳｉ２）膜との積層構造の犠牲膜３０ｄ（図１６参照）が除去される。これにより、可動電極３９と固定電極２３ｂの間に空隙５０が形成される。図２２は、このときの工程に対応するものである。このエッチング処理では、ウエットエッチング処理が施され、その薬液として、たとえば、ＴＭＡＨが使用される。なお、犠牲膜３０ｄを除去する処理としては、ウエットエッチング処理の他に、二フッ化キセノン（ＸｅＦ２）等を適用したドライエッチング処理を施してもよい。
次に、図２３に示すように、ＭＯＳ領域１７には第２配線５６が形成され、圧力センサ領域１６には第１金属封止膜５６ｂが形成される。層間酸化膜５５を覆うように、バリアメタル膜とアルミニウムウムシリコン銅（ＡｌＳｉＣｕ）膜（いずれも図示せず）が形成される。バリアメタル膜として、たとえば、チタンナイトライド（ＴｉＮ）膜が適用される。次に、そのアルミニウムシリコン銅膜等をパターニングすることにより、ＭＯＳ領域１７では第２配線５６が形成され、圧力センサ領域１６では第１金属封止膜５６ｂが形成される。
より具体的には、アルミニウムシリコン銅膜上にレジストマスクを形成し、そのレジストマスクをエッチングマスクとして、アルミニウムシリコン銅およびバリアメタル膜にエッチング処理を施し、その後、レジストマスクを除去することによって、第２配線５６と第１金属封止膜５６ｂが形成される。第２配線５６は、第１配線４３ａと電気的に接続される。
ここで、第１金属封止膜５６ｂは、アルミニウムシリコン銅膜等をスパッタすることによって形成される。スパッタ処理は真空中で行われるため、第１金属封止膜５６ｂによってエッチングホール４６を塞ぐことで、空隙５０は真空室５１になる。なお、第２配線５６および第１金属封止膜５６ｂを形成する際に、スルーホール４６ａおよびエッチングホール４６にタングステンプラグを形成し、その後、バリアメタルおよびアルミニウム銅（ＡｌＣｕ）膜を形成してパターニングするようにしてもよい。このような構成の場合において適したバリアメタルとして、チタンシリサイド（ＴｉＳｉ２）またはコバルトシリサイド（ＣｏＳｉ２）膜等がある。
次に、圧力センサ領域に開口部を形成するためのレジストマスク（図示せず）が形成される。そして、そのレジストマスクをエッチングマスクとして、ドライエッチング処理またはドライエッチングとウエットエッチングとを組み合わせたエッチング処理を施すことによって、圧力センサ領域１６に位置する層間酸化膜５５および第１層間絶縁膜４０の部分が除去される。これにより、図２４に示すように、圧力センサ領域１６では開口部５４が形成される。
その後、プラズマＣＶＤ法によって、ＭＯＳ領域１７に形成される半導体素子の仕様に合わせた条件（比較的低い温度条件等）のもとで、第１金属封止膜５６ｂおよび第２配線５６を覆うように、パッシベーション膜となる膜厚０．５〜１．０μｍ程度のシリコン窒化膜（図示せず）が形成される。
次に、圧力センサ領域１６では圧力センサの開口部５４の部分を露出し、ＭＯＳ領域１７ではパッド開口部となる部分を露出するレジストマスク（図示せず）が形成される。そして、そのレジストマスクをエッチングマスクとしてドライエッチング処理を施すことによって、ＭＯＳ領域１７では、パッド開口部６１を有するパッシベーション膜５２ａが形成される。圧力センサ領域１６では、エッチングホール４６をさらに塞ぐ第２封止膜５２ｂが形成される。これにより、真空室５１が、第１金属封止膜５６ｂと第２封止膜５２ｂによって二重に封止されることになり、信頼性の高い真空封止が可能になる。図２４は、このときの工程に対応するものである。
上述した半導体圧力センサの製造方法では、ＭＯＳ領域１７のスルーホール４６ａと圧力センサ領域１６のエッチングホール４６とが同時に形成される。また、ＭＯＳ領域１７の最上層の配線と圧力センサ領域１６の第１金属封止膜とが同時に形成される。これにより、実施の形態１の効果に加えて、さらに、ＭＯＳ回路を形成するプロセスと共通のプロセスによって半導体圧力センサを同時に形成することができ、半導体圧力センサを形成するための専用工程を追加するのを抑えて、製造コストの削減を行うことができる。また、プロセスの標準化によってＭＯＳ回路を形成する工程を多く適用することができ、ＭＯＳ回路を集積化した圧力センサを容易に製造することができる。
実施の形態３
前述した半導体圧力センサでは、圧力センサがフィールド酸化膜上に形成された半導体圧力センサを例に挙げて説明した。ここでは、圧力センサが、フィールド酸化膜によって規定された半導体基板の領域（素子形成領域）に形成された半導体圧力センサについて説明する。
なお、製造工程における各構成について、実施の形態１と同様の構成については同一符号を付し、必要である場合を除いてその説明を繰り返さないこととする。また、ＭＯＳ領域は、実施の形態１において説明したＭＯＳ領域と実質的に同じ構造であるので、図面としては、圧力センサ領域だけを示す。
まず、図２５に示すように、圧力センサが形成される圧力センサ領域１６に、ｎ型の第１ウェル領域１２ａが形成される。次に、たとえば、ＬＯＣＯＳ法を使用して、フィールド酸化膜１９が形成される。フィールド酸化膜１９の膜厚は、０．２〜１．０μｍ程度とされる。次に、シリコン基板１１に、熱酸化処理を施すことにより、第１ゲート酸化膜２２が形成される。
次に、第１ゲート酸化膜２２を覆うように、ｎ型の導電性ポリシリコン膜（図示せず）が形成される。導電性ポリシリコン膜の膜厚は、５０〜３００ｎｍ程度とされる。次に、その導電性ポリシリコン膜に所定の写真製版処理とエッチング処理を施すことにより、圧力センサ領域１６では、固定電極２３ｂが形成される。同時に、ＭＯＳ領域１７では、ＥＰＲＯＭのフローティングゲート電極２３ａが形成される（図３のＭＯＳ領域参照）。
次に、たとえば、熱酸化処理を施すことにより、圧力センサ領域１６では、固定電極２３ｂを覆うように、第１固定電極保護膜２５ｂが形成される。同時に、ＭＯＳ領域１７では、ポリシリコン膜のパターンを覆うように第２ゲート酸化膜２５ａが形成される（図３のＭＯＳ領域参照）。
次に、ＣＶＤ法によりシリコン窒化膜を形成することによって、圧力センサ領域１６では、第２固定電極保護膜２７ｂが形成される。同時に、ＭＯＳ領域１７では、第２ゲート酸化膜２５ａを覆うように第１シリコン窒化膜２７ａが形成される（図３のＭＯＳ領域参照）。第１固定電極保護膜２５ｂおよび第２固定電極保護膜２７ｂは、後述する犠牲膜をエッチング処理によって除去する際の固定電極の保護膜となる。
次に、ポリシリコン膜（膜厚５０〜３００ｎｍ程度）とタングステンシリサイド（ＷＳｉ２）膜（膜厚５０〜３００ｎｍ程度）の積層膜、いわゆるポリサイド膜（図示せず）が形成される。次に、所定の写真製版処理およびエッチング処理をポリサイド膜に施すことにより、図２６に示すように、圧力センサ領域１６では、空隙（真空室）を形成するための犠牲膜３０ｄのほか、不純物濃度が高いｎ型の不純物領域３３ａが形成される。ＭＯＳ領域１７では、ｐチャネル型のＭＯＳトランジスタのゲート電極３０ａと、ｎチャネル型のＭＯＳトランジスタのゲート電極３０ｂとが形成されることになる（図６のＭＯＳ領域参照）。
なお、ＭＯＳ領域１７におけるＥＰＲＯＭのゲート電極３０ｃは、ゲート電極３０ａ、３０ｂの形成に先立って、パターニングされ、また、この工程に引き続いて、第１ソース・ドレイン領域３３を形成するための不純物の注入が行われている（図５のＭＯＳ領域参照）。このとき同時に、圧力センサ領域１６においても、不純物濃度の高いｎ型の不純物領域３３ａを形成するためのパターニングと不純物の注入が行われる。
次に、所定の条件のもとで熱処理を施すことにより、犠牲膜３０ｄ等を覆うように薄い酸化膜３２が形成されるとともに、第１ソース・ドレイン領域３３（図６のＭＯＳ領域参照）およびｎ型の不純物領域３３ａの活性化が行われる。
次に、犠牲膜３０ｄ等を覆うように、たとえば、ＴＥＯＳ膜（図示せず）が形成される。次に、そのＴＥＯＳ膜の全面に異方性のドライエッチング処理を施すことにより、図２７に示すように、圧力センサ領域１６では、犠牲膜３０ｄの側壁面にサイドウォール酸化膜３４が形成される。また、ＭＯＳ領域１７では、ゲート電極３０ａ、３０ｂ、３０ｃの側壁面にサイドウォール酸化膜３４が形成される（図７のＭＯＳ領域参照）。次に、ＭＯＳ領域１７では、第２ソース・ドレイン領域３７および第３ソース・ドレイン領域３６が形成される（図７のＭＯＳ領域参照）。
次に、所定の条件のもとでアニールを施すことにより、圧力センサ領域１６では、犠牲膜３０ｄを覆うように薄い酸化膜３５が形成される。また、ＭＯＳ領域１７では、ゲート電極３０ａ、３０ｂ、３０ｃを覆うように薄い酸化膜３５が形成される（図７のＭＯＳ領域参照）。次に、図２８に示すように、酸化膜３５を覆うように、ＴＥＯＳ系の酸化膜３８が形成される。
次に、酸化膜３８を覆うように、導電性のポリシリコン膜（図示せず）が形成される。次に、所定の写真製版処理およびエッチング処理を施すことにより、図２８に示すように、犠牲膜３０ｄの一部を覆う可動電極３９が形成される。この可動電極３９が半導体圧力センサで最も重要なダイヤフラムとなり、半導体圧力センサの特性が、この可動電極３９の処理条件によってほぼ決まることとなる。可動電極３９の膜厚は５０〜１０００ｎｍ程度とされる。
次に、酸化膜３８および可動電極３９を覆うように、第１層間絶縁膜４０が形成される。次に、ＭＯＳ領域（図示せず）に形成される半導体素子の仕様に合わせた条件のもとで、所定の写真製版処理とエッチング処理が第１層間絶縁膜４０等に施される。これにより、図２９に示すように、圧力センサ領域１６では、固定電極２３ｂを露出するコンタクトホール４１ｂ、可動電極３９を露出するコンタクトホール４１ｂおよび第１ウェル領域１２ａを露出するコンタクトホール４１ｃが形成される。また、ＭＯＳ領域１７では、第１層間絶縁膜４０等を貫通して第１ソース・ドレイン領域３３、第２ソース・ドレイン領域３７、第３ソース・ドレイン領域３６等をそれぞれ露出するコンタクトホール４１ａが形成される（図９のＭＯＳ領域参照）。
次に、第１層間絶縁膜４０を覆うように、ＭＯＳ領域（図示無し）に形成される半導体素子の仕様に合わせた条件のもとで、バリアメタル膜とアルミニウムウムシリコン銅（ＡｌＳｉＣｕ）膜（いずれも図示せず）が形成される。次に、そのアルミニウムシリコン銅膜等をパターニングすることにより、図３０に示すように、圧力センサ領域１６では配線４３ｂおよび配線４３ｃが形成される。また、ＭＯＳ領域１７では第１配線４３ａが形成される（図１０のＭＯＳ領域参照）。
次に、図１０〜図１２に示す工程と同様の工程を経て、図３１に示すように、圧力センサ領域１６では、犠牲膜３０ｄを除去することによって形成された空隙５０が第１封止膜４９によって塞がれて、真空室５１が形成される。次に、図１３および図１４に示す工程と同様の工程を経て、図３２に示すように、圧力センサ領域１６では、可動電極３９を露出する圧力センサの開口部５４が形成され、エッチングホール４６をさらに塞ぐ第２封止膜５２ｂが形成される。また、ＭＯＳ領域１７では、パッド開口部６１が形成され、パッシベーション膜５２ａが形成される（図１４のＭＯＳ領域参照）。こうして、半導体圧力センサの主要部分が形成される。
上述した半導体圧力センサでは、実施の形態１において説明した効果に加えて次のような効果が得られる。まず、フィールド酸化膜１９によって囲まれたシリコン基板１１の領域に、固定電極２３ｂ、真空室５１（犠牲膜３０ｄ）および可動電極３９を積層させた圧力センサが形成されることで、圧力センサ領域１６では、フィールド酸化膜１９の膜厚分の段差を軽減することができ、ウエハプロセスを容易にすることができる。また、フィールド酸化膜１９の膜厚分の段差がなくなることで、圧力センサの可動電極の膜厚をより厚く設定することが可能になる。
さらに、図３２では、固定電極２３の一部と可動電極３９の一部が、それぞれフィールド酸化膜１９に乗り上げた構造が示されているが、固定電極２３ｂおよび可動電極３９の全体がフィールド酸化膜によって囲まれた半導体基板（第１ゲート酸化膜２２）上に形成された構造にしてもよい。これにより段差を軽減させる効果がさらに高くなる。
また、固定電極２３ｂと第１ウェル領域１２ａとを、配線４３ｂおよび配線４３ｃを介して電気的に接続して同電位に設定することで、固定電極２３ｂと、第１ゲート酸化膜２２、第１ウェル領域１２ａ、シリコン基板１１との容量成分の影響をなくすることができる。
なお、図３２に示す平面パターンは一例であって、これに限られるものではない。また、実施の形態２において説明した半導体圧力センサの圧力センサ領域として、上述した構造を適用しても、同様の効果が得られる。
実施の形態４
前述した実施の形態３の半導体圧力センサでは、フィールド酸化膜によって取り囲まれた半導体基板の領域（第１ゲート酸化膜２２）に、固定電極、真空室（犠牲膜）、可動電極を積層した圧力センサを形成した場合について説明した。ここでは、そのような圧力センサの固定電極として、ウェル領域を適用した半導体圧力センサについて説明する。
図３３に示すように、半導体圧力センサの圧力センサ領域１６では、圧力センサの固定電極として、ｎ型の第１ウェル領域１２ａが形成されている。その第１ウェル領域１２ａの上に、真空室５１が配置され、その真空室５１の上に可動電極３９が配置されている。また、第１配線４３ｃと第１ウェル領域１２ａとの間に、不純物濃度の高いｎ型の不純物領域３３ａが形成される。
なお、これ以外の構造については実施の形態３または実施の形態１において説明した半導体圧力センサの構成と同様なので、同一部材には同一符号を付し、必要である場合を除きその説明を繰り返さないこととする。また、図３３では、ＭＯＳ領域の構造については、図面の簡略化のために省略されているが、その構造は、実施の形態１において説明した半導体圧力センサのＭＯＳ領域の構造（図１４等のＭＯＳ領域参照）と同様である。
上述した半導体圧力センサは、ポリシリコン膜によって固定電極２３ｂを形成する工程が不要とされる点を除いて、実施の形態３において説明した半導体圧力センサの製造方法によって形成される。すなわち、図２５に示す工程において固定電極２３ｂが形成されることなく、図２６に示す工程において犠牲膜３０ｄ等が形成され、その後、図２７〜図３２に示す工程と同様の工程を経て、図３３に示される半導体圧力センサが形成される。
上述した半導体圧力センサでは、実施の形態１において説明した効果に加えて次のような効果が得られる。まず、圧力センサとして、固定電極が第１ウェル領域１２ａとされて、真空室５１と可動電極３９が、フィールド酸化膜１９によって取り囲まれたシリコン基板１１の領域に積層された圧力センサが形成される。
これにより、実施の形態３において説明した半導体圧力センサの場合と比べると、フィールド酸化膜１９の膜厚分に加えて、さらに、ポリシリコン膜（固定電極２３ｂ）の膜厚分の段差を軽減することができ、ウエハプロセスをさらに容易にすることができる。また、フィールド酸化膜１９の膜厚分の段差と、ポリシリコン膜の膜厚分の段差とがなくなることで、圧力センサの可動電極３９の膜厚をさらに厚く設定することができる。
また、図３３では、可動電極３９の一部が、フィールド酸化膜１９に乗り上げた構造が示されているが、可動電極３９の全体がフィールド酸化膜によって囲まれた半導体基板（第１ゲート酸化膜２２）上に形成された構造にしてもよい。これにより段差を軽減させる効果がさらに高くなる。なお、実施の形態２において説明した半導体圧力センサの圧力センサ領域として、上述した構造を適用しても、同様の効果が得られる。
今回開示された実施の形態は例示であってこれに制限されるものではない。本発明は上記で説明した範囲ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲でのすべての変更が含まれることが意図される。
本発明は、メモリセルトランジスタまたはトランジスタを含むＭＯＳ回路を備えた半導体圧力センサに有効に利用される。
１０ 半導体圧力センサ装置、１１ シリコン基板、１２、１２ａ 第１ウェル領域、１３ 第２ウェル領域、１４ 第３ウェル領域、１６ 圧力センサ領域、１６ａ 検出用の圧力センサ領域、１６ｂ 参照用の圧力センサ領域、１７ ＭＯＳ領域、１５、１９ フィールド酸化膜、２０ チャネルストッパー、２１ 下敷酸化膜、２２ 第１ゲート酸化膜、２３ａ フローティングゲート電極、２３ｂ 固定電極、２５ａ 第２ゲート酸化膜、２５ｂ 第１固定電極保護膜、２７ａ 第１シリコン窒化膜、２７ｂ 第２固定電極保護膜、２９ａ 第３ゲート酸化膜、２９ｂ 第３ゲート酸化膜、３０ 導電膜、３０ａ、３０ｂ、３０ｃ ゲート電極、３０ｄ 犠牲膜、３３ 第１ソース・ドレイン領域、３６ 第３ソース・ドレイン領域、３７ 第２ソース・ドレイン領域、３４ サイドウォール酸化膜、３５、３８ 酸化膜、３９ 可動電極、４０ 第１層間絶縁膜、４１ａ、４１ｂ コンタクトホール、４３ａ 第１配線、４３ｂ 配線、４５ 第２層間絶縁膜、４６ エッチングホール、４９ 第１封止膜、５０ 空隙、５１ 真空室、５２ｂ 第２封止膜、５４ 開口部、５５ 層間酸化膜、５６ 第２配線、５６ｂ 第１金属封止膜、５９ パッシベーション膜、６１ パッド開口部。

Claims (17)

  1. 半導体基板の表面に規定された、第１領域および第２領域と、
    前記第１領域に形成され、固定電極、空隙および可動電極を含み、前記固定電極の上方に前記空隙が配置され、前記空隙の上方に前記可動電極が配置された圧力センサと、
    前記第２領域に形成され、第１電極および前記第１電極の上方に配置された第２電極をゲート電極として含むメモリセルトランジスタと、
    前記圧力センサおよび前記メモリセルトランジスタを覆うように形成された層間絶縁膜と、
    前記層間絶縁膜に形成され、前記空隙に連通するホールと、
    前記空隙を封止する封止部と、
    前記層間絶縁膜に形成され、前記可動電極を露出する開口部と
    を備え、
    前記固定電極は、前記第１電極となる導電膜と同じ膜からなる部分によって形成され、
    前記空隙の高さは、前記第２電極となる他の導電膜の膜厚に相当する高さである、半導体圧力センサ。
  2. 前記固定電極の上面を覆う第１保護膜と、
    前記可動電極の下面を覆う第２保護膜と、
    前記第１電極と前記第２電極との間に介在させた第１絶縁膜と
    前記第２電極を覆うように、前記第２電極と前記層間絶縁膜との間に形成された第２絶縁膜と
    を備え、
    前記第１保護膜は、前記第１絶縁膜となる膜と同じ膜からなる部分から形成され、
    前記第２保護膜は、前記第２絶縁膜となる膜と同じ膜からなる部分から形成された、請求項１記載の半導体圧力センサ。
  3. 前記層間絶縁膜を覆うように形成された第３絶縁膜と、
    前記第３絶縁膜を覆うように形成されたパッシベーション膜と
    を備え、
    前記封止部は、
    前記第３絶縁膜となる膜と同じ膜からなる部分から形成された第１封止部と、
    前記パッシベーション膜となる膜と同じ膜からなる部分から形成された第２封止部と
    を含む、請求項１または２に記載の半導体圧力センサ。
  4. 前記封止部は、前記層間絶縁膜と同じ膜種の膜によって形成された部分を含む、請求項１〜３のいずれか１項に記載の半導体圧力センサ。
  5. 前記圧力センサは、
    前記固定電極としての第１固定電極、前記空隙としての第１空隙および前記可動電極としての第１可動電極を含む第１圧力センサと、
    前記固定電極としての第２固定電極、前記空隙としての第２空隙および前記可動電極としての第２可動電極を含む第２圧力センサと
    を含み、
    前記開口部は、前記第１圧力センサの上方に位置する前記層間絶縁膜の部分に形成され、
    前記第２圧力センサは、前記層間絶縁膜によって覆われた状態にされている、請求項１〜４のいずれか１項に記載の半導体圧力センサ。
  6. 前記空隙の側方にはサイドウォール膜が位置する、請求項１〜５のいずれか１項に記載の半導体圧力センサ。
  7. 前記第１領域に形成された素子分離絶縁膜を備え、
    前記圧力センサは前記素子分離絶縁膜上に形成された、請求項１〜６のいずれか１項に記載の半導体圧力センサ。
  8. 前記第１領域に形成された素子分離絶縁膜を備え、
    前記圧力センサは前記素子分離絶縁膜によって規定された前記半導体基板の領域に形成された、請求項１〜６のいずれか１項に記載の半導体圧力センサ。
  9. 前記封止部は、アルミニウム（Ａｌ）、アルミニウムシリコン（Ａｌ−Ｓｉ）、アルミニウムシリコン銅（Ａｌ−Ｓｉ−Ｃｕ）およびアルミニウム銅（Ａｌ−Ｃｕ）のいずれかによって形成された部分を含む、請求項１または２に記載の半導体圧力センサ。
  10. 半導体基板の表面に規定された、第１領域および第２領域と、
    前記第１領域に形成され、固定電極、空隙および可動電極を含み、前記固定電極の上方に前記空隙が配置され、前記空隙の上方に前記可動電極が配置された圧力センサと、
    前記第２領域に形成され、ゲート電極を含むトランジスタと、
    前記圧力センサおよび前記トランジスタを覆うように形成された層間絶縁膜と、
    前記層間絶縁膜に形成され、前記空隙に連通するホールと、
    前記空隙を封止する封止部と、
    前記層間絶縁膜に形成され、前記可動電極を露出する開口部と
    を備え、
    前記固定電極は、前記半導体基板の表面から所定深さにわたり形成されたウェル領域であり、
    前記空隙の高さは、前記ゲート電極となる導電膜の膜厚に相当する高さである、半導体圧力センサ。
  11. 半導体基板の表面に、圧力センサが形成される第１領域およびメモリセルトランジスタが形成される第２領域を規定する工程と、
    前記第１領域に固定電極を形成する工程と、
    前記半導体基板の表面を覆うように、第１導電膜を形成する工程と、
    前記第１導電膜をパターニングすることにより、前記第２領域では、前記メモリセルトランジスタのゲート電極としての第１電極を形成する工程と、
    前記固定電極および前記第１電極を覆うように、第２導電膜を形成する工程と、
    前記第２導電膜をパターニングすることにより、前記第１領域では、空隙となる第２導電膜パターンを形成し、前記第２領域では、前記第１電極の上に第２電極を形成する工程と、
    前記空隙となる第２導電膜パターンの上に可動電極を形成する工程と、
    前記可動電極、前記第１電極および前記第２電極を覆うように、層間絶縁膜を形成する工程と、
    前記第１領域に位置する前記層間絶縁膜の部分に、前記空隙となる第２導電膜パターンに達するホールを形成する工程と、
    前記空隙となる第２導電膜パターンを除去することにより空隙を形成する工程と、
    前記空隙に連通する前記ホールを塞ぐ工程と、
    前記第１領域に位置する前記層間絶縁膜の部分に、前記可動電極を露出する開口部を形成する工程と
    を備えた、半導体圧力センサの製造方法。
  12. 前記第１電極を形成する工程と前記第２導電膜を形成する工程との間に、前記第１電極を覆う態様で、前記第１電極と前記第２電極との間に介在することになる第１絶縁膜を形成する工程を備え、
    前記第２電極を形成する工程と前記層間絶縁膜を形成する工程との間に、前記空隙となる第２導電膜パターンを覆うとともに、前記第２電極を覆う態様で、第２絶縁膜を形成する工程を備え、
    前記第１領域に位置する前記第１絶縁膜の部分は、前記固定電極の上面を保護する第１保護膜とされ、
    前記第１領域に位置する前記第２絶縁膜の部分は、前記可動電極の下面を保護する第２保護膜とされた、請求項１１記載の半導体圧力センサの製造方法。
  13. 前記空隙を形成する工程では、前記固定電極が前記第１保護膜によって覆われ、前記可動電極が前記第２保護膜によって覆われた状態で、前記ホールを介してエッチング処理を施すことにより、前記空隙となる第２導電膜パターンが除去される、請求項１２記載の半導体圧力センサの製造方法。
  14. 前記層間絶縁膜を覆うように、第３絶縁膜を形成する工程と、
    前記第３絶縁膜をパターニングする工程と、
    前記第３絶縁膜を覆うように、パッシベーション膜となる膜を形成する工程と、
    前記パッシベーション膜となる膜をパターニングする工程と
    を備え、
    前記第３絶縁膜をパターニングする工程は、前記第１領域では、前記ホールを塞ぐ工程として、前記ホールを塞ぐ第１封止部を形成する工程を含み、
    前記パッシベーション膜となる膜をパターニングする工程は、前記第１領域では、前記ホールを塞ぐ工程として、前記第１封止部を覆うように第２封止部を形成し、前記第２領域では、パッシベーション膜を形成する工程を含む、請求項１１〜１３のいずれか１項に記載の半導体圧力センサの製造方法。
  15. 前記層間絶縁膜を覆うように、配線となる膜を形成する工程と、
    前記配線となる膜をパターニングする工程と
    を備え、
    前記配線となる膜をパターニングする工程は、
    前記第１領域では、前記ホールを塞ぐ工程として、前記ホールを塞ぐ第１部分が形成され、
    前記第２領域では、配線が形成される、請求項１１〜１４のいずれか１項に記載の半導体圧力センサの製造方法。
  16. 前記配線となる膜を形成する工程の前に、前記ホールを形成する工程と、前記第２領域において、前記層間絶縁膜の部分にスルーホールを形成する工程とが同時に行われる、請求項１５記載の半導体圧力センサの製造方法。
  17. 前記開口部を形成した後、前記第２領域を覆うようにパッシベーション膜を形成する工程を備え、
    前記パッシベーション膜を形成する工程は、前記第１領域では、前記ホールを塞ぐ部分をさらに覆うように形成される、請求項１１〜１３のいずれか１項に記載の半導体圧力センサの製造方法。
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