JP2010021195A - 半導体装置および半導体装置の製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 52
- 238000000034 method Methods 0.000 title claims abstract description 19
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 12
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 30
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 30
- 239000011229 interlayer Substances 0.000 claims abstract description 23
- 239000000758 substrate Substances 0.000 claims abstract description 23
- 239000010410 layer Substances 0.000 claims abstract description 8
- 230000002265 prevention Effects 0.000 claims description 18
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 6
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 5
- 238000005498 polishing Methods 0.000 abstract description 2
- 239000000126 substance Substances 0.000 abstract description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 10
- 229910052814 silicon oxide Inorganic materials 0.000 description 10
- 238000001514 detection method Methods 0.000 description 6
- 239000002184 metal Substances 0.000 description 6
- 239000000463 material Substances 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 5
- 230000002093 peripheral effect Effects 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910020328 SiSn Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000003628 erosive effect Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 229910052949 galena Inorganic materials 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 229910003465 moissanite Inorganic materials 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- SBIBMFFZSBJNJF-UHFFFAOYSA-N selenium;zinc Chemical compound [Se]=[Zn] SBIBMFFZSBJNJF-UHFFFAOYSA-N 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
【課題】ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）ストッパ膜を終点検出膜として利用しつつ、ＣＭＰによる平坦化精度を向上させる半導体装置及びその製造方法の提供。
【解決手段】ゲート電極３ａ上にはシリサイド層７ａを形成するとともに、ゲート電極３ｂ上にはシリサイド防止膜４ｂを形成し、半導体基板１上の第１の領域においては、シリサイド防止膜４ｂが露出するように、犠牲膜１０、ＣＭＰストッパ膜９および層間絶縁膜８のＣＭＰを行い、第２の領域においては、ＣＭＰストッパ膜９が露出するように、犠牲膜１０のＣＭＰを行うことで、第１の領域Ｒ１および第２の領域Ｒ２を平坦化する。
【選択図】図３
【解決手段】ゲート電極３ａ上にはシリサイド層７ａを形成するとともに、ゲート電極３ｂ上にはシリサイド防止膜４ｂを形成し、半導体基板１上の第１の領域においては、シリサイド防止膜４ｂが露出するように、犠牲膜１０、ＣＭＰストッパ膜９および層間絶縁膜８のＣＭＰを行い、第２の領域においては、ＣＭＰストッパ膜９が露出するように、犠牲膜１０のＣＭＰを行うことで、第１の領域Ｒ１および第２の領域Ｒ２を平坦化する。
【選択図】図３
Description
本発明は半導体装置および半導体装置の製造方法に関し、特に、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｌｉｓｈｉｎｇ）による半導体装置の平坦化方法に適用して好適なものである。
半導体装置では、駆動用トランジスタ、メモリセル、抵抗素子および容量素子などの様々の種類の半導体素子を１個の半導体チップ上に集積したものがある。このような半導体チップでは、各半導体素子に用いられる膜の積層構造が異なっていることから、これらの半導体素子の形成面に段差や凹凸が発生する。例えば、ＭＯＮＯＳ（金属／シリコン酸化膜／窒化シリコン膜／シリコン酸化膜／半導体）構造を採用した不揮発性半導体記憶装置では、メモリセルはＭＯＮＯＳ構造が用いられるのに対し、周辺回路はＭＯＳ構造が用いられる（特許文献１）。このため、メモリセルと周辺回路とでゲート電極が別工程で形成され、ゲート電極の高さが異なることから、メモリセルと周辺回路との境界で段差が発生する。
このような段差を解消するために、高さが異なるゲート電極を形成した後、ＣＭＰストッパ膜を介して犠牲膜を形成し、ＣＭＰストッパ膜を終点検出膜として犠牲膜のＣＭＰを行う方法が一般的に用いられている。
しかしながら、従来のＣＭＰでは、下地の段差に跨るように形成されたＣＭＰストッパ膜が終点検出膜として用いられるため、ＣＭＰによる平坦化面にも下地の段差が引きずられるようになり、その平坦化面上でのフォトリソグラフィーマージンの低下を招くという問題があった。
そこで、本発明の目的は、ＣＭＰストッパ膜を終点検出膜として利用しつつ、ＣＭＰによる平坦化精度を向上させることが可能な半導体装置および半導体装置の製造方法を提供することである。
上述した課題を解決するために、本発明の一態様によれば、第１の領域および第２の領域を有する半導体基板と、前記第１の領域の前記半導体基板上に形成された第１のゲート絶縁膜と、前記第２の領域の前記半導体基板上に形成された第２のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された第１のゲート電極と、前記第１のゲート電極上に形成され、前記第１のゲート電極の側壁と面一な側壁を有する第１のＣＭＰストッパ膜と、前記第２のゲート絶縁膜上に形成され、前記半導体基板からの高さが前記第１のＣＭＰストッパ膜の上面の高さより低く形成された第２のゲート電極と、前記第２の領域の前記第２のゲート電極上に、前記第２のゲート電極の幅より幅広に形成され、前記半導体基板からの上面の高さが前記第１のＣＭＰストッパ膜の上面の高さと一致するよう形成された第２のＣＭＰストッパ膜と、前記第１のＣＭＰストッパ膜の上面上および前記第２のＣＭＰストッパ膜の上面上に形成された層間絶縁層とを備えることを特徴とする半導体装置を提供する。
また、本発明の一態様によれば、半導体基板上の第１の領域に第１のゲート絶縁膜を介して多結晶シリコン膜からなる第１のゲート電極および第１のキャップ絶縁膜を形成し、前記半導体基板の第２の領域に第２のゲート絶縁膜を介して多結晶シリコン膜からなる第２のゲート電極および第２のキャップ絶縁膜を形成する工程と、前記第１および第２キャップ絶縁膜上に、前記第１および第２のゲート電極を埋め込むように第１の層間絶縁膜を形成する工程と、前記第１および第２キャップ絶縁膜をストッパ膜として、前記第１の層間絶縁膜の上面を平坦化する工程と、前記第２のキャップ絶縁膜を除去し、前記第２のゲート電極をシリサイド化する工程と、前記シリサイド化された前記第２のゲート電極上および前記第１のキャップ絶縁膜上にＣＭＰストッパ膜を形成する工程であって、前記第２の領域の前記ＣＭＰストッパ膜の上面の高さが前記第１のキャップ絶縁膜の表面の高さと一致するようＣＭＰストッパ膜を形成する工程と、前記第１の領域においては前記第１のキャップ絶縁膜をストッパとし、前記第２の領域においては前記ＣＭＰストッパ膜をストッパとして前記第１の領域の前記ＣＭＰストッパ膜を除去する工程とを備えることを特徴とする半導体装置の製造方法を提供する。
以上説明したように、本発明によれば、ＣＭＰストッパ膜を終点検出膜として利用しつつ、ＣＭＰによる平坦化精度を向上させることが可能となる。
以下、本発明の実施形態に係る半導体装置について図面を参照しながら説明する。
図１〜図５は、本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。
図１において、半導体基板１上の第１の領域Ｒ１および第２の領域Ｒ２には、ゲート絶縁膜２ａ、２ｂがそれぞれ形成され、ゲート絶縁膜２ａ、２ｂ上には、ゲート電極３ａ、３ｂがそれぞれ形成されている。なお、半導体基板１の材質はＳｉに限定されることなく、例えば、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＺｎＳｅ、ＧａＩｎＡｓＰなどの中から選択するようにしてもよい。また、半導体基板１としては、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を用いるようにしてもよい。
図１において、半導体基板１上の第１の領域Ｒ１および第２の領域Ｒ２には、ゲート絶縁膜２ａ、２ｂがそれぞれ形成され、ゲート絶縁膜２ａ、２ｂ上には、ゲート電極３ａ、３ｂがそれぞれ形成されている。なお、半導体基板１の材質はＳｉに限定されることなく、例えば、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＺｎＳｅ、ＧａＩｎＡｓＰなどの中から選択するようにしてもよい。また、半導体基板１としては、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を用いるようにしてもよい。
また、ゲート絶縁膜２ａ、２ｂの材質としては、例えば、シリコン酸化膜を用いることができる。この場合、例えば、ゲート電極３ａは、電界効果トランジスタのゲートとして用いることができ、ゲート電極３ｂは、抵抗素子として用いることができる。あるいは、第２の領域Ｒ２にＭＯＮＯＳメモリセルを形成し、第１の領域Ｒ１に周辺回路を形成する場合、ゲート絶縁膜２ａとして、ＯＮＯ膜（シリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層膜）を形成し、ゲート絶縁膜２ｂとしてシリコン酸化膜を形成するようにしてもよい。また、ゲート電極３ａ、３ｂの材質としては、例えば、多結晶シリコンを用いることができる。
そして、ゲート電極３ａ、３ｂ上には、シリサイド防止膜（キャップ絶縁膜）４ａ、４ｂがそれぞれ形成され、ゲート電極３ａ、３ｂの側壁には、サイドウォール５ａ、５ｂそれぞれ形成されている。なお、シリサイド防止膜４ａ、４ｂの材質としては、例えば、シリコン窒化膜やシリコン酸化膜などを用いることができる。また、サイドウォール５ａ、５ｂとしては、例えば、シリコン酸化膜あるいはＰＳＧ膜やＢＰＳＧ膜を用いることができる。
そして、ＣＶＤなどの方法を用いることで、シリサイド防止膜４ａ、４ｂ上に層間絶縁膜６を形成する。そして、ＣＭＰなどの方法を用いることで、層間絶縁膜６を平坦化し、シリサイド防止膜４ａ、４ｂの表面を露出させる。
次に、図２に示すように、第１の領域Ｒ１を覆うとともに、第２の領域Ｒ２を露出させるレジストパターンを形成する、そして、このレジストパターンをエッチングマスクとして、第２の領域Ｒ２のエッチングを行うことにより、第２の領域Ｒ２のシリサイド防止膜４ａを除去し、ゲート電極３ａの表面を露出させる。ここで、第２の領域Ｒ２のシリサイド防止膜４ａを除去する際に、第２の領域Ｒ２の層間絶縁膜６もエッチングされ、第１の領域Ｒ１と第２の領域Ｒ２との境界において層間絶縁膜６に段差Ｄが形成される。
そして、第１の領域Ｒ１を覆うレジストパターンを除去した後、スパッタや蒸着などの方法を用いることで、シリサイド形成用の金属膜（図示せず）をゲート電極３ａ上に形成する。なお、シリサイド形成用の金属膜としては、例えば、Ｎｉ、Ｃｏ、Ｗ、Ｍｏなどを用いることができる。
そして、シリサイド形成用の金属膜が形成された半導体基板１の熱処理を行うことにより、シリサイド形成用の金属膜をその下地の多結晶シリコンと反応させ、ゲート電極３ａの上層にシリサイド層７ａを形成する。そして、ゲート電極３ａの上層にシリサイド層７ａが形成されると、未反応の金属膜を半導体基板１上から除去する。
次に、図３に示すように、ＣＶＤなどの方法を用いることで、層間絶縁膜８、ＣＭＰストッパ膜９および犠牲膜１０を、シリサイド防止膜４ｂおよびシリサイド層７ａ上に順次積層する。なお、層間絶縁膜８および犠牲膜１０としては、例えば、シリコン酸化膜などを用いることができ、ＣＭＰストッパ膜９としては、例えば、シリコン窒化膜などを用いることができる。また、層間絶縁膜８およびＣＭＰストッパ膜９の膜厚は、ＣＭＰストッパ膜９の表面の高さが、シリサイド防止膜４ｂの表面の高さに実質的に一致するように設定する。
次に、図４に示すように、第１の領域Ｒ１においては、シリサイド防止膜４ｂが露出するように、犠牲膜１０、ＣＭＰストッパ膜９および層間絶縁膜８のＣＭＰを行い、第２の領域Ｒ２においては、ＣＭＰストッパ膜９が露出するように、犠牲膜１０のＣＭＰを行うことで、第１の領域Ｒ１および第２の領域Ｒ２を平坦化する。
次に、図５に示すように、ＣＶＤなどの方法を用いることで、シリサイド防止膜４ｂ上およびＣＭＰストッパ膜９上に層間絶縁膜１１を形成する。なお、層間絶縁膜１１の材質としては、例えば、シリコン酸化膜を用いることができる。そして、フォトリソグラフィー技術およびドライエッチング技術を用いてシリサイド防止膜４ｂ、層間絶縁膜８、ＣＭＰストッパ膜９および層間絶縁膜１１をパターニングすることで、シリサイド層７ａおよびゲート電極３ｂを露出させる開口部を形成し、その開口部内に埋め込み電極１２ａ、１２ｂを形成する。そして、埋め込み電極１２ａ、１２ｂにそれぞれ接続された配線１３ａ、１３を層間絶縁膜１１上に形成する。
ここで、シリサイド防止膜４ｂおよびＣＭＰストッパ膜９を終点検出膜として用いることで、層間絶縁膜６の段差に対応した段差がＣＭＰストッパ膜９に形成される場合においても、第１の領域Ｒ１および第２の領域Ｒ２の平坦化面に下地の段差が引きずられるのを防止することができる。このため、ＣＭＰ後に第１の領域Ｒ１および第２の領域Ｒ２に形成される層間絶縁膜１１の平坦性を確保することが可能となり、フォトリソグラフィーマージンの低下を抑制することが可能となることから、埋め込み電極１２ａ、１２ｂや配線１３ａ、１３の微細化に支障をきたすのを防止することができる。
なお、上述した実施形態では、第１の領域Ｒ１のＣＭＰストッパ膜としてシリサイド防止膜４ｂを用いる方法について説明したが、第１の領域Ｒ１のＣＭＰストッパ膜は必ずしもシリサイド防止膜４ｂに限定されることなく、シリサイド防止膜４ｂ以外の膜をＣＭＰストッパ膜として用いるようにしてもよい。
また、上述した実施形態では、第１の領域Ｒ１および第２の領域Ｒ２の両方にＣＭＰストッパ膜９を形成してから、第１の領域Ｒ１および第２の領域Ｒ２のＣＭＰを行う方法について説明したが、第２の領域Ｒ２にＣＭＰストッパ膜９を残したまま、第１の領域Ｒ１のＣＭＰストッパ膜９を除去し、その後に第１の領域Ｒ１および第２の領域Ｒ２のＣＭＰを行うようにしてもよい。
また、上述した実施形態では、ゲート電極３ｂ上のシリサイド防止膜４ｂをＣＭＰストッパ膜として用いる方法について説明したが、ＡｌやＣｕなどの配線上にＣＭＰストッパ膜を形成し、このＣＭＰストッパ膜を終点検出膜として利用することで、ＡｌやＣｕなどの配線上に形成されるエロージョンを抑制するようにしてもよい。
１ 半導体基板、２ａ、２ｂ ゲート絶縁膜、３ａ、３ｂ ゲート電極、４ａ、４ｂ シリサイド防止膜、５ａ、５ｂ サイドウォール、６、８、１１ 層間絶縁膜、７ａ シリサイド層、９ ＣＭＰストッパ膜、１０ 犠牲膜、１２ａ、１２ｂ 埋め込み電極、１３ａ、１３ｂ 配線
Claims (5)
- 第１の領域および第２の領域を有する半導体基板と、
前記第１の領域の前記半導体基板上に形成された第１のゲート絶縁膜と、
前記第２の領域の前記半導体基板上に形成された第２のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成された第１のゲート電極と、
前記第１のゲート電極上に形成され、前記第１のゲート電極の側壁と面一な側壁を有する第１のＣＭＰストッパ膜と、
前記第２のゲート絶縁膜上に形成され、前記半導体基板からの高さが前記第１のＣＭＰストッパ膜の上面の高さより低く形成された第２のゲート電極と、
前記第２の領域の前記第２のゲート電極上に、前記第２のゲート電極の幅より幅広に形成され、前記半導体基板からの上面の高さが前記第１のＣＭＰストッパ膜の上面の高さと一致するよう形成された第２のＣＭＰストッパ膜と、
前記第１のＣＭＰストッパ膜の上面上および前記第２のＣＭＰストッパ膜の上面上に形成された層間絶縁層とを備えることを特徴とする半導体装置。 - 前記第１のＣＭＰストッパ膜の少なくとも一部は、シリサイド防止膜のであることを特徴とする請求項１に記載の半導体装置。
- 前記第２のＣＭＰストッパ膜は前記第２の領域全面にわたり形成されたことを特徴とする請求項１または２に記載の半導体装置。
- 前記第１および第２のＣＭＰストッパ膜はそれぞれシリコン窒化膜からなることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
- 半導体基板上の第１の領域に第１のゲート絶縁膜を介して多結晶シリコン膜からなる第１のゲート電極および第１のキャップ絶縁膜を形成し、前記半導体基板の第２の領域に第２のゲート絶縁膜を介して多結晶シリコン膜からなる第２のゲート電極および第２のキャップ絶縁膜を形成する工程と、
前記第１および第２キャップ絶縁膜上に、前記第１および第２のゲート電極を埋め込むように第１の層間絶縁膜を形成する工程と、
前記第１および第２キャップ絶縁膜をストッパ膜として、前記第１の層間絶縁膜の上面を平坦化する工程と、
前記第２のキャップ絶縁膜を除去し、前記第２のゲート電極をシリサイド化する工程と、
前記シリサイド化された前記第２のゲート電極上および前記第１のキャップ絶縁膜上にＣＭＰストッパ膜を形成する工程であって、前記第２の領域の前記ＣＭＰストッパ膜の上面の高さが前記第１のキャップ絶縁膜の表面の高さと一致するようＣＭＰストッパ膜を形成する工程と、
前記第１の領域においては前記第１のキャップ絶縁膜をストッパとし、前記第２の領域においては前記ＣＭＰストッパ膜をストッパとして前記第１の領域の前記ＣＭＰストッパ膜を除去する工程とを備えることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008178031A JP2010021195A (ja) | 2008-07-08 | 2008-07-08 | 半導体装置および半導体装置の製造方法 |
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| Application Number | Priority Date | Filing Date | Title |
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ID=41705836
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|---|---|---|---|
| JP2008178031A Pending JP2010021195A (ja) | 2008-07-08 | 2008-07-08 | 半導体装置および半導体装置の製造方法 |
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