JP3538108B2 - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、埋め込みゲート電
極とこれに対して自己整合する素子分離用絶縁膜及びソ
ース・ドレインコンタクトとを備えた半導体装置及びそ
の製造方法に関するものである。
【０００２】
【従来の技術】近年、半導体装置の微細化・高集積化に
つれて、ＭＩＳ型半導体装置のゲート電極や拡散層と配
線層とを接続するための接続孔（つまり、接続孔を導体
材料で埋めてなるコンタクト）の寸法は各世代毎にます
ます小さくなってきている。
【０００３】最近では、半導体装置の集積度を向上する
ために、フォトリソグラフィー工程のマスク合わせマー
ジンを縮小する方法の１つとして、ゲート電極に対し自
己整合的にコンタクトを形成する方法（以下、「セルフ
アラインコンタクト」と呼ぶ）の検討がさかんに行われ
ている。以下、従来のセルフアラインコンタクト技術を
用いた半導体装置及びその製造方法について説明する。
【０００４】図４０は、従来のセルフアラインコンタク
トを用いたＭＩＳ型半導体装置のチャネル方向（ゲート
長方向）に平行な断面における断面図である。同図に示
すように、Ｓｉ基板１０１上にはトレンチ型の素子分離
用絶縁膜１０４が設けられており、この素子分離用絶縁
膜１０４によって囲まれる活性領域にＭＩＳトランジス
タが形成されている。ＭＩＳトランジスタは、シリコン
酸化膜からなるゲート絶縁膜１０５と、ゲート絶縁膜１
０５の上に形成されたポリシリコン膜からなるゲート電
極１０６と、ゲート電極１０６の上に形成されたシリコ
ン窒化膜からなる上部絶縁膜１０７と、ゲート電極１０
６及び上部絶縁膜１０７の各側面に跨って形成されたシ
リコン窒化膜からなる窒化膜サイドウォール１０９と、
Ｓｉ基板１０１内に不純物をドープして形成されたＬＤ
Ｄ領域１０８及び高濃度ソース・ドレイン領域１１０と
を備えている。そして、基板上に設けられた層間絶縁膜
１１１を貫通して高濃度ソース・ドレイン領域１１０に
到達するタングステン等からなるコンタクト１１２が設
けられている。このコンタクト１１２の一部は、マスク
ずれの方向によっては、上部絶縁膜１０７や窒化膜サイ
ドウォール１０９に接触しており、ゲート電極１０６に
対して自己整合的に形成されたセルフアラインコンタク
トとなっている。
【０００５】図４１（ａ）〜（ｅ）は、従来のセルフア
ラインコンタクトを用いたＭＩＳ型半導体装置の製造工
程を示す断面図である。
【０００６】まず、図４１（ａ）に示す工程で、Ｓｉ基
板１０１上にシリコン酸化膜とシリコン窒化膜との積層
膜などからなるストッパー用絶縁膜１０２を堆積した
後、ストッパー用絶縁膜１０２及びＳｉ基板１０１のう
ち素子分離形成領域に位置する部分を所定の深さまでエ
ッチングして、Ｓｉ基板１０１に分離用溝１０３を形成
する。
【０００７】次に、図４１（ｂ）に示す工程で、基板上
にＣＶＤシリコン酸化膜を堆積した後、化学機械研磨
（ＣＭＰ：Chemical Mechanical Polishing）によっ
て、ストッパー用絶縁膜１０２を研磨ストッパーとして
ＣＶＤシリコン酸化膜を研磨することにより、素子分離
用溝１０３内にＣＶＤシリコン酸化膜を埋め込んで、素
子分離用絶縁膜１０４を形成する。これにより、素子分
離用絶縁膜１０４の上面とストッパー絶縁膜１０２の上
面とが互いに同じ高さ位置にあるように平坦化される。
その後、ストッパー用絶縁膜１０２を除去する。
【０００８】次に、図４１（ｃ）に示す工程で、Ｓｉ基
板１０１の露出している部分を熱酸化してシリコン酸化
膜からなるゲート絶縁膜１０５を形成し、その後、基板
上にポリシリコン膜及びシリコン窒化膜を順次堆積した
後、リソグラフィ及びドライエッチングにより、シリコ
ン窒化膜及びポリシリコン膜をパターニングして、活性
領域に上部絶縁膜１０７及びゲート電極１０６を形成す
る。その後、上部絶縁膜１０７および素子分離用絶縁膜
１０４をマスクとしてイオン注入を行なうことにより、
Ｓｉ基板１０１内に低濃度の不純物をドープして、ＬＤ
Ｄ領域１０８をゲート電極１０６に対して自己整合的に
形成する。
【０００９】次に、図４１（ｄ）に示す工程で、基板上
にシリコン窒化膜を堆積した後、シリコン窒化膜をエッ
チバックすることにより、上部絶縁膜１０７及びゲート
電極１０６の側面上に窒化膜サイドウォール１０９を形
成する。その後、上部絶縁膜１０７，窒化膜サイドウォ
ール１０９および素子分離用絶縁膜１０４をマスクとし
てイオン注入を行なうことにより、Ｓｉ基板１０１内に
高濃度の不純物をドープして、高濃度ソース・ドレイン
領域１１０をゲート電極１０６に対して自己整合的に形
成する。
【００１０】次に、図４１（ｅ）に示す工程で、基板上
に厚めのＣＶＤシリコン酸化膜を堆積した後、ＣＭＰに
よりこれを平坦化して、層間絶縁膜１１１を形成する。
その後、層間絶縁膜１１１に高濃度ソース・ドレイン領
域１１０に到達する接続孔を開口した後、接続孔内に導
体材料を埋め込むことによって、高濃度ソース・ドレイ
ン領域１１０に接触するソース・ドレインコンタクト１
１２を形成する。
【００１１】この製造方法では、層間絶縁膜１１１に高
濃度ソース・ドレイン領域１１０に到達する接続孔を開
口する際、ゲート電極１０６はシリコン窒化膜からなる
上部絶縁膜１０７及び窒化膜サイドウォール１０９で覆
われているために、接続孔の開口がマスク合わせのずれ
によってゲート電極１０６上に跨って形成されてもシリ
コン窒化膜がエッチングストッパーとなり、接続孔がゲ
ート電極１０６の一部に達することはなく、セルフアラ
インコンタクトであるソース・ドレインコンタクト１１
２を形成することができる。
【００１２】
【発明が解決しようとする課題】しかしながら、上述の
ような従来のセルフアラインコンタクト技術を用いた半
導体装置およびその製造方法では、以下のような課題を
有する。
【００１３】第１に、従来のセルフアラインコンタクト
技術では、ソース・ドレインコンタクトは、リソグラフ
ィー及びドライエッチングにより形成された接続孔内に
形成されるため、ソース・ドレインコンタクトを最小露
光寸法以下に微細化することができないという課題があ
る。
【００１４】すなわち、従来のセルフアラインコンタク
トでいう自己整合技術とは、接続孔を形成するためのフ
ォトマスクの位置のずれによって、接続孔がゲート電極
と水平方向においてオーバーラップする位置に形成され
ても、ゲート電極の上面及び側面をシリコン窒化膜で覆
っておくことにより、ゲート電極がエッチングされるこ
となく、高濃度ソース・ドレイン領域に到達する接続孔
を開口する技術である。このセルフアラインコンタクト
の形成方法は、接続孔の形成の際のフォトリソグラフィ
ー工程におけるマスク合わせの余裕度を改善するための
方法であり、コンタクトが埋め込まれる接続孔自体の寸
法は、レジストパターンの露光寸法によって決まる。
【００１５】図４２（ａ），（ｂ）は、従来のセルフア
ラインコンタクトを用いたＭＩＳトランジスタの各部の
寸法を説明するためのＭＩＳトランジスタの断面図及び
接続孔形成用フォトマスクの平面図である。
【００１６】図４２（ａ）に示すように、高濃度ソース
・ドレイン領域１１０に達する接続孔１１４は、レジス
トパターン１１３をマスクにして層間絶縁膜１１１をエ
ッチングすることにより形成される。従って、ソース・
ドレインコンタクトが埋め込まれる接続孔１１４の寸法
は、ポジ型のフォトレジスト膜を用いたレジストパター
ン１１３の露光寸法よりも小さく形成することは不可能
である。なお、接続孔１１４のうち窒化膜サイドウォー
ル１０９と層間絶縁膜１１１との間の部分１１４ａは、
露光寸法よりも小さく形成されているが、これはマスク
合わせのずれによるもので制御できるものではなく、接
続孔１１４内にコンタクトを埋め込んだ場合、コンタク
トと高濃度ソース・ドレイン領域１１０との接触面積が
小さくなる。一方、接続孔１１４のうち上方の部分１１
４ｂは、実質的に露光寸法にほぼ等しいので、接続孔１
１４を埋め込んで形成されるコンタクトと、コンタクト
の上に形成される配線との接触面積は、実質的に露光寸
法以下に微細化されるものではない。
【００１７】ここで、一般的な露光技術では、ゲート電
極形成用レジストパターンのゲート長寸法（ゲート電極
１０６）は最小露光寸法（デザインルール）の値，例え
ば０．１５μｍにすることができる。しかしながら、接
続孔形成用レジストパターンのようなラインアンドスペ
ースパターンを有しないものの場合には、レジストの解
像度が低下するため、最小露光寸法の０．１５μｍの寸
法を有する開口を形成することができない。その結果、
図４２（ａ）に示すレジストパターン１１３の露光寸法
は例えば０．２μｍ程度とするのが一般的である。従っ
て、ゲート電極のゲート長寸法を最小露光寸法とした場
合、ソース・ドレインコンタクト（接続孔）寸法をゲー
ト長寸法と同等もしくはそれ以下に微細化することは技
術的に困難である。
【００１８】第２に、ゲート電極，素子分離用絶縁膜及
びソース・ドレインコンタクトの相対的な位置関係は、
露光機のマスク合わせ精度に依存していることから、無
駄なマスク合わせマージンが必要となり、活性領域の面
積がデザインルールの微細化に比例して縮小されないと
いう不具合がある。その結果、ソース・ドレイン領域の
面積を縮小することが困難となり、ソース・ドレイン領
域と基板との間の接合容量の低減も困難になってきてい
る。
【００１９】通常、図４２（ｂ）に示すように、フォト
マスクの設計上、接続孔１１４がゲート電極１０６上に
は跨らず高濃度ソース・ドレイン領域１１０上に形成さ
れるように設計されている。このような設計で、例えば
マスク合わせのマージンをゼロとしゲート電極１０６の
ゲート長を最小露光寸法で形成した場合、例えば図４２
（ａ）に示すように、半導体装置の各部のチャネル方向
（ゲート長方向）の各寸法は、ゲート電極１０６のゲー
ト長が０．１５μｍ、窒化膜サイドウォール１０９の横
方向寸法が両側で０．１２μｍ（片側で０．０６μ
ｍ）、ソース・ドレイン領域のうち窒化膜サイドウォー
ル１０９と素子分離用絶縁膜１０４との間に位置する部
分のゲート長方向の寸法（接続孔１１４の設計寸法と同
等）が両側で０．４μｍ（片側で０．２μｍ）となる。
以上の寸法を加算すると、両側の素子分離用絶縁膜１０
４によって挟まれる全活性領域のゲート長方向の寸法は
約０．６７μｍであり、ゲート長の寸法（０．１５μ
ｍ）を除いた活性領域のゲート長方向の寸法は約０．５
２μｍとなる。また、高濃度ソース・ドレイン領域１１
０のゲート長方向の寸法は、ゲート下方への拡散を入れ
ると両側で約０．５２μｍ（片側で０．２６μｍ）とな
る。また、各部間のマスク合わせのマージンが１箇所あ
たり０．０１μｍ程度必要とすると、全活性領域のゲー
ト長方向の寸法は、約０．７５μｍとなる。このマスク
合わせのマージンは、ゲート電極等のデザインルールの
微細化に比例して小さくならないため、デザインルール
の微細化が進むにつれて、半導体素子の微細化のための
大きな障害となる。
【００２０】以上の各部の寸法からすると、活性領域の
ゲート長方向の寸法はゲート長寸法に対してその５倍以
上になり、高濃度ソース・ドレイン領域のゲート長方向
の寸法はゲート長寸法に対してその４倍以上になる。し
たがって、半導体装置の微細化および接合容量を低減す
るために、必要な活性領域および高濃度ソース・ドレイ
ン領域の寸法の微細化が困難になってきている。
【００２１】第３に、ゲート電極をパターニングによっ
て形成した後ＬＤＤ領域及び高濃度ソース・ドレイン領
域を形成する従来の製造方法では、ゲート電極の形成後
にＬＤＤ領域及び高濃度ソース・ドレイン領域の不純物
を活性化するための熱処理が入るために、ゲート電極材
料として金属材料を用いることは難しく、熱処理に耐え
うるポリシリコンやポリサイドが一般的に用いられる。
このポリシリコンやポリサイドをゲート電極材料として
用いた場合、ゲート電極の微細化に伴い、ゲート電極の
低抵抗化が困難になってきている。さらに、ポリシリコ
ンによりゲート電極を構成した場合、不純物として導入
したボロンがポリシリコンゲート電極からゲート絶縁膜
を通過して基板のチャネル領域に侵入し、チャネル部分
の不純物濃度が変化し、しきい値電圧が変化してしまう
という不具合もある。
【００２２】本発明の目的は、上記従来の半導体装置の
形成方法とは全く異なる技術的思想に基づき、コンタク
トだけでなく素子分離用絶縁膜を埋め込みゲート電極に
対して自己整合的に形成する手段を講ずることにより、
マスク合わせのマージンの制限のない部材を配置した活
性領域を有する微細化された半導体装置及びその製造方
法を提供することにある。
【００２３】
【課題を解決するための手段】本発明の半導体装置は、
半導体基板の上に形成されたゲート絶縁膜と、上記ゲー
ト絶縁膜の上に形成された埋め込みゲート電極と、上記
埋め込みゲート電極の上に形成された上部絶縁膜と、上
記埋め込みゲート電極及び上部絶縁膜の側面に形成され
た側壁絶縁膜と、上記埋め込みゲート電極に対して自己
整合していて、上面が埋め込みゲート電極よりも上方に
位置し、下面が少なくともゲート長方向の断面において
は上記半導体基板の上面よりも下方に位置しているトレ
ンチ型の素子分離用絶縁膜と、上記半導体基板内におけ
る上記埋め込みゲート電極の側方に位置する領域に形成
されたソース・ドレイン拡散領域と、上記側壁絶縁膜と
上記素子分離用絶縁膜との間に設けられ、上記ソース・
ドレイン拡散領域に接触するように上記埋め込みゲート
電極に対して自己整合しているソース・ドレインコンタ
クトと備え、上記埋め込みゲート電極は、ゲート幅方向
に延びるゲートコンタクト形成用領域を含む全周囲が上
記素子分離用絶縁膜によって囲まれている。
【００２４】これにより、トレンチ型の素子分離用絶縁
膜が埋め込みゲート電極よりも上方に延びていて、埋め
込みゲート電極との間にソース・ドレインコンタクトを
挟む構造となる。そして、ソース・ドレインコンタクト
と素子分離絶縁膜との双方が埋め込みゲート電極に対し
て自己整合しているので、マスク合わせのためのマージ
ンが不要となり、素子分離用絶縁膜の間の活性領域のゲ
ート長方向の寸法の縮小が可能になる。
【００２５】上記埋め込みゲート電極が、金属材料によ
り構成されていることにより、低抵抗の埋め込みゲート
電極を備えた電流駆動力の大きいＭＩＳ型半導体装置が
得られることになる。
【００２６】上記ゲート絶縁膜が、ＳｉＯ2 よりも比誘
電率の高い高誘電率絶縁膜により構成されていることに
より、ゲート絶縁膜の膜厚を厚くしてもＳｉＯ2 換算膜
厚（容量が等しい厚み）を薄くすることができるので、
電流駆動能力の向上と、ゲート絶縁膜の薄膜化に起因す
るリーク電流の抑制とを図ることができる。
【００２７】上記ソース・ドレインコンタクトが、上記
ソース・ドレイン拡散領域との接触部において上記ソー
ス・ドレイン拡散領域とほぼ同じ平面形状を有し、か
つ、上記ソース・ドレイン拡散領域の上のみに形成され
ることにより、コンタクトホールに導体材料を埋め込む
ことによって形成されていた従来のソース・ドレインコ
ンタクトのような寸法上の制約がなくなり、最小露光寸
法以下のゲート長方向の寸法を有するソース・ドレイン
コンタクトも実現可能になる。例えば、上記ソース・ド
レインコンタクトのゲート長方向の寸法が、０．０１μ
ｍ〜０．１μｍとすることも可能となる。
【００２８】上記上部絶縁膜，上記素子分離用絶縁膜及
び上記ソース・ドレインコンタクトの各上面が互いにほ
ぼ同じ高さ位置にあるように平坦化されていることによ
り、基板全体の平坦性が高くなるので、上層の配線の信
頼性の向上などを図ることができる。
【００２９】上記埋め込みゲート電極の一部位を通過す
る全ての横方向断面において上記側壁絶縁膜，埋め込み
ゲート電極及びソース・ドレインコンタクトの全体の輪
郭を構成する外周面が、上記素子分離用絶縁膜によって
囲まれているにより、素子分離機能の高い半導体装置が
得られる。
【００３０】上記埋め込みゲート電極のゲートコンタク
ト用領域を含む全領域が、上記ゲート絶縁膜上のみに形
成されていることが好ましい。
【００３１】上記埋め込みゲート電極の一部位を通過す
る全ての横方向断面において上記側壁絶縁膜，埋め込み
ゲート電極及びソース・ドレインコンタクトの全体の輪
郭を構成する外周面に沿って、上記半導体基板に分離用
溝が設けられており、上記分離用溝内に上記素子分離用
絶縁膜が埋め込まれていてもよい。
【００３２】ただし、上記素子分離用絶縁膜をゲート幅
方向の断面においては上記半導体基板の上面よりも上方
のみに設け、ゲート幅方向の断面において上記埋め込み
ゲート電極の少なくともゲートコンタクト形成用領域の
下方まで延びるトレンチ型のゲート幅規定用分離絶縁膜
をさらに備えることにより、チャネル領域がゲート幅規
定用分離絶縁膜によって挟まれる構造となるので、電気
的特性のばらつきの小さい半導体装置が得られることに
なる。
【００３３】上記素子分離用絶縁膜が、ゲート幅方向の
断面において上記埋め込みゲート電極の少なくともゲー
トコンタクト形成用領域の下方まで延びるゲート幅規定
部を有し、上記埋め込みゲート電極の少なくともゲート
コンタクト用領域の下面が上記素子分離用絶縁膜のゲー
ト幅規定部と接していることによっても、電気的特性の
ばらつきの小さい半導体装置が得られる。
【００３４】本発明の半導体装置の製造方法は、半導体
基板の埋め込みゲート電極形成領域上に、少なくともゲ
ート電極ダミーを形成する工程（ａ）と、上記ゲート電
極ダミーの側面上に、上記ゲート電極ダミーに対して自
己整合的に自己整合側壁膜を形成する工程（ｂ）と、基
板上に絶縁膜を堆積した後、上記絶縁膜を少なくとも上
記ゲート電極ダミーおよび上記自己整合側壁膜の表面が
露出するまで除去して、素子分離用絶縁膜を形成する工
程（ｃ）と、上記ゲート電極ダミーを選択的に除去し
て、上記半導体基板が露出するゲート形成用孔を形成す
る工程（ｄ）と、上記ゲート形成用孔内に露出する上記
半導体基板上にゲート絶縁膜を形成する工程（ｅ）と、
上記第１の凹部内の上記ゲート絶縁膜上に導体材料を埋
め込んで埋め込みゲート電極を形成する工程（ｆ）と、
上記工程（ａ）の後のいずれかの時点で、上記埋め込み
ゲート電極に対して自己整合的にソース・ドレイン拡散
領域を形成する工程（ｇ）とを備え、上記工程（ｃ）に
おいては、上記ゲート電極ダミー及び上記自己整合側壁
膜をマスクに上記半導体基板を所定の深さまでエッチン
グして分離用溝を形成した後、上記絶縁膜を堆積して上
記素子分離用絶縁膜を形成する。
【００３５】この方法により、埋め込みゲート電極に対
して自己整合的に素子分離用絶縁膜を形成することが可
能になるので、埋め込みゲート電極と素子分離用絶縁膜
との間における活性領域のゲート長方向の寸法の縮小を
図ることができる。
【００３６】上記工程（ｃ）においては、上記ゲート電
極ダミー及び上記自己整合側壁膜をマスクに上記半導体
基板を所定の深さまでエッチングして分離用溝を形成し
た後、上記絶縁膜を堆積して上記素子分離用絶縁膜を形
成することにより、素子分離絶縁膜の素子分離機能の高
い半導体装置が得られる。
【００３７】上記工程（ｆ）の後、上記自己整合側壁膜
を選択に除去して、上記埋め込みゲート電極の側方に上
記半導体基板が露出するコンタクト形成用孔を形成する
工程（ｈ）と、上記コンタクト形成用孔内にコンタクト
材料を埋め込んでソース・ドレインコンタクトを形成す
る工程（ｉ）とをさらに備えることにより、埋め込みゲ
ート電極に自己整合するソース・ドレインコンタクトが
形成される。
【００３８】その場合には、上記工程（ｄ）から上記工
程（ｉ）までのいずれかの時点で、上記ゲート形成用孔
又は上記コンタクト形成用孔の側面の上に側壁絶縁膜を
形成する工程をさらに備えることができる。
【００３９】上記工程（ｅ）では、上記ゲート形成用孔
内の全面に、上記ゲート絶縁膜及び側壁絶縁膜となる絶
縁膜を形成することができる。
【００４０】上記工程（ａ）の後で上記工程（ｂ）の前
に、上記ゲート電極ダミーの側面の上に側壁絶縁膜を形
成する工程をさらに備えてもよい。
【００４１】上記工程（ｇ）は、上記工程（ａ）の後上
記工程（ｂ）の前に行ない、上記自己整合側壁膜をその
ままソース・ドレインコンタクトとして用いることもで
きる。
【００４２】その場合、上記工程（ｅ）においては、上
記ゲート形成用孔内の全面に、上記ゲート絶縁膜及び側
壁絶縁膜となる絶縁膜を形成することにより、熱酸化法
を用いる必要がないので、比較低温の処理が可能とな
り、ソース・ドレインコンタクトを低抵抗の金属膜によ
って構成することが可能になる。
【００４３】上記工程（ａ）においては、上記ゲート電
極ダミー上にダミー上保護膜を形成し、上記工程（ｂ）
においては、上記ゲート電極ダミー及び上記ダミー上保
護膜の側面に亘って自己整合側壁膜を形成し、上記工程
（ｃ）においては、上記ゲート電極ダミーの表面が露出
するまで上記絶縁膜及び上記ダミー上保護膜を除去する
ことにより、形状の良好な自己整合側壁膜が得られるの
で、この自己整合側壁膜を直接ソース・ドレインコンタ
クトとして用いる工程を採用しても、自己整合側壁膜を
ソース・ドレインコンタクトのためのダミーとして用い
る工程を採用しても、より信頼性の高い半導体装置を形
成することができる。
【００４４】上記工程（ｄ）では、ＣＭＰ法を用いて、
上記ゲート電極ダミー，上記自己整合側壁膜及び上記素
子分離用絶縁膜の各上面を互いに同じ高さ位置にするよ
うに平坦化することが好ましい。
【００４５】上記工程（ｆ）においては、導体材料とし
て金属材料を埋め込むことにより、低抵抗の埋め込みゲ
ート電極を備えた電流駆動力の大きいＭＩＳ型半導体装
置を形成することができる。
【００４６】上記工程（ｅ）においては、上記ゲート絶
縁膜としてＳｉＯ2 よりも比誘電率の高い高誘電率絶縁
膜を形成することにより、高い電流駆動能力と、ゲート
リーク電流の小さい半導体装置を形成することができ
る。
【００４７】上記工程（ａ）の前に、上記半導体基板に
ゲート幅を規定するトレンチ型のゲート幅規定用分離絶
縁膜を形成する工程をさらに備えることにより、電気的
特性のばらつきの小さい半導体装置を形成することがで
きる。
【００４８】また、上記工程（ｂ）の後上記工程（ｃ）
の前に、上記ゲート電極ダミー及び自己整合側壁膜のゲ
ート幅方向の両端部を除去する工程をさらに備え、上記
工程（ｄ）の後に、上記素子分離用絶縁膜のうち上記埋
め込みゲート電極の少なくともゲートコンタクト用領域
に位置する部分を、上記半導体基板の表面と実質的に同
じ高さ位置まで掘り下げる工程をさらに備えることによ
っても、電気的特性のばらつきの小さい半導体装置を形
成することができる。
【００４９】
【発明の実施の形態】以下、本発明の実施形態につい
て、図面を参照しながら説明する。
【００５０】（第１の実施形態）図１（ａ）〜（ｃ）
は、ぞれぞれ順に、本発明の第１の実施形態に係る半導
体装置のチャネル方向（ゲート長方向）に平行な断面に
おける断面図、チャネル方向に垂直な断面（ゲート幅方
向に平行な断面）における断面図、及び平面図である。
ここで、図１（ａ）は図１（ｃ）に示すIa−Ia線におけ
る断面図、図１（ｂ）は図１（ｃ）に示すIb−Ib線にお
ける断面図である。
【００５１】図１（ａ）に示すように、本実施形態の半
導体装置におけるＭＩＳトランジスタは、ゲート長方向
に平行な断面において、Ｓｉ基板１上に形成されたシリ
コン酸化膜からなるゲート絶縁膜２と、ゲート絶縁膜２
の上にアルミニウム合金を埋め込んで形成された埋め込
みゲート電極３と、埋め込みゲート電極３の上に形成さ
れたプラズマシリコン酸化膜からなる上部絶縁膜４と、
埋め込みゲート電極３及び上部絶縁膜４の各側面に跨っ
て形成されたＣＶＤシリコン酸化膜からなる側壁絶縁膜
６と、Ｓｉ基板１に形成されたＬＤＤ領域５及び高濃度
ソース・ドレイン領域１２とを備えている。ここで、上
記埋め込みゲート電極３及び上部絶縁膜４とを併せて、
ゲート電極部１４とする。また、半導体装置には、埋め
込みゲート電極３（ゲート電極部１４）に対して自己整
合的に形成されたトレンチ型の素子分離用絶縁膜１０
と、側壁絶縁膜６と素子分離用絶縁膜１０とに挟まれ、
かつ、高濃度ソース・ドレイン領域１２上に位置するよ
うに、埋め込みゲート電極３（ゲート電極部１４）に対
して自己整合的に形成されたタングステン膜からなるソ
ース・ドレインコンタクト１３とが設けられている。そ
して、上部絶縁膜４、素子分離用絶縁膜１０，側壁絶縁
膜６及びソース・ドレインコンタクト１３などの各上面
は、ほぼ同じ高さ位置にあるように平坦化されている。
【００５２】また、Ｓｉ基板１内にはレトログレードウ
ェルが形成されていて、素子分離用絶縁膜１０の下端部
は、レトログレードウェルのうち比較的不純物濃度の濃
い奥方の領域に近くなっており、レトログレードウェル
のうちのこの領域がチャネルストッパー領域として機能
する。また、レトログレードウェルのうちゲート絶縁膜
２の直下方の領域はチャネル領域として機能するので、
この領域にはしきい値制御用の不純物がドープされてい
る。ただし、ｎチャネル型ＭＩＳトランジスタにおいて
は、ＬＤＤ領域５及び高濃度ソース・ドレイン領域１２
にはｎ型の不純物（リン，砒素など）がドープされ、レ
トログレードウェルにはｐ型の不純物（ボロンなど）が
ドープされている。一方、ｐチャネル型ＭＩＳトランジ
スタにおいては、ＬＤＤ領域５及び高濃度ソース・ドレ
イン領域１２にはｐ型の不純物（ボロンなど）がドープ
され、レトログレードウェルにはｎ型の不純物（砒素，
リンなど）がドープされている。
【００５３】さらに、図１（ｂ）に示すように、ゲート
コンタクト形成用領域５５を含む埋め込みゲート電極３
の全領域がゲート絶縁膜２上に位置している。すなわ
ち、埋め込みゲート電極３とＳｉ基板１との間は、ゲー
ト絶縁膜２のみで分離されている。従って、この第１の
実施形態では、ゲート幅は素子分離用絶縁膜１０によっ
て規定されているのではなく、埋め込みゲート電極３を
挟んで相対向する高濃度ソース・ドレイン領域１２のゲ
ート幅方向の寸法によって規定されている。
【００５４】また、図１（ｃ）に示すように、ゲート電
極部１４は周囲を側壁絶縁膜６によって囲まれ、さら
に、側壁絶縁膜６は周囲をトレンチ型の素子分離用絶縁
膜１０によって囲まれている。そして、高濃度ソース・
ドレイン領域１２の上方に位置する側壁絶縁膜６と素子
分離用絶縁膜１０との間の領域には、接続孔が設けられ
ており、その接続孔にソース・ドレインコンタクト１３
が埋め込まれた構造となっている。すなわち、埋め込み
ゲート電極３の一部位を通過する横方向断面において、
埋め込みゲート電極３，側壁絶縁膜６及びソース・ドレ
インコンタクト１３の全体の輪郭を構成する外周面が、
素子分離用絶縁膜１０によって囲まれた構造となってい
る。
【００５５】ここで、本実施形態の半導体装置の構造上
の特徴は、側壁絶縁膜６やソース・ドレインコンタクト
１３だけでなく、素子分離用絶縁膜１０がゲート電極部
１４（つまり埋め込みゲート電極３）に対して自己整合
的に形成されていることと、トレンチ型の素子分離用絶
縁膜１０が埋め込みゲート電極３よりも上方まで延びて
ソース・ドレインコンタクト１３に隣接している（言い
換えると図４０に示す従来の半導体装置における層間絶
縁膜１１１としても機能している）ことと、埋め込みゲ
ート電極１３がゲート電極ダミーを除去した後に導体膜
を埋め込むことにより形成されていることにある。そし
て、側壁絶縁膜６はもちろんのこと、後述するように、
素子分離用絶縁膜１０及びソース・ドレインコンタクト
１３が露光技術を用いないで形成されており、両者のゲ
ート電極部１４との相対的な位置関係は自己整合的に決
まっている。従って、図１（ａ）に示す断面において、
ゲート電極部１４の両側におけるゲート電極部１４と素
子分離用絶縁膜１０との間隔はほぼ等しく、ゲート電極
部１４の両側に、側壁絶縁膜６を挟んで均等な寸法のソ
ース・ドレインコンタクト１３が形成されている。この
ような構造により、埋め込みゲート電極３を低抵抗のア
ルミニウム合金膜やタングステン膜などの金属膜で形成
することができ、しかも、ソース・ドレインコンタクト
１３は露光技術を用いることなく形成できるため、最小
露光寸法（デザインルール）より縮小することができ
る。例えば、ソース・ドレインコンタクト１３のゲート
長方向における寸法を最小露光寸法よりも微細な０．０
１μｍ〜０．１μｍの範囲で任意に形成することができ
る。さらに、ゲート電極部１４と素子分離用絶縁膜１０
とソース・ドレインコンタクト１３との位置関係におい
て、マスク合わせのマージンを確保する必要がないた
め、活性領域および高濃度ソース・ドレイン領域１２の
ゲート長方向の寸法を最小露光寸法よりも小さくするこ
とができる。
【００５６】次に、図２（ａ）〜図１３（ｃ）を参照し
ながら、本発明の第１の実施形態の半導体装置の製造工
程について説明する。ここで、図２（ｃ）〜図１３
（ｃ）は半導体装置の平面図、図２（ａ）〜図１３
（ａ）はそれぞれ図２（ｃ）〜図１３（ｃ）のゲート長
方向に平行な断面（図２（ｃ）〜図１３（ｃ）に示すII
a−IIa線〜XIIIa−XIIIa線）における断面図、図２
（ｂ）〜図１３（ｂ）はゲート幅方向に平行な断面（図
２（ｃ）〜図１３（ｃ）に示すIIb−IIb線〜XIIIb−XII
Ib線）における断面図である。
【００５７】まず、図２（ａ）〜（ｃ）に示す工程で、
高エネルギーイオン注入法により、Ｓｉ基板１内にレト
ログレードウェルを形成し、さらに、熱酸化法により、
Ｓｉ基板１の表面を酸化して、厚みが約５ｎｍのシリコ
ン酸化膜を形成した後、ＣＶＤ法により、シリコン酸化
膜の上に、厚みが３００ｎｍのＰＳＧ膜を堆積する。そ
の後、ゲート電極ダミー形成用のレジスト膜（図示せ
ず）の形成とドライエッチングとを行なって、ＰＳＧ膜
及びシリコン酸化膜をパターニングして、ゲート電極ダ
ミー５１及び下地絶縁膜５０を形成する。このとき、ゲ
ート電極ダミー５１のゲート長方向の寸法は、最終的に
必要なゲート長と後に形成される両側の側壁絶縁膜の横
方向厚みとを加算した寸法にしておく。そして、ゲート
電極ダミー５１のうち，ゲートコンタクトを形成するた
めの広幅の部分がゲートコンタクト形成用領域５５であ
る。なお、必ずしもこの時点で下地絶縁膜５０をゲート
電極ダミー５１と同じ形状にパターニングする必要はな
い。
【００５８】次に、図３（ａ）〜（ｃ）に示す工程で、
少なくともソース・ドレイン形成領域が開口しているレ
ジスト膜１５及びゲート電極ダミー５１をマスクとし
て、基板面の法線に対して角度２０°〜４５°傾いた方
向からイオン注入を行なって（大傾角イオン注入）、Ｓ
ｉ基板１内に低濃度の不純物をドープすることにより、
ゲート電極ダミー５１に対して自己整合的にＬＤＤ（低
濃度ソース・ドレイン）領域５を形成する。その後、Ｓ
ｉ基板１内に基板面にほぼ垂直な方向（傾き角０°〜７
°）からイオン注入を行なって、Ｓｉ基板１内に高濃度
の不純物をドープすることにより、ゲート電極ダミー５
１に対して自己整合的に高濃度ソース・ドレイン領域１
２を形成する。なお、ＬＤＤ領域５を形成するためのイ
オン注入の前に、露出しているＳｉ基板１表面に約５ｎ
ｍ程度の薄い保護酸化膜を形成しておいてもよい。
【００５９】次に、図４（ａ）〜（ｃ）に示す工程で、
レジスト膜１５を除去した後、基板上に厚みが６０ｎｍ
のシリコン窒化膜を堆積し、これをエッチバックして、
ゲート電極ダミー５１の側面に自己整合的に側壁ダミー
７を形成する。この側壁ダミー７の寸法によって、最終
的なソース・ドレインコンタクトの寸法が自己整合的に
決まる。従って、側壁ダミー７となる堆積膜（シリコン
窒化膜）の膜厚を設定することによって、ソース・ドレ
インコンタクトの寸法を制御することができる。例え
ば、ソース・ドレインコンタクト１３を最小露光寸法よ
りも微細な０．０１μｍ〜０．１μｍの範囲で制御した
い場合には、側壁ダミー７となるシリコン窒化膜の堆積
時における膜厚を１０ｎｍ〜１００ｎｍで調整しておけ
ばよい。
【００６０】次に、図５（ａ）〜（ｃ）に示す工程で、
ソース・ドレイン形成領域を覆うレジスト膜１６を形成
した後、このレジスト膜１６をマスクとして、側壁ダミ
ー７を選択ドライエッチングによって除去して、ソース
・ドレイン形成領域上のみに側壁ダミ−７を残すことに
より、コンタクト形成用側壁ダミー８を形成する。
【００６１】なお、レジスト膜１６は、ゲート幅方向に
おいては高濃度ソース・ドレイン領域１２が形成されて
いる領域に包含され、ゲート長方向においては少なくと
もゲート電極ダミー５１及び側壁ダミー７を覆うように
形成されていればよい。
【００６２】次に、図６（ａ）〜（ｃ）に示す工程で、
レジスト膜１６を除去した後、ゲート電極ダミー５１及
びコンタクト形成用側壁ダミー８をマスクとする選択エ
ッチングにより、Ｓｉ基板１のうち露出している部分を
深さ方向にエッチングして、高濃度ソース・ドレイン領
域よりも深くなるように深さ０．３μｍの分離用溝９を
形成する。この分離用溝９のコンタクト形成用側壁ダミ
ー８に隣接する部分は、コンタクト形成用側壁ダミー８
に対して自己整合的に形成され、コンタクト形成用側壁
ダミー８は上述のようにゲート電極ダミー５１に対して
自己整合的に形成されることから、分離用溝９の高濃度
ソース・ドレイン１２に隣接する部分もゲート電極ダミ
ー５１に対して自己整合的に形成されている。また、分
離用溝９のそれ以外の部分は、ゲート電極ダミー５１に
対して自己整合的に形成されているので、分離用溝９の
全体がゲート電極ダミー５１に対して自己整合的に形成
されていることになる。
【００６３】次に、図７（ａ）〜（ｃ）に示す工程で、
基板上に厚みが約１．２μｍのＣＶＤシリコン酸化膜を
堆積した後、ＣＭＰ（化学的機械的研磨）により、少な
くともゲート電極ダミー５１及びコンタクト形成用側壁
ダミー８の表面が露出するまでＣＶＤシリコン酸化膜を
研磨して、分離用溝９にＣＶＤシリコン酸化膜を埋め込
んで素子分離用絶縁膜１０を形成する。このとき、コン
タクト形成用側壁ダミー８の上部をある程度除去するま
でＣＭＰを行なってもよい。あるいは、ＣＭＰにより、
ＣＶＤシリコン酸化膜の上面が平坦化されるまでＣＶＤ
シリコン酸化膜のみを研磨した後は、ＣＶＤシリコン酸
化膜をエッチバックして、ゲート電極ダミー５１及びコ
ンタクト形成用側壁ダミー８の表面を露出させてもよ
い。
【００６４】この工程により、ゲート電極ダミー５１
は、高濃度ソース・ドレイン領域１２の上方に位置する
領域においてはコンタクト形成用側壁ダミー８を挟ん
で、それ以外の領域では直接に、Ｓｉ基板１上に形成さ
れたトレンチ型の素子分離用絶縁膜１０によって囲まれ
る。しかも、素子分離用絶縁膜１０，ゲート電極ダミー
５１及びコンタクト形成用側壁ダミー８の各上面は、互
いにほぼ同じ高さ位置にあるように平坦化される。
【００６５】次に、図８（ａ）〜（ｃ）に示す工程で、
ゲート電極ダミー５１を例えばフッ酸を含む選択エッチ
ング液によって選択的に除去した後、ゲート電極ダミー
５１の下方に形成されていた下地絶縁膜５０を異方性エ
ッチングにより除去することにより、素子分離用絶縁膜
１０に対して自己整合的にゲート形成用孔５３を形成す
る。
【００６６】次に、図９（ａ）〜（ｃ）に示す工程で、
基板上に厚みが約２０ｎｍのＣＶＤシリコン酸化膜を堆
積し、これをエッチバックしてゲート形成用孔５３の側
面に側壁絶縁膜６を形成する。その後、熱酸化法によ
り、ゲート形成用孔５３内に露出しているＳｉ基板１の
表面部分を酸化して、厚みが約５ｎｍのシリコン酸化膜
からなるゲート絶縁膜２を形成する。このとき、ゲート
絶縁膜２としてシリコン酸窒化膜を形成してもよい。
【００６７】次に、図１０（ａ）〜（ｃ）に示す工程
で、基板上に厚みが６００ｎｍのアルミニウム合金膜を
堆積した後、ＣＭＰにより、アルミニウム合金膜を素子
分離用絶縁膜１０及びコンタクト形成用側壁ダミー８の
表面が露出するまで研磨する。その後、ゲート形成用孔
５３内に埋め込まれたアルミニウム合金膜を厚さ約１０
０ｎｍ分だけエッチバックして、埋め込みゲート電極３
を形成する。このとき、埋め込みゲート電極３上には、
側壁絶縁膜６で取り囲まれた深さ約１００ｎｍの凹部５
４が形成される。なお、埋め込みゲート電極３を形成す
るための導体膜として、アルミニウム合金膜のかわりに
タングステン膜などの金属膜、ポリシリコン膜あるいは
ポリサイド膜などを用いてもよい。
【００６８】次に、図１１（ａ）〜（ｃ）に示す工程
で、基板上に厚さが約２００ｎｍのプラズマシリコン酸
化膜を堆積した後、ＣＭＰにより、プラズマシリコン酸
化膜を素子分離用絶縁膜１０及びコンタクト形成用側壁
ダミー８の表面が露出するまで研磨して、凹部５４内に
プラズマシリコン酸化膜を埋め込んで上部絶縁膜４を形
成する。この工程によって、埋め込みゲート電極３及び
上部絶縁膜４からなるゲート電極部１４が形成される。
【００６９】次に、図１２（ａ）〜（ｃ）に示す工程
で、コンタクト形成用側壁ダミー８をドライエッチング
によって選択的に除去することによって、素子分離用絶
縁膜１０及びゲート電極部１４に対して自己整合的に接
続孔１１を形成する。このとき、接続孔１１内に高濃度
ソース・ドレイン領域１２の表面が露出する。
【００７０】次に、図１３（ａ）〜（ｃ）に示す工程
で、接続孔１１内にタングステンなどの導体材料を埋め
込んでソース・ドレインコンタクト１３を形成する。こ
のとき、ソース・ドレインコンタクト１３は、ゲート電
極部１４に対して自己整合的に形成され、かつ、高濃度
ソース・ドレイン領域１２のほぼ全領域上に形成され
る。このとき、ソース・ドレインコンタクト１３を、Ｔ
ｉ／ＴｉＮなどのバリアメタル膜の上に、タングステ
ン，アルミニウム合金，銅などの金属膜を埋め込むこと
により形成してもよい。
【００７１】本実施形態の製造工程によると、図３
（ａ）〜（ｃ）に示す工程において、ゲート電極ダミー
５１の側方に、ＬＤＤ領域５及び高濃度ソース・ドレイ
ン領域１２をゲート電極ダミー５１に対して自己整合的
に形成し、図４（ａ）〜（ｃ）から図７（ａ）〜（ｃ）
までに示す工程において、ゲート電極ダミー５１の側方
に、側壁ダミー７をゲート電極ダミー５１に対して自己
整合的に形成した後、側壁ダミー７の一部であるコンタ
クト形成用側壁ダミー８及びゲート電極ダミー５１に対
して自己整合的に分離用溝９及び素子分離用絶縁膜１０
を形成している。さらに、図８（ａ）〜（ｃ）から図１
１（ａ）〜（ｃ）に示す工程において、素子分離用絶縁
膜１０に対して自己整合的に、側壁絶縁膜６と、ゲート
絶縁膜２と、埋め込みゲート電極３及び上部絶縁膜４か
らなるゲート電極部１４とを形成している。また、図１
２（ａ）〜（ｃ），１３（ａ）〜（ｃ）に示す工程で、
接続孔１１及びこれに埋め込まれるソース・ドレインコ
ンタクト１３をゲート電極部１４に対して自己整合的に
形成している。その結果、ゲート電極部１４（すなわち
埋め込みゲート電極３）に対して、ＬＤＤ領域５，高濃
度ソース・ドレイン領域１２，側壁絶縁膜６，素子分離
用絶縁膜１０及びソース・ドレインコンタクト１３を全
て自己整合的に形成することができる。
【００７２】従って、マスク合わせ精度や最小露光寸法
による制限を受けることなく、最小露光寸法以下の微細
な寸法を有するソース・ドレインコンタクト１３や高濃
度ソース・ドレイン領域１２を形成することができるの
で、活性領域のゲート長方向の寸法を大幅に縮小するこ
とができる。例えば、上述の製造方法の条件であれば、
図１３（ａ）に示すように、半導体装置の各部のゲート
長方向の各寸法は、埋め込みゲート電極３のゲート長が
０．１５μｍ、側壁絶縁膜６のゲート長方向の寸法が両
側で０．０４μｍ（片側で０．０２μｍ）、ソース・ド
レインコンタクト１３のゲート長方向の寸法が両側で
０．１２μｍ（片側で０．０６μｍ）となり、両側の素
子分離用絶縁膜１０によって挟まれる活性領域全体のゲ
ート長方向の寸法は約０．３１μｍとなる。また、活性
領域のうち埋め込みゲート電極３（ゲート長０．１５μ
ｍ）の下方部分を除く領域のゲート長方向の寸法は約
０．１６μｍとなる。
【００７３】すなわち、上述のような各部の寸法を採用
することにより、本実施形態の半導体装置は、従来の半
導体装置に比べて、具体的には、以下のような利点を有
することになる。
【００７４】まず、活性領域全体の寸法について本実施
形態の半導体装置と従来の半導体装置とを比較する。図
４２（ａ）に示すように、従来の半導体装置における活
性領域全体のゲート長方向の寸法は、約０．６７μｍで
あった。したがって、本実施形態の半導体装置により、
活性領域全体のゲート長方向の寸法を、従来の半導体装
置における活性領域全体のゲート長方向の寸法の１／２
程度に縮小できることになる。
【００７５】また、本実施形態の半導体装置によると、
活性領域全体のゲート長方向の寸法は、ゲート長寸法に
対して２倍程度で済むことになる。すなわち、従来の半
導体装置においては、マスク合わせのマージンは、埋め
込みゲート電極等のデザインルールの微細化に比例して
小さくならないため、デザインルールの微細化が進むに
つれて、半導体素子の微細化のための大きな障害となっ
ていたのに対し、本実施形態の半導体装置においては、
ゲート長寸法の微細化にほぼ追随して半導体装置の微細
化が可能になる。
【００７６】また、図４２（ａ）に示す従来の半導体装
置における活性領域のうち埋め込みゲート電極３の下方
部分を除く領域のゲート長方向の寸法は約０．５２μｍ
であったので、本実施形態における当該領域のゲート長
方向の寸法は、従来の半導体装置における当該領域のゲ
ート長方向の寸法の１／３程度に縮小されている。従っ
て、本実施形態の半導体装置により、接合容量の低減が
可能になり、よって、ＭＩＳトランジスタの動作の高速
化が可能になる。
【００７７】また、上記第１の実施形態においては、図
２（ａ）〜（ｃ）に示す工程で、ゲート電極ダミー５１
のゲート長方向の幅を最小露光寸法で形成すると、側壁
絶縁膜６の膜厚分だけ埋め込みゲート電極３のゲート長
の実効寸法を狭くすることができる。そして、側壁絶縁
膜６となるＣＶＤシリコン酸化膜の堆積時の膜厚を厚く
することによって、露光最小寸法よりもさらに微細なゲ
ート長を有する埋め込みゲート電極３を制御よく形成す
ることができる。
【００７８】（第２の実施形態）図１４（ａ）〜（ｃ）
は、それぞれ順に、本発明の第２の実施形態に係る半導
体装置のチャネル方向に平行な断面（ゲート長方向）に
おける断面図、チャネル方向に垂直な断面（ゲート幅方
向）における断面図、及び平面図である。ここで、図１
４（ａ）は図１４（ｃ）に示すXIVa−XIVa線における断
面図、図１４（ｂ）は図１４（ｃ）に示すXIVb−XIVb線
における断面図である。
【００７９】図１４（ａ）に示すように、本実施形態の
ＭＩＳトランジスタは、ゲート長方向においては、第１
の実施形態の図１（ａ）に示す構造と基本的に同じ構造
を有している。すなわち、ゲート長方向に平行な断面に
おいて、Ｓｉ基板１上に形成されたシリコン酸化膜から
なるゲート絶縁膜２と、ゲート絶縁膜２の上にアルミニ
ウム合金を埋め込んで形成された埋め込みゲート電極３
と、埋め込みゲート電極３の上に形成されたプラズマシ
リコン酸化膜からなる上部絶縁膜４と、埋め込みゲート
電極３及び上部絶縁膜４の各側面に跨って形成されたＣ
ＶＤシリコン酸化膜からなる側壁絶縁膜６２と、Ｓｉ基
板１に形成されたＬＤＤ領域５及び高濃度ソース・ドレ
イン領域１２とを備えている。ここで、上記埋め込みゲ
ート電極３及び上部絶縁膜４とを併せて、ゲート電極部
１４とする。また、半導体装置には、埋め込みゲート電
極３（ゲート電極部１４）に対して自己整合的に形成さ
れたトレンチ型の素子分離用絶縁膜６１と、側壁絶縁膜
６２と素子分離用絶縁膜６１とに挟まれ、かつ、高濃度
ソース・ドレイン領域１２上に位置するように、埋め込
みゲート電極３（ゲート電極部１４）に対して自己整合
的に形成されたタングステン膜からなるソース・ドレイ
ンコンタクト６３とが設けられている。そして、上部絶
縁膜４、素子分離用絶縁膜６１，側壁絶縁膜６２及びソ
ース・ドレインコンタクト６３などの各上面は、ほぼ同
じ高さ位置にあるように平坦化されている。また、Ｓｉ
基板１内には、第１の実施形態で説明したようなチャネ
ルストッパーなどとして機能するレトログレードウェル
が形成されている。
【００８０】そして、この第２の実施形態の半導体装置
は、図１４（ｂ）に示すように、ゲート幅方向において
ゲート幅を規定する深さ０．３μｍのトレンチ型のゲー
ト幅規定用分離絶縁膜６０を備えている点で、図１
（ｂ）に示す第１の実施形態の半導体装置の構造とは大
きく異なっている。また、ゲートコンタクト形成用領域
５９が、Ｓｉ基板１の上に直接設けられているのではな
く、ゲート幅規定用分離絶縁膜６０の上に形成されてい
る。
【００８１】さらに、図１４（ｃ）に示すように、ゲー
ト電極部１４は周囲を側壁絶縁膜６２によって囲まれ、
さらに、側壁絶縁膜６２は周囲をトレンチ型の素子分離
用絶縁膜６１によって囲まれている。そして、高濃度ソ
ース・ドレイン領域１２の上方に位置する側壁絶縁膜６
２と素子分離用絶縁膜６１との間の領域には、接続孔が
設けられており、その接続孔にソース・ドレインコンタ
クト６３が埋め込まれた構造となっている。すなわち、
埋め込みゲート電極３の一部位を通過する横方向断面に
おいて、埋め込みゲート電極３，側壁絶縁膜６２及びソ
ース・ドレインコンタクト６３の全体の輪郭を構成する
外周面が、素子分離用絶縁膜６１によって囲まれてい
る。
【００８２】本実施形態の半導体装置は、第１の実施形
態の半導体装置の特徴、つまり、側壁絶縁膜６２やソー
ス・ドレインコンタクト６３だけでなく、素子分離用絶
縁膜６１がゲート電極部１４に対して自己整合的に形成
されていることと、トレンチ型の素子分離用絶縁膜６１
が基板よりも上方まで延びてソース・ドレインコンタク
ト６３に隣接している（言い換えると図４０に示す従来
の半導体装置における層間絶縁膜１１１としても機能し
ている）ことに加えて、以下の特徴を有している。すな
わち、活性領域がゲート長方向に設けられた素子分離用
絶縁膜６１とゲート幅方向に設けられたゲート幅規定用
分離絶縁膜６０によって取り囲まれており、これによっ
て、後述するように、半導体装置の電気的特性のばらつ
き及び接合容量を低減することができる。
【００８３】次に、図１５（ａ）〜図２４（ｃ）を参照
しながら、本発明の第２の実施形態の半導体装置の製造
工程について説明する。ここで、図１５（ｃ）〜図２４
（ｃ）は半導体装置の平面図、図１５（ａ）〜図２４
（ａ）はそれぞれ図１５（ｃ）〜図２４（ｃ）のゲート
長方向に平行な断面（図１５（ｃ）〜図２４（ｃ）に示
すXVa−XVa線〜XXIVa−XXIVa線）における断面図、図１
５（ｂ）〜図２４（ｂ）はゲート幅方向に平行な断面
（図１５（ｃ）〜図２４（ｃ）に示すXVb−XVb線〜XXIV
b−XXIVb線）における断面図である。
【００８４】まず、図１５（ａ）〜（ｃ）に示す工程
で、Ｓｉ基板１上に、高エネルギーイオン注入法によ
り、Ｓｉ基板１内にレトログレードウェルを形成し、さ
らに、Ｓｉ基板１に、ゲート幅方向の活性領域の幅を規
定する深さ０．３μｍのトレンチ型のゲート幅規定用分
離絶縁膜６０を形成する。このゲート幅規定用分離絶縁
膜６０によって、活性領域のゲート幅方向の寸法が決ま
る。
【００８５】次に、図１６（ａ）〜（ｃ）に示す工程
で、熱酸化法により、Ｓｉ基板１の表面部を酸化して、
厚みが約５ｎｍのシリコン酸化膜を形成した後、ＣＶＤ
法により、シリコン酸化膜の上に、厚みが３００ｎｍの
ＰＳＧ膜を堆積する。その後、ゲート電極ダミー形成用
のレジスト膜（図示せず）の形成とドライエッチングと
を行なって、ＰＳＧ膜及びシリコン酸化膜をパターニン
グして、ゲート電極ダミー５１及び下地絶縁膜５０を形
成する。このとき、ゲート電極ダミー５１のゲート長方
向の寸法は、最終的に必要なゲート長と後に形成される
両側の側壁絶縁膜の横方向厚みとを加算した値にしてお
く。そして、埋め込みゲート電極３のうち広幅の部分
が、後工程で形成する埋め込みゲート電極と上方の配線
とのコンタクトを形成するためゲートコンタクト形成用
領域５９となる。そして、ゲート電極ダミー５１のうち
ゲートコンタクト形成用領域５９を含むゲート幅方向の
両端部は、ゲート幅規定用分離絶縁膜６０上に形成され
ている。なお、下地絶縁膜５０は、必ずしもこの時点で
パターニングする必要はない。
【００８６】その後、ゲート幅規定用分離絶縁膜６０及
びゲート電極ダミー５１をマスクとして、ゲート長方向
に平行な断面において基板の法線方向に対して２０°〜
４５°傾いた方向からのイオン注入により、Ｓｉ基板１
内に低濃度の不純物をドープして、ゲート電極ダミー５
１に対して自己整合的にＬＤＤ（低濃度ソース・ドレイ
ン）領域５を形成する。その後、ゲート幅規定用分離絶
縁膜６０及びゲート電極ダミー５１をマスクとして、基
板の法線方向に対してほぼ垂直な方向（０°〜７°の傾
き角）からのイオン注入により、Ｓｉ基板１内に高濃度
の不純物をドープして、ゲート電極ダミー５１に対して
自己整合的に高濃度ソース・ドレイン領域１２を形成す
る。なお、ＬＤＤ領域５を形成するためのイオン注入の
前に、露出しているＳｉ基板１の表面に約５ｎｍ程度の
薄い保護酸化膜を形成しておいてもよい。また、ＬＤＤ
領域５及び高濃度ソース・ドレイン領域１２は、ゲート
長方向において最終的にソース・ドレイン領域となる領
域のみならず、後に素子分離用絶縁膜が形成される領域
に亘って形成されていてもよい。
【００８７】次に、図１７（ａ）〜（ｃ）に示す工程
で、基板上に厚みが６０ｎｍのシリコン窒化膜を堆積
し、これをエッチバックして、ゲート電極ダミー５１の
側面上に側壁ダミー６４を形成する。この側壁ダミー６
４の寸法によって、最終的なソース・ドレインコンタク
トの寸法が自己整合的に決まる。従って、側壁ダミー６
４となる堆積膜（シリコン窒化膜）の膜厚を設定するこ
とによって、ソース・ドレインコンタクトの寸法を制御
することができる。例えば、ソース・ドレインコンタク
トを最小露光寸法よりも微細な０．０１μｍ〜０．１μ
ｍの範囲で制御したい場合、側壁ダミー６４となるシリ
コン窒化膜の膜厚を１０ｎｍ〜１００ｎｍの範囲で調整
しておけばよい。
【００８８】次に、図１８（ａ）〜（ｃ）に示す工程
で、ソース・ドレイン形成領域を覆うレジスト膜６５を
形成した後、このレジスト膜６５をマスクとする選択エ
ッチングにより、側壁ダミー６４の一部を選択的に除去
して、ソース・ドレイン形成領域上のみに側壁ダミー６
４を残すことにより、コンタクト形成用側壁ダミー６６
を形成する。なお、レジスト膜６５は、ゲート幅方向に
おいては高濃度ソース・ドレイン領域１２が形成されて
いる領域に包含され、ゲート長方向においては少なくと
もゲート電極ダミー５１及びコンタクト形成用側壁ダミ
ー６６を覆うように形成されていればよい。
【００８９】次に、図１９（ａ）〜（ｃ）に示す工程
で、レジスト膜６５を除去した後、ゲート電極ダミー５
１，ゲート幅規定用分離絶縁膜６０及びコンタクト形成
用側壁ダミー６６をマスクとする選択エッチングによ
り、Ｓｉ基板１のうち露出している部分を深さ方向にエ
ッチングして、高濃度ソース・ドレイン領域よりも深く
なるように深さ０．３μｍの分離用溝６７を形成する。
この分離用溝６７は、コンタクト形成用側壁ダミー６６
に対して自己整合的に形成され、コンタクト形成用側壁
ダミー６６は上述のようにゲート電極ダミー５１に対し
て自己整合的に形成されることから、分離用溝６７もゲ
ート電極ダミー５１に対して自己整合的に形成されてい
ることになる。
【００９０】次に、図２０（ａ）〜（ｃ）に示す工程
で、基板上に厚みが約１．２μｍのＣＶＤシリコン酸化
膜を堆積した後、ＣＭＰ（化学的機械的研磨）により、
少なくともゲート電極ダミー５１及びコンタクト形成用
側壁ダミー６６の表面が露出するまでＣＶＤシリコン酸
化膜を研磨して、分離用溝６７にＣＶＤシリコン酸化膜
を埋め込んで素子分離用絶縁膜６１を形成する。あるい
は、ＣＭＰにより、ＣＶＤシリコン酸化膜の上面が平坦
化されるまでＣＶＤシリコン酸化膜のみを研磨した後
は、ＣＶＤシリコン酸化膜をエッチバックして、ゲート
電極ダミー５１及びコンタクト形成用側壁ダミー６６の
表面を露出させてもよい。また、コンタクト形成用側壁
ダミー６６の断面形状をより良好にする目的で、ゲート
電極ダミー５１をある程度の膜厚分除去するまでＣＭＰ
等を行なってもよい。
【００９１】この工程により、ゲート電極ダミー５１
は、ソース・ドレイン形成領域においてはコンタクト形
成用側壁ダミー６６を挟んで、それ以外の領域では直接
に、トレンチ型の素子分離用絶縁膜６１によって囲まれ
る。また、素子分離用絶縁膜６１によって、活性領域が
ゲート長方向において絶縁分離されており、活性領域の
ゲート長方向の寸法が規定される。しかも、素子分離用
絶縁膜６１，ゲート電極ダミー５１及びコンタクト形成
用側壁ダミー６６の各上面は互いにほぼ同じ高さ位置に
あるように平坦化される。また、高濃度ソース・ドレイ
ン領域１２のゲート長方向の外方側端部も素子分離用絶
縁膜６１によって明確に区画され、高濃度ソース・ドレ
イン領域１２の平面形状とコンタクト形成用側壁ダミー
６６の平面形状とがほぼ一致するようになる。
【００９２】次に、図２１（ａ）〜（ｃ）に示す工程
で、ゲート電極ダミー５１を例えばフッ酸を含む選択エ
ッチング液によって選択的に除去した後、ゲート電極ダ
ミー５１の下方に形成されていた下地絶縁膜５０を異方
性エッチングにより除去することにより、素子分離用絶
縁膜６１に対して自己整合的にゲート形成用孔６８を形
成する。
【００９３】次に、図２２（ａ）〜（ｃ）に示す工程
で、基板上に厚みが約２０ｎｍのＣＶＤシリコン酸化膜
を堆積し、これをエッチバックしてゲート形成用孔６８
の側面に側壁絶縁膜６２を形成する。その後、熱酸化法
により、ゲート形成用孔６８内に露出しているＳｉ基板
１の表面部分を酸化して、厚みが約５ｎｍのシリコン酸
化膜からなるゲート絶縁膜２を形成する。このとき、ゲ
ート絶縁膜２としてシリコン酸窒化膜を形成してもよ
い。
【００９４】次に、図２３（ａ）〜（ｃ）に示す工程
で、基板上に厚みが６００ｎｍのアルミニウム合金膜を
堆積した後、ＣＭＰにより、アルミニウム合金膜を素子
分離用絶縁膜６１及びコンタクト形成用側壁ダミー６６
の表面が露出するまで研磨する。その後、ゲート形成用
孔６８内に埋め込まれたアルミニウム合金膜を厚さ約１
００ｎｍ分だけエッチバックして、埋め込みゲート電極
３を形成する。このとき、埋め込みゲート電極３上に
は、側壁絶縁膜６２で取り囲まれた深さ約１００ｎｍの
凹部６９が形成される。なお、埋め込みゲート電極３を
形成するための導体膜として、アルミニウム合金膜のか
わりにタングステン膜などの金属膜、ポリシリコン膜あ
るいはポリサイド膜などを用いてもよい。
【００９５】その後、第１の実施形態の図１１（ａ）〜
図１３（ｃ）に示す工程と同様の工程により、図２４
（ａ）〜（ｃ）に示すように、埋め込みゲート電極３上
に上部絶縁膜４を形成した後、コンタクト形成用側壁ダ
ミー６６を選択的に除去して高濃度ソース・ドレイン領
域１２に達する接続孔を形成し、接続孔内をタングステ
ンなどで埋めてソース・ドレインコンタクト６３を形成
する。
【００９６】本実施形態の製造工程によっても、第１の
実施形態の製造工程と同様に、ゲート電極部１４すなわ
ち埋め込みゲート電極３に対して、ＬＤＤ領域５，高濃
度ソース・ドレイン領域１２，側壁絶縁膜６２，素子分
離用絶縁膜６１及びソース・ドレインコンタクト６３を
全て自己整合的に形成することができる。
【００９７】従って、マスク合わせ精度や最小露光寸法
による制限を受けることなく、最小露光寸法以下の微細
な寸法を有するソース・ドレインコンタクト６３や高濃
度ソース・ドレイン領域１２を形成することができるの
で、活性領域の幅を大幅に縮小することができる。
【００９８】特に、この第２の実施形態の製造工程で
は、活性領域がゲート幅方向においてゲート幅規定用分
離絶縁膜６０によって挟まれているので、高濃度ソース
・ドレイン領域１２のゲート幅方向の両側面の接合容量
が低減され、かつ、半導体装置のしきい値電圧やＩ−Ｖ
特性などの電気的特性のばらつきの小さい半導体装置を
形成することができる。
【００９９】（第３の実施形態）図２５（ａ）〜（ｃ）
は、それぞれ順に、本発明の第３の実施形態に係る半導
体装置のチャネル方向に平行な断面（ゲート長方向）に
おける断面図、チャネル方向に垂直な断面（ゲート幅方
向）における断面図、及び平面図である。ここで、図２
５（ａ）は図２５（ｃ）に示すXXVa−XXVa線における断
面図、図２５（ｂ）は図２５（ｃ）に示すXXVb−XXVb線
における断面図である。
【０１００】図２５（ａ）に示すように、本実施形態の
ＭＩＳトランジスタは、ゲート長方向においては、第１
の実施形態の図１（ａ）に示す構造及び第２の実施形態
の図１４（ａ）に示す構造と基本的に同じ構造を有して
いる。すなわち、ゲート長方向に平行な断面において、
Ｓｉ基板１上に形成されたシリコン酸化膜からなるゲー
ト絶縁膜２と、ゲート絶縁膜２の上にアルミニウム合金
を埋め込んで形成された埋め込みゲート電極３と、埋め
込みゲート電極３の上に形成されたプラズマシリコン酸
化膜からなる上部絶縁膜４と、埋め込みゲート電極３及
び上部絶縁膜４の各側面に跨って形成されたＣＶＤシリ
コン酸化膜からなる側壁絶縁膜７２と、Ｓｉ基板１に形
成されたＬＤＤ領域５及び高濃度ソース・ドレイン領域
１２とを備えている。ここで、上記埋め込みゲート電極
３及び上部絶縁膜４とを併せて、ゲート電極部１４とす
る。また、半導体装置には、埋め込みゲート電極３（ゲ
ート電極部１４）に対して自己整合的に形成されたトレ
ンチ型の素子分離用絶縁膜７１と、側壁絶縁膜７２と素
子分離用絶縁膜７１とに挟まれ、かつ、高濃度ソース・
ドレイン領域１２上に位置するように、埋め込みゲート
電極３（ゲート電極部１４）に対して自己整合的に形成
されたタングステン膜からなるソース・ドレインコンタ
クト７３とが設けられている。そして、上部絶縁膜４、
素子分離用絶縁膜７１，側壁絶縁膜７２及びソース・ド
レインコンタクト７３などの各上面は、ほぼ同じ高さ位
置にあるように平坦化されている。また、Ｓｉ基板１内
には、第１の実施形態で説明したようなチャネルストッ
パーなどとして機能するレトログレードウェルが形成さ
れている。
【０１０１】そして、この第３の実施形態の半導体装置
は、図２５（ｂ）に示すように、ゲート幅方向において
も素子分離用絶縁膜７１によって埋め込みゲート電極３
のゲート幅寸法が規定されており、且つ、素子分離用絶
縁膜７１のうち埋め込みゲート電極３のゲートコンタク
ト形成領域７０の下方に位置するゲート幅規定部７１ａ
が、Ｓｉ基板１の上面の高さ位置と同程度の高さ位置ま
で掘り下げられている点が第１の実施形態及び第２の実
施形態とは大きく異なっている。
【０１０２】さらに、図２５（ｃ）に示すように、ゲー
ト電極部１４は周囲を側壁絶縁膜７２によって囲まれ、
さらに、側壁絶縁膜７２は周囲をトレンチ型の素子分離
用絶縁膜７１によって囲まれている。そして、高濃度ソ
ース・ドレイン領域１２の上方に位置する側壁絶縁膜７
２と素子分離用絶縁膜７１との間の領域には、接続孔が
設けられており、その接続孔にソース・ドレインコンタ
クト７３が埋め込まれた構造となっている。すなわち、
埋め込みゲート電極３の一部位を通過する横方向断面に
おいて、埋め込みゲート電極３，側壁絶縁膜７２及びソ
ース・ドレインコンタクト７３の全体の輪郭を構成する
外周面が、素子分離用絶縁膜７１によって囲まれてい
る。
【０１０３】本実施形態の半導体装置は、第１の実施形
態の半導体装置の特徴、つまり、側壁絶縁膜７２やソー
ス・ドレインコンタクト７３だけでなく、素子分離用絶
縁膜７１がゲート電極部１４に対して自己整合的に形成
されていることと、トレンチ型の素子分離用絶縁膜７１
が基板よりも上方まで延びてソース・ドレインコンタク
ト７３に隣接している（言い換えると図４０に示す従来
の半導体装置における層間絶縁膜１１１としても機能し
ている）ことに加えて、以下の特徴を有している。すな
わち、素子分離用絶縁膜７１のうちゲートコンタクト形
成領域７０の下方に位置するゲート幅規定部７１ａによ
って活性領域のゲート幅方向の寸法が規定されており、
これによって、後述するように、半導体装置の電気的特
性のばらつき及び接合容量を低減することができる。さ
らに、素子分離用絶縁膜７１のうちゲートコンタクト形
成領域７０の下方に位置するゲート幅規定部７１ａがＳ
ｉ基板１の上面よりも下方に掘り下げられていることに
よって、ゲート電極部１４の上部絶縁膜４の上面と素子
分離用絶縁膜７１との上面をほぼ同じ高さで平坦に形成
することができる。
【０１０４】次に、図２６（ａ）〜図３７（ｃ）を参照
しながら、本発明の第３の実施形態の半導体装置の製造
工程について説明する。ここで、図２６（ｃ）〜図３７
（ｃ）は半導体装置の平面図、図２６（ａ）〜図３７
（ａ）はそれぞれ図２６（ｃ）〜図３７（ｃ）のゲート
長方向に平行な断面（図２６（ｃ）〜図３７（ｃ）に示
すXXVIa−XXVIa線〜XXXVIIa−XXXVIIa線）における断面
図、図２６（ｂ）〜図３７（ｂ）はゲート幅方向に平行
な断面（図２６（ｃ）〜図３７（ｃ）に示すXXVIb−XXV
Ib線〜XXXVIIb−XXXVIIb線）における断面図である。
【０１０５】まず、図２６（ａ）〜（ｃ）に示す工程
で、Ｓｉ基板１上に、高エネルギーイオン注入法によ
り、Ｓｉ基板１内にレトログレードウェルを形成し、熱
酸化法により、Ｓｉ基板１の表面部を酸化して、厚みが
約５ｎｍのシリコン酸化膜を形成した後、ＣＶＤ法によ
り、シリコン酸化膜の上に、厚みが３００ｎｍのＰＳＧ
膜を堆積する。その後、ゲート電極ダミー形成用のレジ
スト膜（図示せず）の形成とドライエッチングとを行な
って、ＰＳＧ膜及びシリコン酸化膜をパターニングし
て、ゲート電極ダミー７６及び下地絶縁膜７５を形成す
る。このとき、ゲート電極ダミー７６のゲート長方向の
寸法は、最終的に必要なゲート長と後に形成される両側
の側壁絶縁膜の横方向厚みとを加算した値にしておき、
ゲート電極ダミー７６のゲート幅方向の寸法は、最終的
に必要なゲート幅よりも大きい寸法にしておく。なお、
下地絶縁膜５０は、必ずしもこの時点でパターニングす
る必要はない。
【０１０６】その後、ゲート電極ダミー７６をマスクと
して、ゲート長方向に平行な断面において基板の法線方
向に対して２０°〜４５°傾いた方向からのイオン注入
により、Ｓｉ基板１内に低濃度の不純物をドープして、
ゲート電極ダミー７６に対して自己整合的にＬＤＤ（低
濃度ソース・ドレイン）領域５を形成する。なお、ＬＤ
Ｄ領域５を形成するためのイオン注入の前に、露出して
いるＳｉ基板１の表面に約５ｎｍ程度の薄い保護酸化膜
を形成しておいてもよい。
【０１０７】次に、図２７（ａ）〜（ｃ）に示す工程
で、ゲート電極ダミー７６をマスクとして、基板の法線
方向に対してほぼ垂直な方向（０°〜７°の傾き角）か
らのイオン注入により、Ｓｉ基板１内に高濃度の不純物
をドープして、ゲート電極ダミー７６に対して自己整合
的に高濃度ソース・ドレイン領域１２を形成する。この
とき、ＬＤＤ領域５及び高濃度ソース・ドレイン領域１
２は、ゲート長方向において最終的にソース・ドレイン
領域となる領域のみならず、後に素子分離用絶縁膜が形
成される領域に亘って形成されていてもよい。
【０１０８】次に、図２８（ａ）〜（ｃ）に示す工程
で、基板上に厚みが６０ｎｍのシリコン窒化膜を堆積
し、これをエッチバックしてゲート電極ダミー７６の側
面上に側壁ダミー７８を形成する。この側壁ダミー７８
の寸法によって、第１及び第２の実施形態と同様に、最
終的なソース・ドレインコンタクトの寸法が自己整合的
に決まる。従って、側壁ダミー７８となる堆積膜（シリ
コン窒化膜）の膜厚を設定することによって、ソース・
ドレインコンタクトの寸法を制御することができる。例
えば、ソース・ドレインコンタクトを最小露光寸法より
も微細な０．０１μｍ〜０．１μｍの範囲で制御したい
場合、側壁ダミー７８となるシリコン窒化膜の膜厚を１
０ｎｍ〜１００ｎｍの範囲で調整しておけばよい。
【０１０９】次に、図２９（ａ）〜（ｃ）に示す工程
で、ゲート幅方向において最終的に活性領域となる領域
（活性領域形成領域）を覆うレジスト膜７９を形成した
後、このレジスト膜７９をマスクとする選択エッチング
により、下地絶縁膜７５，ゲート電極ダミー７６及び側
壁ダミー７８のうちゲート幅方向の両端部を除去して、
部分下地絶縁膜８０、部分ゲート電極ダミー８１及びコ
ンタクト形成用側壁ダミー８２を形成する。なお、レジ
スト膜７９のゲート幅方向の寸法は、所望のゲート幅に
ほぼ一致しており、レジスト膜７９をゲート電極ダミー
７６上に形成した際に、ゲート幅方向において少なくと
もそれまでに形成されているＬＤＤ領域５よりも内側に
あり、かつ、ゲート電極ダミー７６の両端がレジスト膜
７９からはみ出るように形成される。また、レジスト膜
７９は、ゲート長方向においては少なくともゲート電極
ダミー７６及び側壁ダミー７８を覆うように形成されて
おればよい。Ｓｉ基板１のうち，この工程によって形成
された部分ゲート電極ダミー８１及びコンタクト形成用
側壁ダミー８２の下方に位置する領域が最終的に活性領
域となる。
【０１１０】次に、図３０（ａ）〜（ｃ）に示す工程
で、レジスト膜７９を除去した後、部分ゲート電極ダミ
ー８１及びコンタクト形成用側壁ダミー８２をマスクと
する選択エッチングにより、Ｓｉ基板１のうち露出して
いる部分を深さ方向にエッチングして、高濃度ソース・
ドレイン領域よりも深くなるように深さ０．３μｍの分
離用溝８３を形成する。この分離用溝８３は、コンタク
ト形成用側壁ダミー８２に対して自己整合的に形成さ
れ、コンタクト形成用側壁ダミー８２は上述のようにゲ
ート電極ダミー７６つまり部分ゲート電極ダミー８１に
対して自己整合的に形成されることから、分離用溝８３
も部分ゲート電極ダミー８１に対して自己整合的に形成
されていることになる。
【０１１１】次に、図３１（ａ）〜（ｃ）に示す工程
で、基板上に厚みが約１．２μｍのＣＶＤシリコン酸化
膜を堆積した後、ＣＭＰ（化学的機械的研磨）により、
少なくとも部分ゲート電極ダミー８１及びコンタクト形
成用側壁ダミー８２の表面が露出するまでＣＶＤシリコ
ン酸化膜を研磨して、分離用溝８３にＣＶＤシリコン酸
化膜を埋め込んで素子分離用絶縁膜７１を形成する。あ
るいは、ＣＭＰにより、ＣＶＤシリコン酸化膜の上面が
平坦化されるまでＣＶＤシリコン酸化膜のみを研磨した
後は、ＣＶＤシリコン酸化膜をエッチバックして、部分
ゲート電極ダミー８１及びコンタクト形成用側壁ダミー
８２の表面を露出させてもよい。この工程によって、Ｓ
ｉ基板１内において素子分離用絶縁膜７１で取り囲まれ
た領域が活性領域となる。
【０１１２】次に、図３２（ａ）〜（ｃ）に示す工程
で、部分ゲート電極ダミー８１を例えばフッ酸を含む選
択エッチング液によって選択的に除去した後、部分ゲー
ト電極ダミー８１の下方に形成されていた部分下地絶縁
膜８０を異方性エッチングにより除去することにより、
素子分離用絶縁膜７１に対して自己整合的に部分ゲート
形成用孔８５を形成する。
【０１１３】次に、図３３（ａ）〜（ｃ）に示す工程
で、基板上にゲートコンタクト形成用領域を開口したレ
ジスト膜８６を形成し、このレジスト膜８６をマスクと
する選択エッチングにより、素子分離用絶縁膜７１のう
ちレジスト膜８６の開口部に露出している部分を部分ゲ
ート形成用孔８５と同程度の深さ，つまりＳｉ基板１の
上面と実質的に同じ高さ位置まで堀り込んで凹部８７を
形成する。このとき、凹部８７は部分ゲート形成用孔８
５とつながっており、部分ゲート形成用孔８５と凹部８
７とによってゲート形成用孔８８となる。なお、凹部８
７のゲート幅方向や底面の位置が部分ゲート形成用孔８
５と正確に一致する必要はなく、電気的接続が可能な程
度に両者がつながっていればよい。
【０１１４】次に、図３４（ａ）〜（ｃ）に示す工程
で、レジスト膜８６を除去した後、基板上に厚みが約２
０ｎｍのＣＶＤシリコン酸化膜を堆積し、これをエッチ
バックしてゲート形成用孔８８の側面に側壁絶縁膜７２
を形成する。
【０１１５】次に、図３５（ａ）〜（ｃ）に示す工程
で、熱酸化法により、ゲート形成用孔８８内に露出して
いるＳｉ基板１の表面部を酸化して、厚みが約５ｎｍの
シリコン酸化膜からなるゲート絶縁膜２を形成する。こ
のとき、ゲート絶縁膜２としてシリコン酸窒化膜を形成
してもよい。
【０１１６】次に、図３６（ａ）〜（ｃ）に示す工程
で、基板上に厚みが６００ｎｍのアルミニウム合金膜を
堆積した後、ＣＭＰにより、アルミニウム合金膜を素子
分離用絶縁膜７１及びコンタクト形成用側壁ダミー７２
の表面が露出するまで研磨する。その後、ゲート形成用
孔８８内に埋め込まれたアルミニウム合金膜を厚さ約１
００ｎｍ分だけエッチバックして、埋め込みゲート電極
３を形成する。このとき、埋め込みゲート電極３上に
は、側壁絶縁膜７２で取り囲まれた深さ約１００ｎｍの
凹部８９が形成される。なお、埋め込みゲート電極３を
形成するための導体膜として、アルミニウム合金膜のか
わりにタングステン膜などの金属膜、ポリシリコン膜あ
るいはポリサイド膜などを用いてもよい。
【０１１７】その後、第１の実施形態の図１１（ａ）〜
図１３（ｃ）に示す工程と同様の工程により、図３７
（ａ）〜（ｃ）に示すように、埋め込みゲート電極３上
に上部絶縁膜４を形成した後、コンタクト形成用側壁ダ
ミー８２を選択的に除去して高濃度ソース・ドレイン領
域１２に達する接続孔を形成し、接続孔内をタングステ
ンなどで埋めてソース・ドレインコンタクト７３を形成
する。
【０１１８】本実施形態の製造工程によると、図２９
（ａ）〜（ｃ）に示す工程で、下地絶縁膜７５，ゲート
電極ダミー７６及び側壁ダミー７８のうちゲート幅方向
の両端部を選択的に除去して、活性領域形成領域上に部
分下地絶縁膜８０，部分ゲート電極ダミー８１及びコン
タクト形成用側壁ダミー８２を形成することによって、
活性領域の範囲が決定される。そして、図３０（ａ）〜
図３２（ｃ）に示す工程を経て形成される素子分離用絶
縁膜７１によって全側面が囲まれた活性領域を形成する
ことができるので、その後の工程を円滑に行なうことが
できる。そして、本実施形態の製造工程によっても、第
１，第２の実施形態と同様に、ゲート電極部１４すなわ
ち埋め込みゲート電極３に対して、ＬＤＤ領域５，高濃
度ソース・ドレイン領域１２，側壁絶縁膜６２，素子分
離用絶縁膜７１及びソース・ドレインコンタクト７３を
全て自己整合的に形成することができる。
【０１１９】従って、マスク合わせ精度や最小露光寸法
による制限を受けることなく、最小露光寸法以下の微細
な寸法を有するソース・ドレインコンタクト７３や高濃
度ソース・ドレイン領域１２を形成することができるの
で、活性領域の幅を大幅に縮小することができる。
【０１２０】特に、この第３の実施形態の製造工程で
は、ゲート幅方向において、素子分離用絶縁膜７１のう
ちのゲートコンタクト形成領域７０の下方に位置するゲ
ート幅規定部７１ａとこれに対向する部分とによって活
性領域が挟まれているので、高濃度ソース・ドレイン領
域１２のゲート幅方向の両側面の接合容量が低減され、
かつ、半導体装置のしきい値電圧やＩ−Ｖ特性などの電
気的特性のばらつきの小さい半導体装置を形成すること
ができる。
【０１２１】（第４の実施形態）図３８（ａ）〜（ｃ）
は、上述の第１〜第３の実施形態におけるゲート電極ダ
ミーの構造を変えた第４の実施形態の半導体装置の製造
工程を示すゲート長方向に平行な断面における断面図で
ある。本実施形態の製造工程は、第１〜第３の実施形態
のいずれにも適用することができるが、説明の便宜上、
第１の実施形態に適用した場合の製造工程について、以
下に説明することにする。
【０１２２】まず、図３８（ａ）に示す工程で、レトロ
グレードウェルの形成を行なってから、熱酸化法によ
り、Ｓｉ基板１を酸化して、厚みが約５ｎｍのシリコン
酸化膜を形成した後、ＣＶＤ法により、シリコン酸化膜
の上に、厚みが２５０ｎｍのＰＳＧ膜と、厚みが５０ｎ
ｍのポリシリコン膜と、厚みが３００ｎｍのＣＶＤシリ
コン酸化膜とを順次堆積する。その後、埋め込みゲート
電極形成用のレジスト膜（図示せず）の形成とドライエ
ッチングとを行って、ＣＶＤシリコン酸化膜，ポリシリ
コン膜，ＰＳＧ膜及びシリコン酸化膜をパターニングし
て、ＣＶＤシリコン酸化膜からなるダミー上保護膜９３
と、ポリシリコン膜からなるエッチングストッパーであ
る第２ゲート電極ダミー９２と、ＰＳＧ膜からなる第１
ゲート電極ダミー９１と、シリコン酸化膜からなる下地
絶縁膜９０とを形成する。この工程により、第１ゲート
電極ダミー９１，第２ゲート電極ダミー９２及びダミー
上保護膜９３からなるゲート電極ダミー部９４が形成さ
れる。
【０１２３】その後、図３８（ｂ）に示す工程で、第１
の実施形態の図３（ａ）〜図６（ｃ）などに示す工程と
同様な方法を行なって、ＬＤＤ領域５，高濃度ソース・
ドレイン領域１２及びコンタクト形成用側壁ダミー９５
の形成を行なった後、ゲート電極ダミー部９４及びコン
タクト形成用側壁ダミー９５をマスクとする選択エッチ
ングにより、Ｓｉ基板１のうち露出している部分を深さ
方向にエッチングして、高濃度ソース・ドレイン領域よ
りも深くなるように深さ０．３μｍの分離用溝９６を形
成する。このとき、分離用溝９６は、第１の実施形態と
同様に、ゲート電極ダミー部９４に対して自己整合的に
形成される。
【０１２４】その後、図３８（ｃ）に示すように、基板
上に厚みが約１．２μｍのＣＶＤシリコン酸化膜を堆積
した後、ＣＭＰにより、ＣＶＤシリコン酸化膜を第２ゲ
ート電極ダミー９２の表面が露出するまで研磨して、素
子分離用絶縁膜９７を形成する。
【０１２５】この後、図８（ａ）〜図１３（ｃ）などに
示す工程と同様の工程を行なうことにより、埋め込みゲ
ート電極及びソース・ドレインコンタクト等を設けてＭ
ＩＳトランジスタを形成する。
【０１２６】本実施形態の製造方法によれば、エッチン
グストッパーとなる第２ゲート電極ダミー９２の上に、
第２のゲート電極ダミー９２を構成する材料（本実施形
態においてはポリシリコン）とはエッチング選択比の高
い材料（本実施形態においては酸化シリコン）からなる
ダミー上保護膜９３を形成することによって、図３８
（ｂ）に示す工程で、コンタクト形成用側壁ダミー９５
の上部に傾斜部が形成されても、図３８（ｃ）に示す工
程で、第２ゲート電極ダミー９２の表面が露出するまで
研磨することによって、コンタクト形成用側壁ダミー９
５の上部傾斜部が除去されるので、下面とほぼ同じ面積
の平坦な上面を有するコンタクト形成用側壁ダミー９５
を形成することができる。そして、このコンタクト形成
用側壁ダミー９５を選択的に除去することによって、第
１の実施形態よりもさらに良好な形状を有する接続孔を
形成することができ、その結果、良好な形状を有するソ
ース・ドレインコンタクトを形成することができる。
【０１２７】また、本実施形態の製造方法と同様な効果
を得るための他の方法として、図３８（ａ）に示す工程
において、厚みが６００ｎｍのＰＳＧ膜でゲート電極ダ
ミーを形成し、図３８（ｃ）に示す工程でゲート電極ダ
ミーの厚みが３００ｎｍになるまでＣＭＰなどによる平
坦化を行なっても同様な効果が得られる。
【０１２８】すなわち、最終的に埋め込みゲート電極を
形成するために最小限必要なゲート電極ダミーの厚さよ
りもさらに厚いゲート電極ダミー部を形成しておき、素
子分離用絶縁膜を形成するための平坦化を行なった時点
で、必要な厚さを持つゲート電極ダミーが形成できてい
れば、本実施形態と同様の効果を得ることができる。
【０１２９】（その他の実施形態）図３９（ａ）〜図３
９（ｃ）は、上述の第１〜第４の実施形態におけるゲー
ト絶縁膜及び側壁絶縁膜の形成方法を変えたその他の実
施形態の半導体装置の製造工程を示すゲート長方向に平
行な断面における断面図である。本実施形態の製造工程
は、第１〜第４の実施形態のいずれにも適用することが
できるが、説明の便宜上、第１の実施形態に適用した場
合の製造工程について、以下に説明することにする。
【０１３０】まず、図３９（ａ）に示す工程で、第１の
実施形態の図２（ａ）〜図８（ｃ）などに示す工程と同
様の工程を行なって、ＬＤＤ領域５，高濃度ソース・ド
レイン領域１２，素子分離用絶縁膜１０，コンタクト形
成用側壁ダミー８などを形成した後、ゲート電極ダミー
や下地絶縁膜などを除去して、Ｓｉ基板１上にゲート形
成用孔１５０を形成する。
【０１３１】次に、図３９（ｂ）に示す工程で、基板上
に高い比誘電率を有する厚みが約２０ｎｍのタンタル酸
化膜（Ｔａ2 Ｏ5 膜）１５１を形成した後、基板上に厚
みが６００ｎｍのアルミニウム合金膜を堆積し、さら
に、ＣＭＰにより、アルミニウム合金膜をタンタル酸化
膜１５１の表面が露出するまで研磨する。このとき、素
子分離用絶縁膜１０及びコンタクト形成用側壁ダミー８
の表面が露出するまで研磨してもよい。その後、ゲート
形成用孔１５０内に埋め込まれたアルミニウム合金膜を
厚さで約１００ｎｍエッチバックして、埋め込みゲート
電極３を形成する。このとき、埋め込みゲート電極３上
には、タンタル酸化膜１５１で取り囲まれた深さ約１０
０ｎｍの凹部１５２が形成される。なお、埋め込みゲー
ト電極３を形成するための導体膜として、アルミニウム
合金膜のかわりにタングステン膜などの金属膜を用いて
もよい。
【０１３２】次に、図３９（ｃ）に示す工程で、基板上
に２００ｎｍのプラズマシリコン酸化膜を堆積した後、
ＣＭＰにより、プラズマシリコン酸化膜を素子分離用絶
縁膜１０及びコンタクト形成用側壁ダミー８の表面が露
出するまで研磨して、凹部１５２内に上部絶縁膜４を形
成するとともに、埋め込みゲート電極３の下面から埋め
込みゲート電極及び上部絶縁膜４の側面を覆う高誘電率
絶縁膜１５３を形成する。つまり、本実施形態では、ゲ
ート絶縁膜及び側壁絶縁膜が、単一の高誘電率絶縁膜１
５３によって構成されていることになる。
【０１３３】その後、第１の実施形態の図１２（ａ）〜
図１３（ｃ）などに示す工程を同様の工程を行なって、
コンタクト形成用側壁ダミー８を除去した後、高濃度ソ
ース・ドレイン領域１２に達するソース・ドレインコン
タクトを形成する。
【０１３４】この方法によれば、埋め込みゲート電極３
の底面及び側面が高誘電率絶縁膜１５３によって取り囲
まれた構造となっている。そして、高誘電率絶縁膜１５
３のうち埋め込みゲート電極３の底面に接する部分がゲ
ート絶縁膜１５３ａとなっている。また、高誘電率絶縁
膜１５３のうち埋め込みゲート電極３及び上部絶縁膜４
の側面に接する部分が、埋め込みゲート電極３とソース
・ドレインコンタクトとを分離絶縁するための側壁絶縁
膜１５３ｂとなっている。そして、このようなタンタル
酸化膜（Ｔａ2 Ｏ5 膜）からなるゲート絶縁膜１５３ａ
の比誘電率は、ＳｉＯ2 膜よりも数倍高いため、膜厚を
厚くしてもＳｉＯ2 換算膜厚（容量が等しい厚み）は薄
くすることができるので、電流駆動能力の向上が図れ、
かつ、ゲート絶縁膜の薄膜化に起因するリーク電流を抑
制することができる。
【０１３５】また、この実施形態では、ゲート絶縁膜を
形成するための熱酸化処理を行わないので、コンタクト
形成用側壁ダミー８を金属によって構成しても、熱酸化
処理による特性の劣化などを考慮する必要がない。その
ため、コンタクト形成用側壁ダミー８をそのままソース
・ドレインコンタクトとして使用することが容易とな
る。
【０１３６】なお、図３９（ｂ）に示す工程で、基板上
に厚みが約１０ｎｍのＣＶＤシリコン酸化膜を堆積し、
これをエッチバックしてゲート形成用孔１５０の側面に
側壁絶縁膜を形成した後、基板全面に高誘電率ゲート絶
縁膜となる厚みが約２０ｎｍのタンタル酸化膜（Ｔａ2
Ｏ5 膜）１５１を形成してもよい。
【０１３７】なお、上記各実施形態において、ゲート電
極ダミーを形成した直後に、ゲート電極ダミーの側面に
側壁絶縁膜を形成してもよい。この側壁絶縁膜は、その
後除去してもよいし、最終的な側壁絶縁膜として用いて
もよい。いずれの場合においても、ゲート電極ダミーを
形成した時点ではＬＤＤ領域のみを形成し、側壁絶縁膜
を形成してから高濃度ソース・ドレイン領域を形成して
もよい。
【０１３８】また、上記各実施形態におけるコンタクト
形成用側壁ダミーの代わりに側壁導体膜を形成してお
き、これを最終的なソース・ドレインコンタクトとして
用いてもよい。その場合、上記各実施形態においては必
要であるコンタクト形成用側壁ダミーの除去工程と、コ
ンタクト形成用の孔（図１２（ａ）に示される接続孔１
１）への導体材料の埋め込み工程とが不要となるので、
工程の簡素化を図ることができる。
【０１３９】また、上記各実施形態においては、ゲート
形成用孔の側面に側壁絶縁膜を形成しているが、埋め込
みゲート電極を形成した後、コンタクト形成用側壁ダミ
ーを除去したときに形成される孔（図１２（ａ）に示さ
れる接続孔１１）の側面上に側壁絶縁膜を形成してもよ
い。この方法によっても、埋め込みゲート電極とソース
・ドレインコンタクトとを絶縁分離することができる。
【０１４０】さらに、上記各実施形態において、ＬＤＤ
領域５は上記各実施形態の通りゲート電極ダミーを形成
した直後に形成するがそのときには高濃度ソース・ドレ
イン領域１２を形成しないでおいて、その後、ソース・
ドレインコンタクトを形成する直前に、コンタクト形成
用側壁ダミーを除去して形成される凹部にイオン注入を
行なうことにより高濃度ソース・ドレイン領域１２を形
成してもよい。また、ゲート電極ダミーを形成した直後
にはＬＤＤ領域５及び高濃度ソース・ドレイン領域１２
のいずれも形成しないでおいて、その後、ソース・ドレ
インコンタクトを形成する直前に、コンタクト形成用側
壁ダミーを除去して形成される凹部にイオン注入を行な
うことによりＬＤＤ領域５及び高濃度ソース・ドレイン
領域１２を形成してもよい。
【０１４１】また、上記各実施形態において、ＬＤＤ領
域は必ずしも必要でない。１種類の拡散領域だけでも、
拡散深さを浅くするなどの工夫によって、短チャネル効
果の防止機能が得られるからである。
【０１４２】なお、上記各実施形態においては、素子分
離用絶縁膜を半導体基板に設けた分離用溝から基板上方
に延びるように形成したが、素子分離絶縁膜を半導体基
板の表面から上方に延びるように形成してもよい。
【０１４３】さらに、上記各実施形態において、ゲート
絶縁膜２の上にＴｉ／ＴｉＮなどのバリアメタル膜を形
成し、このバリアメタル膜の上に埋め込みゲート電極３
を形成するための導体膜となるアルミ合金膜やタングス
テン膜などの金属膜を形成してもよい。
【０１４４】
【発明の効果】本発明の半導体装置又はその製造方法に
よると、埋め込みゲート電極に対して自己整合的にソー
ス・ドレインコンタクトと素子分離用絶縁膜とを形成す
るようにしたので、活性領域全体やソース・ドレインコ
ンタクトのゲート長方向の寸法を縮小することができ、
よって、半導体装置の微細化を容易に進めていくことが
できる。
【図面の簡単な説明】
【図１】（ａ）〜（ｃ）は、本発明の第１の実施形態に
おける半導体装置の構成を示すIa−Ia線における断面
図，Ib−Ib線における断面図及び平面図である。
【図２】（ａ）〜（ｃ）は、第１の実施形態の半導体装
置の製造工程のうちゲート電極ダミーを形成する工程を
示すIIa−IIa線における断面図，IIb−IIb線における断
面図及び平面図である。
【図３】（ａ）〜（ｃ）は、第１の実施形態の半導体装
置の製造工程のうちＬＤＤ領域及び高濃度ソース・ドレ
イン領域形成のためのイオン注入工程を示すIIIa−IIIa
線における断面図，IIIb−IIIb線における断面図及び平
面図である。
【図４】（ａ）〜（ｃ）は、第１の実施形態の半導体装
置の製造工程のうち側壁ダミーを形成する工程を示すIV
a−IVa線における断面図，IVb−IVb線における断面図及
び平面図である。
【図５】（ａ）〜（ｃ）は、第１の実施形態の半導体装
置の製造工程のうち側壁ダミーの一部を除去する工程を
示すVa−Va線における断面図，Vb−Vb線における断面図
及び平面図である。
【図６】（ａ）〜（ｃ）は、第１の実施形態の半導体装
置の製造工程のうち分離用溝を形成する工程を示すVIa
−VIa線における断面図，VIb−VIb線における断面図及
び平面図である。
【図７】（ａ）〜（ｃ）は、第１の実施形態の半導体装
置の製造工程のうち素子分離用絶縁膜を形成する工程を
示すVIIa−VIIa線における断面図，VIIb−VIIb線におけ
る断面図及び平面図である。
【図８】（ａ）〜（ｃ）は、第１の実施形態の半導体装
置の製造工程のうちゲート形成用孔を形成する工程を示
すVIIIa−VIIIa線における断面図，VIIIb−VIIIb線にお
ける断面図及び平面図である。
【図９】（ａ）〜（ｃ）は、第１の実施形態の半導体装
置の製造工程のうち側壁絶縁膜及びゲート絶縁膜を形成
する工程を示すIXa−IXa線における断面図，IXb−IXb線
における断面図及び平面図である。
【図１０】（ａ）〜（ｃ）は、第１の実施形態の半導体
装置の製造工程のうち埋め込みゲート電極を形成する工
程を示すXa−Xa線における断面図，Xb−Xb線における断
面図及び平面図である。
【図１１】（ａ）〜（ｃ）は、第１の実施形態の半導体
装置の製造工程のうち上部絶縁膜を形成する工程を示す
XIa−XIa線における断面図，XIb−XIb線における断面図
及び平面図である。
【図１２】（ａ）〜（ｃ）は、第１の実施形態の半導体
装置の製造工程のうちコンタクト形成用側壁ダミーを除
去する工程を示すXIIa−XIIa線における断面図，XIIb−
XIIb線における断面図及び平面図である。
【図１３】（ａ）〜（ｃ）は、第１の実施形態の半導体
装置の製造工程のうちソース・ドレインコンタクトを形
成する工程を示すXIIIa−XIIIa線における断面図，XIII
b−XIIIb線における断面図及び平面図である。
【図１４】（ａ）〜（ｃ）は、本発明の第３の実施形態
の半導体装置の構成を示すXIVa−XIVa線における断面
図，XIVb−XIVb線における断面図及び平面図である。
【図１５】（ａ）〜（ｃ）は、第２の実施形態の半導体
装置の製造工程のうちゲート幅規定用分離絶縁膜を形成
する工程を示すXVa−XVa線における断面図，XVb−XVb線
における断面図及び平面図である。
【図１６】（ａ）〜（ｃ）は、第２の実施形態の半導体
装置の製造工程のうちゲート電極ダミー，ＬＤＤ領域及
び高濃度ソース・ドレイン領域を形成する工程を示すXV
Ia−XVIa線における断面図，XVIb−XVIb線における断面
図及び平面図である。
【図１７】（ａ）〜（ｃ）は、第２の実施形態の半導体
装置の製造工程のうち側壁ダミーを形成する工程を示す
XVIIa−XVIIa線における断面図，XVIIb−XVIIb線におけ
る断面図及び平面図である。
【図１８】（ａ）〜（ｃ）は、第２の実施形態の半導体
装置の製造工程のうちコンタクト形成用側壁ダミーを形
成する工程を示すXVIIIa−XVIIIa線における断面図，XV
IIIb−XVIIIb線における断面図及び平面図である。
【図１９】（ａ）〜（ｃ）は、第２の実施形態の半導体
装置の製造工程のうち分離用溝を形成する工程を示すXI
Xa−XIXa線における断面図，XIXb−XIXb線における断面
図及び平面図である。
【図２０】（ａ）〜（ｃ）は、第２の実施形態の半導体
装置の製造工程のうち素子分離用絶縁膜を形成する工程
を示すXXa−XXa線における断面図，XXb−XXb線における
断面図及び平面図である。
【図２１】（ａ）〜（ｃ）は、第２の実施形態の半導体
装置の製造工程のうちゲート形成用孔を形成する工程を
示すXXIa−XXIa線における断面図，XXIb−XXIb線におけ
る断面図及び平面図である。
【図２２】（ａ）〜（ｃ）は、第２の実施形態の半導体
装置の製造工程のうち側壁絶縁膜及びゲート絶縁膜を形
成する工程を示すXXIIa−XXIIa線における断面図，XXII
b−XXIIb線における断面図及び平面図である。
【図２３】（ａ）〜（ｃ）は、第２の実施形態の半導体
装置の製造工程のうち埋め込みゲート電極を形成する工
程を示すXXIIIa−XXIIIa線における断面図，XXIIIb−XX
IIIb線における断面図及び平面図である。
【図２４】（ａ）〜（ｃ）は、第２の実施形態の半導体
装置の製造工程のうち上部絶縁膜を形成する工程を示す
XXIVa−XXIVa線における断面図，XXIVb−XXIVb線におけ
る断面図及び平面図である。
【図２５】（ａ）〜（ｃ）は、本発明の第３の実施形態
の半導体装置の構成を示すXXVa−XXVa線における断面
図，XXVb−XXVb線における断面図及び平面図である。
【図２６】（ａ）〜（ｃ）は、第３の実施形態の半導体
装置の製造工程のうちゲート電極ダミー及びＬＤＤ領域
を形成する工程を示すXXVIa−XXVIa線における断面図，
XXVIb−XXVIb線における断面図及び平面図である。
【図２７】（ａ）〜（ｃ）は、第３の実施形態の半導体
装置の製造工程のうち高濃度ソース・ドレイン領域を形
成する工程を示すXXVIIa−XXVIIa線における断面図，XX
VIIb−XXVIIb線における断面図及び平面図である。
【図２８】（ａ）〜（ｃ）は、第３の実施形態の半導体
装置の製造工程のうち側壁ダミーを形成する工程を示す
XXVIIIa−XXVIIIa線における断面図，XXVIIIb−XXVIIIb
線における断面図及び平面図である。
【図２９】（ａ）〜（ｃ）は、第３の実施形態の半導体
装置の製造工程のうちコンタクト形成用側壁ダミーを形
成する工程を示すXXIXa−XXIXa線における断面図，XXIX
b−XXIXb線における断面図及び平面図である。
【図３０】（ａ）〜（ｃ）は、第３の実施形態の半導体
装置の製造工程のうち分離用溝を形成する工程を示すXX
Xa−XXXa線における断面図，XXXb−XXXb線における断面
図及び平面図である。
【図３１】（ａ）〜（ｃ）は、第３の実施形態の半導体
装置の製造工程のうち素子分離用絶縁膜を形成する工程
を示すXXXIa−XXXIa線における断面図，XXXIb−XXXIb線
における断面図及び平面図である。
【図３２】（ａ）〜（ｃ）は、第３の実施形態の半導体
装置の製造工程のうち部分ゲート形成用孔を形成する工
程を示すXXXIIa−XXXIIa線における断面図，XXXIIb−XX
XIIb線における断面図及び平面図である。
【図３３】（ａ）〜（ｃ）は、第３の実施形態の半導体
装置の製造工程のうちゲート形成用孔の一部となる凹部
を形成する工程を示すXXXIIIa−XXXIIIa線における断面
図，XXXIIIb−XXXIIIb線における断面図及び平面図であ
る。
【図３４】（ａ）〜（ｃ）は、第３の実施形態の半導体
装置の製造工程のうち側壁絶縁膜を形成する工程を示す
XXXIVa−XXXIVa線における断面図，XXXIVb−XXXIVb線に
おける断面図及び平面図である。
【図３５】（ａ）〜（ｃ）は、第３の実施形態の半導体
装置の製造工程のうちゲート絶縁膜を形成する工程を示
すXXXVa−XXXVa線における断面図，XXXVb−XXXVb線にお
ける断面図及び平面図である。
【図３６】（ａ）〜（ｃ）は、第３の実施形態の半導体
装置の製造工程のうち埋め込みゲート電極を形成する工
程を示すXXXVIa−XXXVIa線における断面図，XXXVIb−XX
XVIb線における断面図及び平面図である。
【図３７】（ａ）〜（ｃ）は、第３の実施形態の半導体
装置の製造工程のうち上部絶縁膜を形成する工程を示す
XXXVIIa−XXXVIIa線における断面図，XXXVIIb−XXXVIIb
線における断面図及び平面図である。
【図３８】（ａ）〜（ｃ）は、本発明の第４の実施形態
における半導体装置の製造工程を示すゲート長方向に平
行な断面における断面図である。
【図３９】（ａ）〜（ｃ）は、本発明のその他の実施形
態における半導体装置の製造工程を示すゲート長方向に
平行な断面における断面図である。
【図４０】従来のセルフアラインコンタクトを用いたＭ
ＩＳ型半導体装置のゲート方向に平行な断面における断
面図である。
【図４１】（ａ）〜（ｅ）は、従来のセルフアラインコ
ンタクトを用いたＭＩＳ型半導体装置の製造工程を示す
ゲート方向に平行な断面における断面図である。
【図４２】（ａ），（ｂ）は、従来のＭＩＳ型半導体装
置の各部の寸法を説明するためのゲート長方向に平行な
断面における断面図および平面図である。
【符号の説明】
１ Ｓｉ基板 ２ ゲート絶縁膜 ３ 埋め込みゲート電極 ４ 上部絶縁膜 ５ ＬＤＤ領域（低濃度ソース・ドレイン領域） ６，６２，７２ 側壁絶縁膜 ７，６４，７８ 側壁ダミー ８，６６，８２ コンタクト形成用側壁ダミー ９，６７，８３ 分離用溝 １０，６１，７１ 素子分離用絶縁膜 １１ 接続孔 １２ 高濃度ソース・ドレイン領域 １３，６３，７３ ソース・ドレインコンタクト １４ ゲート電極部 １５，１６，６５，７９ レジスト膜 ５０，７５ 下地絶縁膜 ５１，７６ ゲート電極ダミー ５３，６８，８８ゲート形成用孔 ５４，６９，８７，８９凹部 ５５，５９，７０ ゲートコンタクト形成領域 ６０ ゲート幅規定用分離絶縁膜 ７１ａ ゲート幅規定部 ８５ 部分ゲート形成用孔 ９０ 下地絶縁膜 ９１ 第１ゲート電極ダミー ９２ 第２のゲート電極ダミー ９３ ダミー上保護膜 ９４ ゲート電極ダミー部 ９５ コンタクト形成用側壁ダミー ９６ 分離用溝 ９７ 素子分離用絶縁膜 １５０ ゲート形成用孔 １５１ タンタル酸化膜 １５２ 凹部 １５３ 高誘電率絶縁膜 １５３ａ ゲート絶縁膜 １５３ｂ 側壁絶縁膜
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 21/336 H01L 21/76 H01L 21/768 H01L 21/28

Claims (25)

    (57)【特許請求の範囲】
  1. 【請求項１】 半導体基板の上に形成されたゲート絶縁
    膜と、 上記ゲート絶縁膜の上に形成された埋め込みゲート電極
    と、 上記埋め込みゲート電極の上に形成された上部絶縁膜
    と、 上記埋め込みゲート電極及び上部絶縁膜の側面に形成さ
    れた側壁絶縁膜と、 上記埋め込みゲート電極に対して自己整合していて、上
    面が埋め込みゲート電極よりも上方に位置し、下面が少
    なくともゲート長方向の断面においては上記半導体基板
    の上面よりも下方に位置しているトレンチ型の素子分離
    用絶縁膜と、 上記半導体基板内における上記埋め込みゲート電極の側
    方に位置する領域に形成されたソース・ドレイン拡散領
    域と、 上記側壁絶縁膜と上記素子分離用絶縁膜との間に設けら
    れ、上記ソース・ドレイン拡散領域に接触するように上
    記埋め込みゲート電極に対して自己整合しているソース
    ・ドレインコンタクトとを備え、 上記埋め込みゲート電極は、ゲート幅方向に延びるゲー
    トコンタクト形成用領域を含む全周囲が上記素子分離用
    絶縁膜によって囲まれていることを特徴とする 半導体装
    置。
  2. 【請求項２】 請求項１記載の半導体装置において、 上記埋め込みゲート電極が、金属材料により構成されて
    いることを特徴とする半導体装置。
  3. 【請求項３】 請求項１又は２記載の半導体装置におい
    て、 上記ゲート絶縁膜が、ＳｉＯ2 よりも比誘電率の高い高
    誘電率絶縁膜により構成されていることを特徴とする半
    導体装置。
  4. 【請求項４】 請求項１〜３のうちいずれか１つに記載
    の半導体装置において、 上記ソース・ドレインコンタクトは、上記ソース・ドレ
    イン拡散領域との接触部において上記ソース・ドレイン
    拡散領域とほぼ同じ平面形状を有し、かつ、上記ソース
    ・ドレイン拡散領域の上のみに形成されていることを特
    徴とする半導体装置。
  5. 【請求項５】 請求項１〜４のうちいずれか１つに記載
    の半導体装置において、 上記ソース・ドレインコンタクトのゲート長方向の寸法
    が、リソグラフィー工程における最小露光寸法よりも小
    さいことを特徴とする半導体装置。
  6. 【請求項６】 請求項５記載の半導体装置において、 上記ソース・ドレインコンタクトのゲート長方向の寸法
    が、０．０１μｍ〜０．１μｍであることを特徴とする
    半導体装置。
  7. 【請求項７】 請求項１〜６のうちいずれかに１つに記
    載の半導体装置において、 上記上部絶縁膜，上記素子分離用絶縁膜及び上記ソース
    ・ドレインコンタクトの各上面が互いにほぼ同じ高さ位
    置にあるように平坦化されていることを特徴とする半導
    体装置。
  8. 【請求項８】 請求項１〜７のうちいずれかに１つに記
    載の半導体装置において、 上記埋め込みゲート電極の一部位を通過する全ての横方
    向断面において、上記側壁絶縁膜，埋め込みゲート電極
    及びソース・ドレインコンタクトの全体の輪郭を構成す
    る外周面が、上記素子分離用絶縁膜によって囲まれてい
    ることを特徴とする半導体装置。
  9. 【請求項９】 請求項１〜８のうちいずれかに１つに記
    載の半導体装置において、 上記埋め込みゲート電極のゲートコンタクト用領域を含
    む全領域が、上記ゲート絶縁膜上のみに形成されている
    ことを特徴とする半導体装置。
  10. 【請求項１０】 請求項９記載の半導体装置において、 上記埋め込みゲート電極の一部位を通過する全ての横方
    向断面において上記側壁絶縁膜，埋め込みゲート電極及
    びソース・ドレインコンタクトの全体の輪郭を構成する
    外周面に沿って、上記半導体基板に分離用溝が設けられ
    ており、上記分離用溝内に上記素子分離用絶縁膜が埋め
    込まれていることを特徴とする半導体装置。
  11. 【請求項１１】 請求項１〜８のうちいずれかに１つに
    記載の半導体装置において、 上記素子分離用絶縁膜は、ゲート幅方向の断面において
    は上記半導体基板の上面よりも上方のみに設けられてお
    り、 ゲート幅方向の断面において上記埋め込みゲート電極の
    少なくともゲートコンタクト形成領域の下方まで延びる
    トレンチ型のゲート幅規定用分離絶縁膜をさらに備えて
    いることを特徴とする半導体装置。
  12. 【請求項１２】 請求項１〜８のうちいずれかに１つに
    記載の半導体装置において、 上記素子分離用絶縁膜は、ゲート幅方向の断面において
    上記埋め込みゲート電極の少なくともゲートコンタクト
    形成用領域の下方まで延びるゲート幅規定部を有してお
    り、 上記埋め込みゲート電極の少なくともゲートコンタクト
    用領域の下面は、上記素子分離用絶縁膜のゲート幅規定
    部と接していることを特徴とする半導体装置。
  13. 【請求項１３】 半導体基板の埋め込みゲート電極形成
    領域上に、少なくともゲート電極ダミーを形成する工程
    （ａ）と、 上記ゲート電極ダミーの側面上に、上記ゲート電極ダミ
    ーに対して自己整合的に自己整合側壁膜を形成する工程
    （ｂ）と、 基板上に絶縁膜を堆積した後、上記絶縁膜を少なくとも
    上記ゲート電極ダミーおよび上記自己整合側壁膜の表面
    が露出するまで除去して、素子分離用絶縁膜を形成する
    工程（ｃ）と、 上記ゲート電極ダミーを選択的に除去して、上記半導体
    基板が露出するゲート形成用孔を形成する工程（ｄ）
    と、 上記ゲート形成用孔内に露出する上記半導体基板上にゲ
    ート絶縁膜を形成する工程（ｅ）と、 上記第１の凹部内の上記ゲート絶縁膜上に導体材料を埋
    め込んで埋め込みゲート電極を形成する工程（ｆ）と、 上記工程（ａ）の後のいずれかの時点で、上記埋め込み
    ゲート電極に対して自己整合的にソース・ドレイン拡散
    領域を形成する工程（ｇ）とを備え、 上記工程（ｃ）においては、上記ゲート電極ダミー及び
    上記自己整合側壁膜をマスクに上記半導体基板を所定の
    深さまでエッチングして分離用溝を形成した後、上記絶
    縁膜を堆積して上記素子分離用絶縁膜を形成することを
    特徴とする 半導体装置の製造方法。
  14. 【請求項１４】 請求項１３記載の半導体装置の製造方
    法において、 上記工程（ｆ）の後、上記自己整合側壁膜を選択に除去
    して、上記埋め込みゲート電極の側方に上記半導体基板
    が露出するコンタクト形成用孔を形成する工程（ｈ）
    と、 上記コンタクト形成用孔内にコンタクト材料を埋め込ん
    でソース・ドレインコンタクトを形成する工程（ｉ）と
    をさらに備えている半導体装置の製造方法。
  15. 【請求項１５】 請求項１４記載の半導体装置の製造方
    法において、 上記工程（ｄ）から上記工程（ｉ）までの間のいずれか
    の時点で、上記ゲート形成用孔又は上記コンタクト形成
    用孔の側面の上に側壁絶縁膜を形成する工程をさらに備
    えていることを特徴とする半導体装置の製造方法。
  16. 【請求項１６】 請求項１４記載の半導体装置の製造方
    法において、 上記工程（ｅ）では、上記ゲート形成用孔内の全面に、
    上記ゲート絶縁膜及び側壁絶縁膜となる絶縁膜を形成す
    ることを特徴とする半導体装置の製造方法。
  17. 【請求項１７】 請求項１３又は１４記載の半導体装置
    の製造方法において、 上記工程（ａ）の後上記工程（ｂ）の前に、上記ゲート
    電極ダミーの側面の上に側壁絶縁膜を形成する工程をさ
    らに備えていることを特徴とする半導体装置の製造方
    法。
  18. 【請求項１８】 請求項１３記載の半導体装置の製造方
    法において、 上記工程（ｇ）は、上記工程（ａ）の後上記工程（ｂ）
    の前に行ない、 上記自己整合側壁膜をそのままソース・ドレインコンタ
    クトとして用いることを特徴とする半導体装置の製造方
    法。
  19. 【請求項１９】 請求項１８記載の半導体装置の製造方
    法において、 上記工程（ｅ）においては、上記ゲート形成用孔内の全
    面に、上記ゲート絶縁膜及び側壁絶縁膜となる絶縁膜を
    形成することを特徴とする半導体装置の製造方法。
  20. 【請求項２０】 請求項１３〜１９のうちいずれか１つ
    に記載の半導体装置の製造方法において、 上記工程（ａ）においては、上記ゲート電極ダミー上に
    ダミー上保護膜を形成し、 上記工程（ｂ）においては、上記ゲート電極ダミー及び
    上記ダミー上保護膜の側面に亘って自己整合側壁膜を形
    成し、 上記工程（ｃ）においては、上記ゲート電極ダミーの表
    面が露出するまで上記絶縁膜及び上記ダミー上保護膜を
    除去することを特徴とする半導体装置の製造方法。
  21. 【請求項２１】 請求項１３〜２０のうちいずれか１つ
    に記載の半導体装置の製造方法において、 上記工程（ｄ）では、ＣＭＰ法を用いて、上記ゲート電
    極ダミー，上記自己整合側壁膜及び上記素子分離用絶縁
    膜の各上面を互いに同じ高さ位置にするように平坦化す
    ることを特徴とする半導体装置の製造方法。
  22. 【請求項２２】 請求項１３〜２１のうちいずれか１つ
    に記載の半導体装置の製造方法において、 上記工程（ｆ）においては、導体材料として金属材料を
    埋め込むことを特徴とする半導体装置の製造方法。
  23. 【請求項２３】 請求項１３〜２２のうちいずれか１つ
    に記載の半導体装置の製造方法において、 上記工程（ｅ）においては、上記ゲート絶縁膜としてＳ
    ｉＯ2よりも比誘電率の高い高誘電率絶縁膜を形成する
    ことを特徴とする半導体装置の製造方法。
  24. 【請求項２４】 請求項１３〜２３のうちいずれか１つ
    記載の半導体装置の製造方法において、 上記工程（ａ）の前に、上記半導体基板にゲート幅を規
    定するトレンチ型のゲート幅規定用分離絶縁膜を形成す
    る工程をさらに備えていることを特徴とする半導体装置
    の製造方法。
  25. 【請求項２５】 請求項１３〜２３のうちいずれか１つ
    記載の半導体装置の製造方法において、 上記工程（ｂ）の後上記工程（ｃ）の前に、上記ゲート
    電極ダミー及び自己整合側壁膜のゲート幅方向の両端部
    を除去する工程をさらに備え、 上記工程（ｄ）の後に、上記素子分離用絶縁膜のうち上
    記埋め込みゲート電極の少なくともゲートコンタクト用
    領域に位置する部分を、上記半導体基板の表面と実質的
    に同じ高さ位置まで掘り下げる工程をさらに備えている
    ことを特徴とする半導体装置の製造方法。
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