JP3519662B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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- H01L29/41775—Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
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Description
【０００１】
【発明の属する技術分野】本発明は、ゲート電極に対し
て自己整合的に形成された素子分離用絶縁膜及びソース
・ドレインコンタクトを有する半導体装置及びその製造
方法に関するものである。
て自己整合的に形成された素子分離用絶縁膜及びソース
・ドレインコンタクトを有する半導体装置及びその製造
方法に関するものである。
【０００２】
【従来の技術】近年、半導体装置の微細化・高集積化に
つれて、ＭＩＳ型半導体装置のゲート電極や拡散層と配
線層とを接続するための接続孔（つまり、接続孔を導体
材料で埋めてなるコンタクト）の寸法は各世代毎にます
ます小さくなってきている。
つれて、ＭＩＳ型半導体装置のゲート電極や拡散層と配
線層とを接続するための接続孔（つまり、接続孔を導体
材料で埋めてなるコンタクト）の寸法は各世代毎にます
ます小さくなってきている。
【０００３】最近では、半導体装置の集積度を向上する
ために、フォトリソグラフィー工程のマスク合わせマー
ジンを縮小する方法の１つとして、ゲート電極に対し自
己整合的にコンタクトを形成する方法（以下、「セルフ
アラインコンタクト」と呼ぶ）の検討がさかんに行われ
ている。以下、従来のセルフアラインコンタクト技術を
用いた半導体装置及びその製造方法について説明する。
ために、フォトリソグラフィー工程のマスク合わせマー
ジンを縮小する方法の１つとして、ゲート電極に対し自
己整合的にコンタクトを形成する方法（以下、「セルフ
アラインコンタクト」と呼ぶ）の検討がさかんに行われ
ている。以下、従来のセルフアラインコンタクト技術を
用いた半導体装置及びその製造方法について説明する。
【０００４】図２２は、従来のセルフアラインコンタク
トを用いたＭＩＳ型半導体装置のチャネル方向（ゲート
長方向）に平行な断面における断面図である。同図に示
すように、Ｓｉ基板１０１上にはトレンチ型の素子分離
用絶縁膜１０４が設けられており、この素子分離用絶縁
膜１０４によって囲まれる活性領域にＭＩＳトランジス
タが形成されている。ＭＩＳトランジスタは、シリコン
酸化膜からなるゲート絶縁膜１０５と、ゲート絶縁膜１
０５の上に形成されたポリシリコン膜からなるゲート電
極１０６と、ゲート電極１０６の上に形成されたシリコ
ン窒化膜からなる上部絶縁膜１０７と、ゲート電極１０
６及び上部絶縁膜１０７の各側面に跨って形成されたシ
リコン窒化膜からなる窒化膜サイドウォール１０９と、
Ｓｉ基板１０１内に不純物をドープして形成されたＬＤ
Ｄ領域１０８及び高濃度ソース・ドレイン領域１１０と
を備えている。そして、基板上に設けられた層間絶縁膜
１１１を貫通して高濃度ソース・ドレイン領域１１０に
到達するタングステン等からなるコンタクト１１２が設
けられている。このコンタクト１１２の一部は、マスク
ずれの方向によっては、上部絶縁膜１０７や窒化膜サイ
ドウォール１０９に接触しており、ゲート電極１０６に
対して自己整合的に形成されたセルフアラインコンタク
トとなっている。
トを用いたＭＩＳ型半導体装置のチャネル方向（ゲート
長方向）に平行な断面における断面図である。同図に示
すように、Ｓｉ基板１０１上にはトレンチ型の素子分離
用絶縁膜１０４が設けられており、この素子分離用絶縁
膜１０４によって囲まれる活性領域にＭＩＳトランジス
タが形成されている。ＭＩＳトランジスタは、シリコン
酸化膜からなるゲート絶縁膜１０５と、ゲート絶縁膜１
０５の上に形成されたポリシリコン膜からなるゲート電
極１０６と、ゲート電極１０６の上に形成されたシリコ
ン窒化膜からなる上部絶縁膜１０７と、ゲート電極１０
６及び上部絶縁膜１０７の各側面に跨って形成されたシ
リコン窒化膜からなる窒化膜サイドウォール１０９と、
Ｓｉ基板１０１内に不純物をドープして形成されたＬＤ
Ｄ領域１０８及び高濃度ソース・ドレイン領域１１０と
を備えている。そして、基板上に設けられた層間絶縁膜
１１１を貫通して高濃度ソース・ドレイン領域１１０に
到達するタングステン等からなるコンタクト１１２が設
けられている。このコンタクト１１２の一部は、マスク
ずれの方向によっては、上部絶縁膜１０７や窒化膜サイ
ドウォール１０９に接触しており、ゲート電極１０６に
対して自己整合的に形成されたセルフアラインコンタク
トとなっている。
【０００５】図２３（ａ）〜（ｅ）は、従来のセルフア
ラインコンタクトを用いたＭＩＳ型半導体装置の製造工
程を示す断面図である。
ラインコンタクトを用いたＭＩＳ型半導体装置の製造工
程を示す断面図である。
【０００６】まず、図２３（ａ）に示す工程で、Ｓｉ基
板１０１上にシリコン酸化膜とシリコン窒化膜との積層
膜などからなるストッパー用絶縁膜１０２を堆積した
後、ストッパー用絶縁膜１０２及びＳｉ基板１０１のう
ち素子分離形成領域に位置する部分を所定の深さまでエ
ッチングして、Ｓｉ基板１０１に分離用溝１０３を形成
する。
板１０１上にシリコン酸化膜とシリコン窒化膜との積層
膜などからなるストッパー用絶縁膜１０２を堆積した
後、ストッパー用絶縁膜１０２及びＳｉ基板１０１のう
ち素子分離形成領域に位置する部分を所定の深さまでエ
ッチングして、Ｓｉ基板１０１に分離用溝１０３を形成
する。
【０００７】次に、図２３（ｂ）に示す工程で、基板上
にＣＶＤシリコン酸化膜を堆積した後、化学機械研磨
（ＣＭＰ：Chemical Mechanical Polishing）によっ
て、ストッパー用絶縁膜１０２を研磨ストッパーとして
ＣＶＤシリコン酸化膜を研磨することにより、素子分離
用溝１０３内にＣＶＤシリコン酸化膜を埋め込んで、素
子分離用絶縁膜１０４を形成する。これにより、素子分
離用絶縁膜１０４の上面とストッパー絶縁膜１０２の上
面とが互いに同じ高さ位置にあるように平坦化される。
その後、ストッパー用絶縁膜１０２を除去する。
にＣＶＤシリコン酸化膜を堆積した後、化学機械研磨
（ＣＭＰ：Chemical Mechanical Polishing）によっ
て、ストッパー用絶縁膜１０２を研磨ストッパーとして
ＣＶＤシリコン酸化膜を研磨することにより、素子分離
用溝１０３内にＣＶＤシリコン酸化膜を埋め込んで、素
子分離用絶縁膜１０４を形成する。これにより、素子分
離用絶縁膜１０４の上面とストッパー絶縁膜１０２の上
面とが互いに同じ高さ位置にあるように平坦化される。
その後、ストッパー用絶縁膜１０２を除去する。
【０００８】次に、図２３（ｃ）に示す工程で、Ｓｉ基
板１０１の露出している部分を熱酸化してシリコン酸化
膜からなるゲート絶縁膜１０５を形成し、その後、基板
上にポリシリコン膜及びシリコン窒化膜を順次堆積した
後、リソグラフィ及びドライエッチングにより、シリコ
ン窒化膜及びポリシリコン膜をパターニングして、活性
領域に上部絶縁膜１０７及びゲート電極１０６を形成す
る。その後、上部絶縁膜１０７および素子分離用絶縁膜
１０４をマスクとしてイオン注入を行なうことにより、
Ｓｉ基板１０１内に低濃度の不純物をドープして、ＬＤ
Ｄ領域１０８をゲート電極１０６に対して自己整合的に
形成する。
板１０１の露出している部分を熱酸化してシリコン酸化
膜からなるゲート絶縁膜１０５を形成し、その後、基板
上にポリシリコン膜及びシリコン窒化膜を順次堆積した
後、リソグラフィ及びドライエッチングにより、シリコ
ン窒化膜及びポリシリコン膜をパターニングして、活性
領域に上部絶縁膜１０７及びゲート電極１０６を形成す
る。その後、上部絶縁膜１０７および素子分離用絶縁膜
１０４をマスクとしてイオン注入を行なうことにより、
Ｓｉ基板１０１内に低濃度の不純物をドープして、ＬＤ
Ｄ領域１０８をゲート電極１０６に対して自己整合的に
形成する。
【０００９】次に、図２３（ｄ）に示す工程で、基板上
にシリコン窒化膜を堆積した後、シリコン窒化膜をエッ
チバックすることにより、上部絶縁膜１０７及びゲート
電極１０６の側面上に窒化膜サイドウォール１０９を形
成する。その後、上部絶縁膜１０７，窒化膜サイドウォ
ール１０９および素子分離用絶縁膜１０４をマスクとし
てイオン注入を行なうことにより、Ｓｉ基板１０１内に
高濃度の不純物をドープして、高濃度ソース・ドレイン
領域１１０をゲート電極１０６に対して自己整合的に形
成する。
にシリコン窒化膜を堆積した後、シリコン窒化膜をエッ
チバックすることにより、上部絶縁膜１０７及びゲート
電極１０６の側面上に窒化膜サイドウォール１０９を形
成する。その後、上部絶縁膜１０７，窒化膜サイドウォ
ール１０９および素子分離用絶縁膜１０４をマスクとし
てイオン注入を行なうことにより、Ｓｉ基板１０１内に
高濃度の不純物をドープして、高濃度ソース・ドレイン
領域１１０をゲート電極１０６に対して自己整合的に形
成する。
【００１０】次に、図２３（ｅ）に示す工程で、基板上
に厚めのＣＶＤシリコン酸化膜を堆積した後、ＣＭＰに
よりこれを平坦化して、層間絶縁膜１１１を形成する。
その後、層間絶縁膜１１１に高濃度ソース・ドレイン領
域１１０に到達する接続孔を開口した後、接続孔内に導
体材料を埋め込むことによって、高濃度ソース・ドレイ
ン領域１１０に接触するソース・ドレインコンタクト１
１２を形成する。
に厚めのＣＶＤシリコン酸化膜を堆積した後、ＣＭＰに
よりこれを平坦化して、層間絶縁膜１１１を形成する。
その後、層間絶縁膜１１１に高濃度ソース・ドレイン領
域１１０に到達する接続孔を開口した後、接続孔内に導
体材料を埋め込むことによって、高濃度ソース・ドレイ
ン領域１１０に接触するソース・ドレインコンタクト１
１２を形成する。
【００１１】この製造方法では、層間絶縁膜１１１に高
濃度ソース・ドレイン領域１１０に到達する接続孔を開
口する際、ゲート電極１０６はシリコン窒化膜からなる
上部絶縁膜１０７及び窒化膜サイドウォール１０９で覆
われているために、接続孔の開口がマスク合わせのずれ
によってゲート電極１０６上に跨って形成されてもシリ
コン窒化膜がエッチングストッパーとなり、接続孔がゲ
ート電極１０６の一部に達することはなく、セルフアラ
インコンタクトであるソース・ドレインコンタクト１１
２を形成することができる。
濃度ソース・ドレイン領域１１０に到達する接続孔を開
口する際、ゲート電極１０６はシリコン窒化膜からなる
上部絶縁膜１０７及び窒化膜サイドウォール１０９で覆
われているために、接続孔の開口がマスク合わせのずれ
によってゲート電極１０６上に跨って形成されてもシリ
コン窒化膜がエッチングストッパーとなり、接続孔がゲ
ート電極１０６の一部に達することはなく、セルフアラ
インコンタクトであるソース・ドレインコンタクト１１
２を形成することができる。
【００１２】
【発明が解決しようとする課題】しかしながら、上述の
ような従来のセルフアラインコンタクト技術を用いた半
導体装置およびその製造方法では、以下のような課題を
有する。
ような従来のセルフアラインコンタクト技術を用いた半
導体装置およびその製造方法では、以下のような課題を
有する。
【００１３】第１に、従来のセルフアラインコンタクト
技術では、ソース・ドレインコンタクトは、リソグラフ
ィー及びドライエッチングにより形成された接続孔内に
形成されるため、ソース・ドレインコンタクトを最小露
光寸法以下に微細化することができないという課題があ
る。
技術では、ソース・ドレインコンタクトは、リソグラフ
ィー及びドライエッチングにより形成された接続孔内に
形成されるため、ソース・ドレインコンタクトを最小露
光寸法以下に微細化することができないという課題があ
る。
【００１４】すなわち、従来のセルフアラインコンタク
トでいう自己整合技術とは、接続孔を形成するためのフ
ォトマスクの位置のずれによって、接続孔がゲート電極
と水平方向においてオーバーラップする位置に形成され
ても、ゲート電極の上面及び側面をシリコン窒化膜で覆
っておくことにより、ゲート電極がエッチングされるこ
となく、高濃度ソース・ドレイン領域に到達する接続孔
を開口する技術である。このセルフアラインコンタクト
の形成方法は、接続孔の形成の際のフォトリソグラフィ
ー工程におけるマスク合わせの余裕度を改善するための
方法であり、コンタクトが埋め込まれる接続孔自体の寸
法は、レジストパターンの露光寸法によって決まる。
トでいう自己整合技術とは、接続孔を形成するためのフ
ォトマスクの位置のずれによって、接続孔がゲート電極
と水平方向においてオーバーラップする位置に形成され
ても、ゲート電極の上面及び側面をシリコン窒化膜で覆
っておくことにより、ゲート電極がエッチングされるこ
となく、高濃度ソース・ドレイン領域に到達する接続孔
を開口する技術である。このセルフアラインコンタクト
の形成方法は、接続孔の形成の際のフォトリソグラフィ
ー工程におけるマスク合わせの余裕度を改善するための
方法であり、コンタクトが埋め込まれる接続孔自体の寸
法は、レジストパターンの露光寸法によって決まる。
【００１５】図２４（ａ），（ｂ）は、従来のセルフア
ラインコンタクトを用いたＭＩＳトランジスタの各部の
寸法を説明するためのＭＩＳトランジスタの断面図及び
接続孔形成用フォトマスクの平面図である。
ラインコンタクトを用いたＭＩＳトランジスタの各部の
寸法を説明するためのＭＩＳトランジスタの断面図及び
接続孔形成用フォトマスクの平面図である。
【００１６】図２４（ａ）に示すように、高濃度ソース
・ドレイン領域１１０に達する接続孔１１４は、レジス
トパターン１１３をマスクにして層間絶縁膜１１１をエ
ッチングすることにより形成される。従って、ソース・
ドレインコンタクトが埋め込まれる接続孔１１４の寸法
は、ポジ型のフォトレジスト膜を用いたレジストパター
ン１１３の露光寸法よりも小さく形成することは不可能
である。なお、接続孔１１４のうち窒化膜サイドウォー
ル１０９と層間絶縁膜１１１との間の部分１１４ａは、
露光寸法よりも小さく形成されているが、これはマスク
合わせのずれによるもので制御できるものではなく、接
続孔１１４内にコンタクトを埋め込んだ場合、コンタク
トと高濃度ソース・ドレイン領域１１０との接触面積が
小さくなる。一方、接続孔１１４のうち上方の部分１１
４ｂは、実質的に露光寸法にほぼ等しいので、接続孔１
１４を埋め込んで形成されるコンタクトと、コンタクト
の上に形成される配線との接触面積は、実質的に露光寸
法以下に微細化されるものではない。
・ドレイン領域１１０に達する接続孔１１４は、レジス
トパターン１１３をマスクにして層間絶縁膜１１１をエ
ッチングすることにより形成される。従って、ソース・
ドレインコンタクトが埋め込まれる接続孔１１４の寸法
は、ポジ型のフォトレジスト膜を用いたレジストパター
ン１１３の露光寸法よりも小さく形成することは不可能
である。なお、接続孔１１４のうち窒化膜サイドウォー
ル１０９と層間絶縁膜１１１との間の部分１１４ａは、
露光寸法よりも小さく形成されているが、これはマスク
合わせのずれによるもので制御できるものではなく、接
続孔１１４内にコンタクトを埋め込んだ場合、コンタク
トと高濃度ソース・ドレイン領域１１０との接触面積が
小さくなる。一方、接続孔１１４のうち上方の部分１１
４ｂは、実質的に露光寸法にほぼ等しいので、接続孔１
１４を埋め込んで形成されるコンタクトと、コンタクト
の上に形成される配線との接触面積は、実質的に露光寸
法以下に微細化されるものではない。
【００１７】ここで、一般的な露光技術では、ゲート電
極形成用レジストパターンのゲート長寸法（ゲート電極
１０６）は最小露光寸法（デザインルール）の値，例え
ば０．１５μｍにすることができる。しかしながら、接
続孔形成用レジストパターンのようなラインアンドスペ
ースパターンを有しないものの場合には、レジストの解
像度が低下するため、最小露光寸法の０．１５μｍの寸
法を有する開口を形成することができない。その結果、
図２４（ａ）に示すレジストパターン１１３の露光寸法
は例えば０．２μｍ程度とするのが一般的である。従っ
て、ゲート電極のゲート長寸法を最小露光寸法とした場
合、ソース・ドレインコンタクト（接続孔）寸法をゲー
ト長寸法と同等もしくはそれ以下に微細化することは技
術的に困難である。
極形成用レジストパターンのゲート長寸法（ゲート電極
１０６）は最小露光寸法（デザインルール）の値，例え
ば０．１５μｍにすることができる。しかしながら、接
続孔形成用レジストパターンのようなラインアンドスペ
ースパターンを有しないものの場合には、レジストの解
像度が低下するため、最小露光寸法の０．１５μｍの寸
法を有する開口を形成することができない。その結果、
図２４（ａ）に示すレジストパターン１１３の露光寸法
は例えば０．２μｍ程度とするのが一般的である。従っ
て、ゲート電極のゲート長寸法を最小露光寸法とした場
合、ソース・ドレインコンタクト（接続孔）寸法をゲー
ト長寸法と同等もしくはそれ以下に微細化することは技
術的に困難である。
【００１８】第２に、ゲート電極，素子分離用絶縁膜及
びソース・ドレインコンタクトの相対的な位置関係は、
露光機のマスク合わせ精度に依存していることから、無
駄なマスク合わせマージンが必要となり、活性領域の面
積がデザインルールの微細化に比例して縮小されないと
いう不具合がある。その結果、ソース・ドレイン領域の
面積を縮小することが困難となり、ソース・ドレイン領
域と基板との間の接合容量の低減も困難になってきてい
る。
びソース・ドレインコンタクトの相対的な位置関係は、
露光機のマスク合わせ精度に依存していることから、無
駄なマスク合わせマージンが必要となり、活性領域の面
積がデザインルールの微細化に比例して縮小されないと
いう不具合がある。その結果、ソース・ドレイン領域の
面積を縮小することが困難となり、ソース・ドレイン領
域と基板との間の接合容量の低減も困難になってきてい
る。
【００１９】通常、図２４（ｂ）に示すように、フォト
マスクの設計上、接続孔１１４がゲート電極１０６上に
は跨らず高濃度ソース・ドレイン領域１１０上に形成さ
れるように設計されている。このような設計で、例えば
マスク合わせのマージンをゼロとしゲート電極１０６の
ゲート長を最小露光寸法で形成した場合、例えば図２４
（ａ）に示すように、半導体装置の各部のチャネル方向
（ゲート長方向）の各寸法は、ゲート電極１０６のゲー
ト長が０．１５μｍ、窒化膜サイドウォール１０９の横
方向寸法が両側で０．１２μｍ（片側で０．０６μ
ｍ）、ソース・ドレイン領域のうち窒化膜サイドウォー
ル１０９と素子分離用絶縁膜１０４との間に位置する部
分のゲート長方向の寸法（接続孔１１４の設計寸法と同
等）が両側で０．４μｍ（片側で０．２μｍ）となる。
以上の寸法を加算すると、両側の素子分離用絶縁膜１０
４によって挟まれる全活性領域のゲート長方向の寸法は
約０．６７μｍであり、ゲート長の寸法（０．１５μ
ｍ）を除いた活性領域のゲート長方向の寸法は約０．５
２μｍとなる。また、高濃度ソース・ドレイン領域１１
０のゲート長方向の寸法は、ゲート下方への拡散を入れ
ると両側で約０．５２μｍ（片側で０．２６μｍ）とな
る。また、各部間のマスク合わせのマージンが１箇所あ
たり０．０１μｍ程度必要とすると、全活性領域のゲー
ト長方向の寸法は、約０．７５μｍとなる。このマスク
合わせのマージンは、ゲート電極等のデザインルールの
微細化に比例して小さくならないため、デザインルール
の微細化が進むにつれて、半導体素子の微細化のための
大きな障害となる。
マスクの設計上、接続孔１１４がゲート電極１０６上に
は跨らず高濃度ソース・ドレイン領域１１０上に形成さ
れるように設計されている。このような設計で、例えば
マスク合わせのマージンをゼロとしゲート電極１０６の
ゲート長を最小露光寸法で形成した場合、例えば図２４
（ａ）に示すように、半導体装置の各部のチャネル方向
（ゲート長方向）の各寸法は、ゲート電極１０６のゲー
ト長が０．１５μｍ、窒化膜サイドウォール１０９の横
方向寸法が両側で０．１２μｍ（片側で０．０６μ
ｍ）、ソース・ドレイン領域のうち窒化膜サイドウォー
ル１０９と素子分離用絶縁膜１０４との間に位置する部
分のゲート長方向の寸法（接続孔１１４の設計寸法と同
等）が両側で０．４μｍ（片側で０．２μｍ）となる。
以上の寸法を加算すると、両側の素子分離用絶縁膜１０
４によって挟まれる全活性領域のゲート長方向の寸法は
約０．６７μｍであり、ゲート長の寸法（０．１５μ
ｍ）を除いた活性領域のゲート長方向の寸法は約０．５
２μｍとなる。また、高濃度ソース・ドレイン領域１１
０のゲート長方向の寸法は、ゲート下方への拡散を入れ
ると両側で約０．５２μｍ（片側で０．２６μｍ）とな
る。また、各部間のマスク合わせのマージンが１箇所あ
たり０．０１μｍ程度必要とすると、全活性領域のゲー
ト長方向の寸法は、約０．７５μｍとなる。このマスク
合わせのマージンは、ゲート電極等のデザインルールの
微細化に比例して小さくならないため、デザインルール
の微細化が進むにつれて、半導体素子の微細化のための
大きな障害となる。
【００２０】以上の各部の寸法からすると、活性領域の
ゲート長方向の寸法はゲート長寸法に対してその５倍以
上になり、高濃度ソース・ドレイン領域のゲート長方向
の寸法はゲート長寸法に対してその４倍以上になる。し
たがって、半導体装置の微細化および接合容量を低減す
るために、必要な活性領域および高濃度ソース・ドレイ
ン領域の寸法の微細化が困難になってきている。
ゲート長方向の寸法はゲート長寸法に対してその５倍以
上になり、高濃度ソース・ドレイン領域のゲート長方向
の寸法はゲート長寸法に対してその４倍以上になる。し
たがって、半導体装置の微細化および接合容量を低減す
るために、必要な活性領域および高濃度ソース・ドレイ
ン領域の寸法の微細化が困難になってきている。
【００２１】本発明の目的は、上記従来の半導体装置の
形成方法とは全く異なる技術的思想に基づき、コンタク
トだけでなく素子分離用絶縁膜をゲート電極に対して自
己整合的に形成する手段を講ずることにより、マスク合
わせのマージンの制限のない部材を配置した活性領域を
有する微細化された半導体装置及びその製造方法を提供
することにある。
形成方法とは全く異なる技術的思想に基づき、コンタク
トだけでなく素子分離用絶縁膜をゲート電極に対して自
己整合的に形成する手段を講ずることにより、マスク合
わせのマージンの制限のない部材を配置した活性領域を
有する微細化された半導体装置及びその製造方法を提供
することにある。
【００２２】
【課題を解決するための手段】本発明の半導体装置は、
半導体基板の上に形成されたゲート絶縁膜と、上記ゲー
ト絶縁膜の上に形成されたゲート電極と、上記ゲート電
極の上に形成された上部絶縁膜と、上記ゲート電極に対
して自己整合的に形成され、上面がゲート電極よりも上
方に位置し、下面が少なくともゲート長方向の断面にお
いては上記半導体基板の上面よりも下方に位置している
トレンチ型の素子分離用絶縁膜と、上記半導体基板内に
おける上記ゲート電極の側方に位置する領域に形成され
たソース・ドレイン拡散領域と、上記ゲート電極と上記
素子分離用絶縁膜との間に、上記ソース・ドレイン拡散
領域に接触するように上記ゲート電極に対して自己整合
的に形成されたソース・ドレインコンタクトと、上記ゲ
ート電極及び上部絶縁膜と、上記ソース・ドレインコン
タクトとの間に介在する側壁絶縁膜を備え、上記ゲート
電極は、ゲート幅方向に延びるゲートコンタクト形成領
域を含む全周囲が上記素子分離用絶縁膜によって囲まれ
ている。
半導体基板の上に形成されたゲート絶縁膜と、上記ゲー
ト絶縁膜の上に形成されたゲート電極と、上記ゲート電
極の上に形成された上部絶縁膜と、上記ゲート電極に対
して自己整合的に形成され、上面がゲート電極よりも上
方に位置し、下面が少なくともゲート長方向の断面にお
いては上記半導体基板の上面よりも下方に位置している
トレンチ型の素子分離用絶縁膜と、上記半導体基板内に
おける上記ゲート電極の側方に位置する領域に形成され
たソース・ドレイン拡散領域と、上記ゲート電極と上記
素子分離用絶縁膜との間に、上記ソース・ドレイン拡散
領域に接触するように上記ゲート電極に対して自己整合
的に形成されたソース・ドレインコンタクトと、上記ゲ
ート電極及び上部絶縁膜と、上記ソース・ドレインコン
タクトとの間に介在する側壁絶縁膜を備え、上記ゲート
電極は、ゲート幅方向に延びるゲートコンタクト形成領
域を含む全周囲が上記素子分離用絶縁膜によって囲まれ
ている。
【００２３】これにより、トレンチ型の素子分離用絶縁
膜がゲート電極よりも上方に延びていて、ゲート電極と
の間にソース・ドレインコンタクトを挟む構造となる。
そして、ソース・ドレインコンタクトと素子分離絶縁膜
との双方がゲート電極に対して自己整合しているので、
マスク合わせのためのマージンが不要となり、素子分離
用絶縁膜の間の活性領域のゲート長方向の寸法の縮小が
可能になる。
膜がゲート電極よりも上方に延びていて、ゲート電極と
の間にソース・ドレインコンタクトを挟む構造となる。
そして、ソース・ドレインコンタクトと素子分離絶縁膜
との双方がゲート電極に対して自己整合しているので、
マスク合わせのためのマージンが不要となり、素子分離
用絶縁膜の間の活性領域のゲート長方向の寸法の縮小が
可能になる。
【００２４】上記ソース・ドレインコンタクトが、上記
ソース・ドレイン拡散領域との接触部において上記ソー
ス・ドレイン拡散領域とほぼ同じ平面形状を有し、か
つ、上記ソース・ドレイン拡散領域の上のみに形成され
ることにより、コンタクトホールに導体材料を埋め込む
ことによって形成されていた従来のソース・ドレインコ
ンタクトのような寸法上の制約がなくなり、最小露光寸
法以下のゲート長方向の寸法を有するソース・ドレイン
コンタクトも実現可能になる。例えば、上記ソース・ド
レインコンタクトのゲート長方向の寸法が、０．０１μ
ｍ〜０．１μｍとすることも可能となる。
ソース・ドレイン拡散領域との接触部において上記ソー
ス・ドレイン拡散領域とほぼ同じ平面形状を有し、か
つ、上記ソース・ドレイン拡散領域の上のみに形成され
ることにより、コンタクトホールに導体材料を埋め込む
ことによって形成されていた従来のソース・ドレインコ
ンタクトのような寸法上の制約がなくなり、最小露光寸
法以下のゲート長方向の寸法を有するソース・ドレイン
コンタクトも実現可能になる。例えば、上記ソース・ド
レインコンタクトのゲート長方向の寸法が、０．０１μ
ｍ〜０．１μｍとすることも可能となる。
【００２５】上記上部絶縁膜，上記素子分離用絶縁膜及
び上記ソース・ドレインコンタクトの各上面が互いにほ
ぼ同じ高さ位置にあるように平坦化されていることによ
り、基板全体の平坦性が高くなるので、上層の配線の信
頼性の向上などを図ることができる。
び上記ソース・ドレインコンタクトの各上面が互いにほ
ぼ同じ高さ位置にあるように平坦化されていることによ
り、基板全体の平坦性が高くなるので、上層の配線の信
頼性の向上などを図ることができる。
【００２６】上記ゲート電極の一部位を通過する全ての
横方向断面において上記側壁絶縁膜，ゲート電極及びソ
ース・ドレインコンタクトの全体の輪郭を構成する外周
面が、上記素子分離用絶縁膜によって囲まれていること
により、素子分離機能の高い半導体装置が得られる。
横方向断面において上記側壁絶縁膜，ゲート電極及びソ
ース・ドレインコンタクトの全体の輪郭を構成する外周
面が、上記素子分離用絶縁膜によって囲まれていること
により、素子分離機能の高い半導体装置が得られる。
【００２７】上記側壁絶縁膜によって囲まれた上記ゲー
ト電極の全領域は、上記ゲート絶縁膜上のみに形成され
ていることが好ましい。
ト電極の全領域は、上記ゲート絶縁膜上のみに形成され
ていることが好ましい。
【００２８】上記ゲート電極の一部位を通過する全ての
横方向断面において上記側壁絶縁膜，ゲート電極及びソ
ース・ドレインコンタクトの全体の輪郭を構成する外周
面に沿って、上記半導体基板に分離用溝が設けられてお
り、上記分離用溝内に上記素子分離用絶縁膜が埋め込ま
れていてもよい。
横方向断面において上記側壁絶縁膜，ゲート電極及びソ
ース・ドレインコンタクトの全体の輪郭を構成する外周
面に沿って、上記半導体基板に分離用溝が設けられてお
り、上記分離用溝内に上記素子分離用絶縁膜が埋め込ま
れていてもよい。
【００２９】ただし、上記素子分離用絶縁膜をゲート幅
方向の断面においては上記半導体基板の上面よりも上方
のみに設け、ゲート幅方向の断面において上記ゲート電
極の少なくともコンタクト形成領域の下方まで延びるト
レンチ型のゲート幅規定用分離絶縁膜をさらに備えるこ
とにより、チャネル領域がゲート幅規定用分離絶縁膜に
よって挟まれる構造となるので、電気的特性のばらつき
の小さい半導体装置が得られることになる。
方向の断面においては上記半導体基板の上面よりも上方
のみに設け、ゲート幅方向の断面において上記ゲート電
極の少なくともコンタクト形成領域の下方まで延びるト
レンチ型のゲート幅規定用分離絶縁膜をさらに備えるこ
とにより、チャネル領域がゲート幅規定用分離絶縁膜に
よって挟まれる構造となるので、電気的特性のばらつき
の小さい半導体装置が得られることになる。
【００３０】本発明の半導体装置の製造工程は、半導体
基板の上に、ゲート絶縁膜となる第１の絶縁膜と、ゲー
ト用導体膜と、第２の絶縁膜とを順次形成する工程
（ａ）と、少なくとも上記第２の絶縁膜と上記ゲート用
導体膜とをパターニングして上部絶縁膜およびゲート電
極をそれぞれ形成する工程（ｂ）と、上記ゲート電極の
側面上に、上記ゲート電極に対して自己整合的に自己整
合側壁膜を形成する工程（ｃ）と、上記上部絶縁膜およ
び上記自己整合側壁膜をマスクとして上記半導体基板を
所定の深さまでエッチングして、上記ゲート電極に対し
て自己整合的に分離用溝を形成する工程（ｄ）とを備え
ている。
基板の上に、ゲート絶縁膜となる第１の絶縁膜と、ゲー
ト用導体膜と、第２の絶縁膜とを順次形成する工程
（ａ）と、少なくとも上記第２の絶縁膜と上記ゲート用
導体膜とをパターニングして上部絶縁膜およびゲート電
極をそれぞれ形成する工程（ｂ）と、上記ゲート電極の
側面上に、上記ゲート電極に対して自己整合的に自己整
合側壁膜を形成する工程（ｃ）と、上記上部絶縁膜およ
び上記自己整合側壁膜をマスクとして上記半導体基板を
所定の深さまでエッチングして、上記ゲート電極に対し
て自己整合的に分離用溝を形成する工程（ｄ）とを備え
ている。
【００３１】この方法により、ゲート電極に対して自己
整合的に分離用溝を形成することが可能になるので、ゲ
ート電極と分離用溝との間におけるゲート長方向の寸法
の縮小を図ることができる。
整合的に分離用溝を形成することが可能になるので、ゲ
ート電極と分離用溝との間におけるゲート長方向の寸法
の縮小を図ることができる。
【００３２】上記工程（ａ）においては、上記第２の絶
縁膜として互いに選択エッチングが可能な２種類の絶縁
膜を積層し、上記工程（ｂ）においては、上記上部絶縁
膜として、第１上部絶縁膜と第２上部絶縁膜との積層膜
を形成することにより、その後に基板の平坦化を行なう
処理が容易となる。
縁膜として互いに選択エッチングが可能な２種類の絶縁
膜を積層し、上記工程（ｂ）においては、上記上部絶縁
膜として、第１上部絶縁膜と第２上部絶縁膜との積層膜
を形成することにより、その後に基板の平坦化を行なう
処理が容易となる。
【００３３】上記工程（ｄ）の後に、基板上に第３の絶
縁膜を形成する工程（ｅ）と、上記第３の絶縁膜を少な
くとも上記上部絶縁膜および上記自己整合側壁膜の表面
が露出するまで除去して、上記分離用溝内から少なくと
も上記ゲート電極よりも上方に延びる素子分離用絶縁膜
を形成する工程（ｆ）とをさらに備えることにより、ゲ
ート電極に対して自己整合的に素子分離用絶縁膜を形成
することができる。
縁膜を形成する工程（ｅ）と、上記第３の絶縁膜を少な
くとも上記上部絶縁膜および上記自己整合側壁膜の表面
が露出するまで除去して、上記分離用溝内から少なくと
も上記ゲート電極よりも上方に延びる素子分離用絶縁膜
を形成する工程（ｆ）とをさらに備えることにより、ゲ
ート電極に対して自己整合的に素子分離用絶縁膜を形成
することができる。
【００３４】上記工程（ｆ）においては、ＣＭＰ法によ
り、上記上部絶縁膜，上記自己整合側壁膜及び上記素子
分離用絶縁膜の各上面を互いに同じ高さ位置にするよう
に平坦化することが好ましい。
り、上記上部絶縁膜，上記自己整合側壁膜及び上記素子
分離用絶縁膜の各上面を互いに同じ高さ位置にするよう
に平坦化することが好ましい。
【００３５】上記工程（ａ）においては、上記第２の絶
縁膜として互いに選択エッチングが可能な２種類の絶縁
膜を積層し、上記工程（ｂ）においては、上記上部絶縁
膜として第１上部絶縁膜と第２上部絶縁膜との積層膜を
形成し、上記工程（ｆ）においては、上記第３の絶縁
膜，上記第２上部絶縁膜及び上記自己整合側壁膜を上記
第１上部絶縁膜の表面が露出するまで除去することによ
り、形状の良好な自己整合側壁膜が得られるので、この
自己整合側壁膜を直接ソース・ドレインコンタクトとし
て用いる工程を採用しても、自己整合側壁膜をソース・
ドレインコンタクトのためのダミーとして用いる工程を
採用しても、より信頼性の高い半導体装置が得られるこ
とになる。
縁膜として互いに選択エッチングが可能な２種類の絶縁
膜を積層し、上記工程（ｂ）においては、上記上部絶縁
膜として第１上部絶縁膜と第２上部絶縁膜との積層膜を
形成し、上記工程（ｆ）においては、上記第３の絶縁
膜，上記第２上部絶縁膜及び上記自己整合側壁膜を上記
第１上部絶縁膜の表面が露出するまで除去することによ
り、形状の良好な自己整合側壁膜が得られるので、この
自己整合側壁膜を直接ソース・ドレインコンタクトとし
て用いる工程を採用しても、自己整合側壁膜をソース・
ドレインコンタクトのためのダミーとして用いる工程を
採用しても、より信頼性の高い半導体装置が得られるこ
とになる。
【００３６】上記工程（ｆ）においては、ＣＭＰ法を用
いて、上記第１上部絶縁膜，上記自己整合側壁膜及び上
記素子分離用絶縁膜の各上面を互いに同じ高さ位置にす
るように平坦化することが好ましい。
いて、上記第１上部絶縁膜，上記自己整合側壁膜及び上
記素子分離用絶縁膜の各上面を互いに同じ高さ位置にす
るように平坦化することが好ましい。
【００３７】上記工程（ｆ）の後に、上記自己整合側壁
膜を選択的に除去して上記半導体基板に到達する接続孔
を形成する工程（ｇ）と、上記接続孔内に導体材料を埋
め込んで、上記ソース・ドレイン拡散領域に達するソー
ス・ドレインコンタクトを上記ゲート電極に対して自己
整合的に形成する工程（ｈ）と、上記工程（ｂ）の後の
いずれかの時点で、上記半導体基板内における上記ゲー
ト電極の側方に位置する領域に不純物を導入して上記ゲ
ート電極に対して自己整合的にソース・ドレイン拡散領
域を形成する工程（ｉ）と、上記工程（ｂ）の後上記工
程（ｈ）の前のいずれかの時点で、上記ゲート電極及び
上部絶縁膜と上記ソース・ドレインコンタクトとの間に
介在する側壁絶縁膜を形成する工程（ｊ）とをさらに備
えることにより、半導体装置の各部がゲート電極に自己
整合することになり、半導体装置全体の微細化が容易に
なる。
膜を選択的に除去して上記半導体基板に到達する接続孔
を形成する工程（ｇ）と、上記接続孔内に導体材料を埋
め込んで、上記ソース・ドレイン拡散領域に達するソー
ス・ドレインコンタクトを上記ゲート電極に対して自己
整合的に形成する工程（ｈ）と、上記工程（ｂ）の後の
いずれかの時点で、上記半導体基板内における上記ゲー
ト電極の側方に位置する領域に不純物を導入して上記ゲ
ート電極に対して自己整合的にソース・ドレイン拡散領
域を形成する工程（ｉ）と、上記工程（ｂ）の後上記工
程（ｈ）の前のいずれかの時点で、上記ゲート電極及び
上部絶縁膜と上記ソース・ドレインコンタクトとの間に
介在する側壁絶縁膜を形成する工程（ｊ）とをさらに備
えることにより、半導体装置の各部がゲート電極に自己
整合することになり、半導体装置全体の微細化が容易に
なる。
【００３８】上記工程（ｊ）を、上記工程（ｂ）の後
で、上記上部絶縁膜及び上記ゲート電極の側面上に上記
側壁絶縁膜を残すように行なうことができる。
で、上記上部絶縁膜及び上記ゲート電極の側面上に上記
側壁絶縁膜を残すように行なうことができる。
【００３９】上記工程（ｉ）を、上記工程（ｂ）の後
（ｊ）の前に上記ゲート電極をマスクとするイオン注入
により上記半導体基板内に低濃度不純物を導入して低濃
度ソース・ドレイン領域を形成する工程と、上記工程
（ｊ）の後上記ゲート電極及び側壁絶縁膜をマスクとす
るイオン注入により、半導体基板内に高濃度不純物を導
入して高濃度ソース・ドレイン領域を形成する工程とに
分けて行なうことにより、短チャネル効果防止機能の高
いいわゆるＬＤＤ構造のＭＩＳトランジスタを容易に形
成することができる。
（ｊ）の前に上記ゲート電極をマスクとするイオン注入
により上記半導体基板内に低濃度不純物を導入して低濃
度ソース・ドレイン領域を形成する工程と、上記工程
（ｊ）の後上記ゲート電極及び側壁絶縁膜をマスクとす
るイオン注入により、半導体基板内に高濃度不純物を導
入して高濃度ソース・ドレイン領域を形成する工程とに
分けて行なうことにより、短チャネル効果防止機能の高
いいわゆるＬＤＤ構造のＭＩＳトランジスタを容易に形
成することができる。
【００４０】上記工程（ｉ）を、上記工程（ｇ）の後上
記工程（ｈ）の前に、少なくとも上記ゲート電極及び素
子分離絶縁膜をマスクとするイオン注入により行なうこ
とができる。
記工程（ｈ）の前に、少なくとも上記ゲート電極及び素
子分離絶縁膜をマスクとするイオン注入により行なうこ
とができる。
【００４１】また、上記工程（ｈ）においては、不純物
を含むソース・ドレインコンタクトを形成し、上記工程
（ｉ）を、上記工程（ｈ）の後に、上記ソース・ドレイ
ンコンタクトから不純物を上記半導体基板内に拡散させ
て行なうことにより、拡散深さの浅いソース・ドレイン
領域を形成することができる。
を含むソース・ドレインコンタクトを形成し、上記工程
（ｉ）を、上記工程（ｈ）の後に、上記ソース・ドレイ
ンコンタクトから不純物を上記半導体基板内に拡散させ
て行なうことにより、拡散深さの浅いソース・ドレイン
領域を形成することができる。
【００４２】上記工程（ｂ）の後で上記工程（ｃ）の前
に、上記半導体基板内における上記ゲート電極の側方に
ソース・ドレイン拡散領域を形成する工程（ｇ）と、上
記工程（ｂ）の後で上記工程（ｃ）の前に、上記上部絶
縁膜及び上記ゲート電極の側面上に側壁絶縁膜を形成す
る工程（ｈ）とをさらに備え、上記工程（ｃ）において
は、上記自己整合側壁膜として上記側壁絶縁膜上にソー
ス・ドレインコンタクトとなる導体膜を形成することに
より、自己整合側壁絶縁膜を除去して接続孔を形成する
工程と、接続孔に導体膜を埋め込む工程とが不要になる
ので、工程の簡素化を図ることができる。
に、上記半導体基板内における上記ゲート電極の側方に
ソース・ドレイン拡散領域を形成する工程（ｇ）と、上
記工程（ｂ）の後で上記工程（ｃ）の前に、上記上部絶
縁膜及び上記ゲート電極の側面上に側壁絶縁膜を形成す
る工程（ｈ）とをさらに備え、上記工程（ｃ）において
は、上記自己整合側壁膜として上記側壁絶縁膜上にソー
ス・ドレインコンタクトとなる導体膜を形成することに
より、自己整合側壁絶縁膜を除去して接続孔を形成する
工程と、接続孔に導体膜を埋め込む工程とが不要になる
ので、工程の簡素化を図ることができる。
【００４３】上記工程（ａ）の前に、上記半導体基板に
ゲート幅を規定するトレンチ型のゲート幅規定用分離絶
縁膜を形成する工程をさらに備えることにより、電気的
特性のばらつきの小さい半導体装置が得られることにな
る。
ゲート幅を規定するトレンチ型のゲート幅規定用分離絶
縁膜を形成する工程をさらに備えることにより、電気的
特性のばらつきの小さい半導体装置が得られることにな
る。
【００４４】
【発明の実施の形態】（第１の実施形態）図１（ａ）〜
（ｃ）は、ぞれぞれ順に、本発明の第１の実施形態に係
る半導体装置のチャネル方向（ゲート長方向）に平行な
断面における断面図、チャネル方向に垂直な断面（ゲー
ト幅方向に平行な断面）における断面図、及び平面図で
ある。ここで、図１（ａ）は図１（ｃ）に示すIa−Ia線
における断面図、図１（ｂ）は図１（ｃ）に示すIb−Ib
線における断面図である。
（ｃ）は、ぞれぞれ順に、本発明の第１の実施形態に係
る半導体装置のチャネル方向（ゲート長方向）に平行な
断面における断面図、チャネル方向に垂直な断面（ゲー
ト幅方向に平行な断面）における断面図、及び平面図で
ある。ここで、図１（ａ）は図１（ｃ）に示すIa−Ia線
における断面図、図１（ｂ）は図１（ｃ）に示すIb−Ib
線における断面図である。
【００４５】図１（ａ）に示すように、本実施形態の半
導体装置におけるＭＩＳトランジスタは、ゲート長方向
に平行な断面において、Ｓｉ基板１上に形成されたシリ
コン酸化膜からなるゲート絶縁膜２と、ゲート絶縁膜２
の上に形成されたポリシリコン膜及び低抵抗膜からなる
ポリメタル構造又はポリサイド構造のゲート電極３と、
ゲート電極３の上に形成されたシリコン窒化膜からなる
上部絶縁膜４と、ゲート電極３及び上部絶縁膜４の各側
面に跨って形成されたシリコン窒化膜からなる側壁絶縁
膜６と、Ｓｉ基板１に形成されたＬＤＤ領域５及び高濃
度ソース・ドレイン領域１２とを備えている。ここで、
上記ゲート電極３及び上部絶縁膜４とを併せて、ゲート
電極部１４とする。また、半導体装置には、ゲート電極
３（ゲート電極部１４）に対して自己整合的に形成され
たトレンチ型の素子分離用絶縁膜１０と、側壁絶縁膜６
と素子分離用絶縁膜１０とに挟まれ、かつ、高濃度ソー
ス・ドレイン領域１２上に位置するように、ゲート電極
３（ゲート電極部１４）に対して自己整合的に形成され
たソース・ドレインコンタクト１３とが設けられてい
る。そして、上部絶縁膜４、素子分離用絶縁膜１０，側
壁絶縁膜６及びソース・ドレインコンタクト１３などの
各上面は、ほぼ同じ高さ位置にあるように平坦化されて
いる。
導体装置におけるＭＩＳトランジスタは、ゲート長方向
に平行な断面において、Ｓｉ基板１上に形成されたシリ
コン酸化膜からなるゲート絶縁膜２と、ゲート絶縁膜２
の上に形成されたポリシリコン膜及び低抵抗膜からなる
ポリメタル構造又はポリサイド構造のゲート電極３と、
ゲート電極３の上に形成されたシリコン窒化膜からなる
上部絶縁膜４と、ゲート電極３及び上部絶縁膜４の各側
面に跨って形成されたシリコン窒化膜からなる側壁絶縁
膜６と、Ｓｉ基板１に形成されたＬＤＤ領域５及び高濃
度ソース・ドレイン領域１２とを備えている。ここで、
上記ゲート電極３及び上部絶縁膜４とを併せて、ゲート
電極部１４とする。また、半導体装置には、ゲート電極
３（ゲート電極部１４）に対して自己整合的に形成され
たトレンチ型の素子分離用絶縁膜１０と、側壁絶縁膜６
と素子分離用絶縁膜１０とに挟まれ、かつ、高濃度ソー
ス・ドレイン領域１２上に位置するように、ゲート電極
３（ゲート電極部１４）に対して自己整合的に形成され
たソース・ドレインコンタクト１３とが設けられてい
る。そして、上部絶縁膜４、素子分離用絶縁膜１０，側
壁絶縁膜６及びソース・ドレインコンタクト１３などの
各上面は、ほぼ同じ高さ位置にあるように平坦化されて
いる。
【００４６】また、Ｓｉ基板１内にはレトログレードウ
ェルが形成されていて、素子分離用絶縁膜１０の下端部
は、レトログレードウェルのうち比較的不純物濃度の濃
い奥方の領域に近くなっており、レトログレードウェル
のうちのこの領域がチャネルストッパー領域として機能
する。また、レトログレードウェルのうちゲート絶縁膜
２の直下方の領域はチャネル領域として機能するので、
この領域にはしきい値制御用の不純物がドープされてい
る。ただし、ｎチャネル型ＭＩＳトランジスタにおいて
は、ＬＤＤ領域５及び高濃度ソース・ドレイン領域１２
にはｎ型の不純物（リン，砒素など）がドープされ、レ
トログレードウェルにはｐ型の不純物（ボロンなど）が
ドープされている。一方、ｐチャネル型ＭＩＳトランジ
スタにおいては、ＬＤＤ領域５及び高濃度ソース・ドレ
イン領域１２にはｐ型の不純物（ボロンなど）がドープ
され、レトログレードウェルにはｎ型の不純物（砒素，
リンなど）がドープされている。
ェルが形成されていて、素子分離用絶縁膜１０の下端部
は、レトログレードウェルのうち比較的不純物濃度の濃
い奥方の領域に近くなっており、レトログレードウェル
のうちのこの領域がチャネルストッパー領域として機能
する。また、レトログレードウェルのうちゲート絶縁膜
２の直下方の領域はチャネル領域として機能するので、
この領域にはしきい値制御用の不純物がドープされてい
る。ただし、ｎチャネル型ＭＩＳトランジスタにおいて
は、ＬＤＤ領域５及び高濃度ソース・ドレイン領域１２
にはｎ型の不純物（リン，砒素など）がドープされ、レ
トログレードウェルにはｐ型の不純物（ボロンなど）が
ドープされている。一方、ｐチャネル型ＭＩＳトランジ
スタにおいては、ＬＤＤ領域５及び高濃度ソース・ドレ
イン領域１２にはｐ型の不純物（ボロンなど）がドープ
され、レトログレードウェルにはｎ型の不純物（砒素，
リンなど）がドープされている。
【００４７】さらに、図１（ｂ）に示すように、ゲート
電極３の全領域がゲート絶縁膜２上に位置している。す
なわち、ゲート電極３とＳｉ基板１との間は、ゲート絶
縁膜２のみで分離されている。従って、この第１の実施
形態では、ゲート幅は素子分離用絶縁膜１０によって規
定されているのではなく、ゲート電極３を挟んで相対向
する高濃度ソース・ドレイン領域１２のゲート幅方向の
寸法によって規定されている。
電極３の全領域がゲート絶縁膜２上に位置している。す
なわち、ゲート電極３とＳｉ基板１との間は、ゲート絶
縁膜２のみで分離されている。従って、この第１の実施
形態では、ゲート幅は素子分離用絶縁膜１０によって規
定されているのではなく、ゲート電極３を挟んで相対向
する高濃度ソース・ドレイン領域１２のゲート幅方向の
寸法によって規定されている。
【００４８】また、図１（ｃ）に示すように、ゲート電
極部１４は周囲を側壁絶縁膜６によって囲まれ、さら
に、側壁絶縁膜６の一部は周囲をトレンチ型の素子分離
用絶縁膜１０によって囲まれている。そして、高濃度ソ
ース・ドレイン領域１２の上方に位置する側壁絶縁膜６
と素子分離用絶縁膜１０との間の領域には接続孔が設け
られており、その接続孔にソース・ドレインコンタクト
１３が埋め込まれた構造となっている。
極部１４は周囲を側壁絶縁膜６によって囲まれ、さら
に、側壁絶縁膜６の一部は周囲をトレンチ型の素子分離
用絶縁膜１０によって囲まれている。そして、高濃度ソ
ース・ドレイン領域１２の上方に位置する側壁絶縁膜６
と素子分離用絶縁膜１０との間の領域には接続孔が設け
られており、その接続孔にソース・ドレインコンタクト
１３が埋め込まれた構造となっている。
【００４９】ただし、図１（ｂ）に示す断面において
は、必ずしも側壁絶縁膜６が存在していなくてもよい。
つまり、図１（ｃ）に示す構造において、側壁絶縁膜６
が、ゲート電極部１４とソース・ドレインコンタクト１
３との間にのみ介在していて、その他の部分ではゲート
電極部１４と素子分離用絶縁膜１０とが直接接触してい
てもよい。すなわち、ゲート電極３の一部位を通過する
横方向断面において、ゲート電極３，側壁絶縁膜６及び
ソース・ドレインコンタクト１３の全体の輪郭を構成す
る外周面が、素子分離用絶縁膜１０によって囲まれてい
ることが好ましい。
は、必ずしも側壁絶縁膜６が存在していなくてもよい。
つまり、図１（ｃ）に示す構造において、側壁絶縁膜６
が、ゲート電極部１４とソース・ドレインコンタクト１
３との間にのみ介在していて、その他の部分ではゲート
電極部１４と素子分離用絶縁膜１０とが直接接触してい
てもよい。すなわち、ゲート電極３の一部位を通過する
横方向断面において、ゲート電極３，側壁絶縁膜６及び
ソース・ドレインコンタクト１３の全体の輪郭を構成す
る外周面が、素子分離用絶縁膜１０によって囲まれてい
ることが好ましい。
【００５０】ここで、本実施形態の半導体装置の構造上
の特徴は、側壁絶縁膜６やソース・ドレインコンタクト
１３だけでなく、素子分離用絶縁膜１０がゲート電極部
１４（つまりゲート電極３）に対して自己整合的に形成
されていることと、トレンチ型の素子分離用絶縁膜１０
がゲート電極３よりも上方まで延びてソース・ドレイン
コンタクト１３に隣接している（言い換えると図２２に
示す従来の半導体装置における層間絶縁膜１１１として
も機能している）ことにある。そして、側壁絶縁膜６は
もちろんのこと、後述するように、素子分離用絶縁膜１
０及びソース・ドレインコンタクト１３が露光技術を用
いないで形成されており、両者のゲート電極部１４との
相対的な位置関係は自己整合的に決まっている。従っ
て、図１（ａ）に示す断面において、ゲート電極部１４
の両側におけるゲート電極部１４と素子分離用絶縁膜１
０との間隔はほぼ等しく、ゲート電極部１４の両側に、
側壁絶縁膜６を挟んで均等な寸法のソース・ドレインコ
ンタクト１３が形成されている。このような構造によ
り、ソース・ドレインコンタクト１３は露光技術を用い
ることなく形成できるため、最小露光寸法（デザインル
ール）より縮小することができる。例えば、ソース・ド
レインコンタクト１３のゲート長方向における寸法を最
小露光寸法よりも微細な０．０１μｍ〜０．１μｍの範
囲で任意に形成することができる。さらに、ゲート電極
部１４と素子分離用絶縁膜１０とソース・ドレインコン
タクト１３との位置関係において、マスク合わせのマー
ジンを確保する必要がないため、活性領域および高濃度
ソース・ドレイン領域１２のゲート長方向の寸法を最小
露光寸法よりも小さくすることができる。
の特徴は、側壁絶縁膜６やソース・ドレインコンタクト
１３だけでなく、素子分離用絶縁膜１０がゲート電極部
１４（つまりゲート電極３）に対して自己整合的に形成
されていることと、トレンチ型の素子分離用絶縁膜１０
がゲート電極３よりも上方まで延びてソース・ドレイン
コンタクト１３に隣接している（言い換えると図２２に
示す従来の半導体装置における層間絶縁膜１１１として
も機能している）ことにある。そして、側壁絶縁膜６は
もちろんのこと、後述するように、素子分離用絶縁膜１
０及びソース・ドレインコンタクト１３が露光技術を用
いないで形成されており、両者のゲート電極部１４との
相対的な位置関係は自己整合的に決まっている。従っ
て、図１（ａ）に示す断面において、ゲート電極部１４
の両側におけるゲート電極部１４と素子分離用絶縁膜１
０との間隔はほぼ等しく、ゲート電極部１４の両側に、
側壁絶縁膜６を挟んで均等な寸法のソース・ドレインコ
ンタクト１３が形成されている。このような構造によ
り、ソース・ドレインコンタクト１３は露光技術を用い
ることなく形成できるため、最小露光寸法（デザインル
ール）より縮小することができる。例えば、ソース・ド
レインコンタクト１３のゲート長方向における寸法を最
小露光寸法よりも微細な０．０１μｍ〜０．１μｍの範
囲で任意に形成することができる。さらに、ゲート電極
部１４と素子分離用絶縁膜１０とソース・ドレインコン
タクト１３との位置関係において、マスク合わせのマー
ジンを確保する必要がないため、活性領域および高濃度
ソース・ドレイン領域１２のゲート長方向の寸法を最小
露光寸法よりも小さくすることができる。
【００５１】次に、図２（ａ）〜図９（ｃ）を参照しな
がら、本発明の第１の実施形態の半導体装置の製造工程
について説明する。ここで、図２（ｃ）〜図９（ｃ）は
半導体装置の平面図、図２（ａ）〜図９（ａ）はそれぞ
れ図２（ｃ）〜図９（ｃ）のゲート長方向に平行な断面
（図２（ｃ）〜図９（ｃ）に示すIIa−IIa線〜IXa−IXa
線）における断面図、図２（ｂ）〜図９（ｂ）はゲート
幅方向に平行な断面（図２（ｃ）〜図９（ｃ）に示すII
b−IIb線〜IXb−IXb線）における断面図である。
がら、本発明の第１の実施形態の半導体装置の製造工程
について説明する。ここで、図２（ｃ）〜図９（ｃ）は
半導体装置の平面図、図２（ａ）〜図９（ａ）はそれぞ
れ図２（ｃ）〜図９（ｃ）のゲート長方向に平行な断面
（図２（ｃ）〜図９（ｃ）に示すIIa−IIa線〜IXa−IXa
線）における断面図、図２（ｂ）〜図９（ｂ）はゲート
幅方向に平行な断面（図２（ｃ）〜図９（ｃ）に示すII
b−IIb線〜IXb−IXb線）における断面図である。
【００５２】まず、図２（ａ）〜（ｃ）に示す工程で、
高エネルギーイオン注入法により、Ｓｉ基板１内にレト
ログレードウェルを形成し、さらに、熱酸化法により、
Ｓｉ基板１の表面を酸化して厚みが約５ｎｍのシリコン
酸化膜２ｘを形成する。その後、ＣＶＤ法により、シリ
コン酸化膜２ｘの上に、厚みが１００ｎｍのポリシリコ
ン膜と、厚みが約１０ｎｍの窒化チタン膜及び厚みが約
９０ｎｍのタングステン膜からなる低抵抗膜（合計厚み
が１００ｎｍ）と、厚みが約１５０ｎｍのシリコン窒化
膜とを順次堆積する。その後、ゲート電極形成用のレジ
スト膜（図示せず）の形成とドライエッチングとを行な
って、シリコン窒化膜，低抵抗膜及びポリシリコン膜を
パターニングして、上部絶縁膜４と、ポリシリコン膜及
び低抵抗膜からなるゲート電極３とを形成する。この工
程により、ゲート電極３及び上部絶縁膜４からなるゲー
ト電極部１４が形成される。このとき、ゲート電極３の
うち広幅の部分が、上方の配線とのコンタクトを形成す
るためのゲートコンタクト形成領域２７となる。そし
て、ゲートコンタクト形成領域２７を含むゲート電極３
の全領域がゲート絶縁膜２の上に形成される。なお、こ
の工程において、シリコン酸化膜２ｘのうちゲート電極
３下方の部分（ゲート絶縁膜２）のみを残すように、シ
リコン酸化膜２ｘをパターニングしてもよい。
高エネルギーイオン注入法により、Ｓｉ基板１内にレト
ログレードウェルを形成し、さらに、熱酸化法により、
Ｓｉ基板１の表面を酸化して厚みが約５ｎｍのシリコン
酸化膜２ｘを形成する。その後、ＣＶＤ法により、シリ
コン酸化膜２ｘの上に、厚みが１００ｎｍのポリシリコ
ン膜と、厚みが約１０ｎｍの窒化チタン膜及び厚みが約
９０ｎｍのタングステン膜からなる低抵抗膜（合計厚み
が１００ｎｍ）と、厚みが約１５０ｎｍのシリコン窒化
膜とを順次堆積する。その後、ゲート電極形成用のレジ
スト膜（図示せず）の形成とドライエッチングとを行な
って、シリコン窒化膜，低抵抗膜及びポリシリコン膜を
パターニングして、上部絶縁膜４と、ポリシリコン膜及
び低抵抗膜からなるゲート電極３とを形成する。この工
程により、ゲート電極３及び上部絶縁膜４からなるゲー
ト電極部１４が形成される。このとき、ゲート電極３の
うち広幅の部分が、上方の配線とのコンタクトを形成す
るためのゲートコンタクト形成領域２７となる。そし
て、ゲートコンタクト形成領域２７を含むゲート電極３
の全領域がゲート絶縁膜２の上に形成される。なお、こ
の工程において、シリコン酸化膜２ｘのうちゲート電極
３下方の部分（ゲート絶縁膜２）のみを残すように、シ
リコン酸化膜２ｘをパターニングしてもよい。
【００５３】次に、図３（ａ）〜（ｃ）に示す工程で、
少なくともソース・ドレイン形成領域が開口しているレ
ジスト膜１５及びゲート電極部１４をマスクとして、基
板面の法線に対して角度２０°〜４５°傾いた方向から
イオン注入を行なって（大傾角イオン注入）、Ｓｉ基板
１内に低濃度の不純物をドープすることにより、ゲート
電極部１４に対して自己整合的にＬＤＤ（低濃度ソース
・ドレイン）領域５を形成する。なお、図２（ａ）〜
（ｃ）に示す工程において、Ｓｉ基板１上のシリコン酸
化膜２ｘをゲート電極３の直下方の部分のみを残すよう
にパターニングしている場合には、このＬＤＤ領域５を
形成するためのイオン注入の前に、露出している基板表
面に約５ｎｍ程度の薄い保護酸化膜を形成しておいても
よい。この工程においては、ＬＤＤ領域５が、ゲート長
方向において最終的にソース・ドレイン領域となる領域
のみならず、後に素子分離用絶縁膜が形成される領域に
亘って形成されていてもよい。
少なくともソース・ドレイン形成領域が開口しているレ
ジスト膜１５及びゲート電極部１４をマスクとして、基
板面の法線に対して角度２０°〜４５°傾いた方向から
イオン注入を行なって（大傾角イオン注入）、Ｓｉ基板
１内に低濃度の不純物をドープすることにより、ゲート
電極部１４に対して自己整合的にＬＤＤ（低濃度ソース
・ドレイン）領域５を形成する。なお、図２（ａ）〜
（ｃ）に示す工程において、Ｓｉ基板１上のシリコン酸
化膜２ｘをゲート電極３の直下方の部分のみを残すよう
にパターニングしている場合には、このＬＤＤ領域５を
形成するためのイオン注入の前に、露出している基板表
面に約５ｎｍ程度の薄い保護酸化膜を形成しておいても
よい。この工程においては、ＬＤＤ領域５が、ゲート長
方向において最終的にソース・ドレイン領域となる領域
のみならず、後に素子分離用絶縁膜が形成される領域に
亘って形成されていてもよい。
【００５４】次に、図４（ａ）〜（ｃ）に示す工程で、
レジスト膜１５を除去した後、基板上に、厚みが約２０
ｎｍのシリコン窒化膜と厚みが６０ｎｍのＰＳＧ膜とを
順次堆積し、これらをエッチバックして、ゲート電極部
１４の側面にゲート電極部１４に対して自己整合的に側
壁絶縁膜６及び側壁ダミー７（自己整合側壁膜）を形成
する。つまり、平面的にみると、ゲート電極部１４の周
囲は側壁絶縁膜６及び側壁ダミー７によって囲まれるこ
とになる。あるいは、シリコン窒化膜のみを堆積して、
これをエッチバックしてゲート電極部１４の側面に側壁
絶縁膜６のみを形成するとともにシリコン酸化膜２ｘの
露出部分をも除去した後、基板上にＰＳＧ膜を堆積し、
これをエッチバックして、側壁絶縁膜６の上に側壁ダミ
ー７を形成してもよい。この側壁ダミー７の寸法によっ
て、最終的なソース・ドレインコンタクトのゲート長方
向の寸法が自己整合的に決まる。従って、側壁ダミー７
となる堆積膜（ＰＳＧ膜）の膜厚を設定することによっ
て、ソース・ドレインコンタクトの寸法を制御すること
ができる。例えば、ソース・ドレインコンタクトのゲー
ト長方向の寸法を最小露光寸法よりも微細な０．０１μ
ｍ〜０．１μｍの範囲で制御したい場合には、側壁ダミ
ー７となるＰＳＧ膜の堆積時における膜厚を１０ｎｍ〜
１００ｎｍの範囲で調整しておけばよい。
レジスト膜１５を除去した後、基板上に、厚みが約２０
ｎｍのシリコン窒化膜と厚みが６０ｎｍのＰＳＧ膜とを
順次堆積し、これらをエッチバックして、ゲート電極部
１４の側面にゲート電極部１４に対して自己整合的に側
壁絶縁膜６及び側壁ダミー７（自己整合側壁膜）を形成
する。つまり、平面的にみると、ゲート電極部１４の周
囲は側壁絶縁膜６及び側壁ダミー７によって囲まれるこ
とになる。あるいは、シリコン窒化膜のみを堆積して、
これをエッチバックしてゲート電極部１４の側面に側壁
絶縁膜６のみを形成するとともにシリコン酸化膜２ｘの
露出部分をも除去した後、基板上にＰＳＧ膜を堆積し、
これをエッチバックして、側壁絶縁膜６の上に側壁ダミ
ー７を形成してもよい。この側壁ダミー７の寸法によっ
て、最終的なソース・ドレインコンタクトのゲート長方
向の寸法が自己整合的に決まる。従って、側壁ダミー７
となる堆積膜（ＰＳＧ膜）の膜厚を設定することによっ
て、ソース・ドレインコンタクトの寸法を制御すること
ができる。例えば、ソース・ドレインコンタクトのゲー
ト長方向の寸法を最小露光寸法よりも微細な０．０１μ
ｍ〜０．１μｍの範囲で制御したい場合には、側壁ダミ
ー７となるＰＳＧ膜の堆積時における膜厚を１０ｎｍ〜
１００ｎｍの範囲で調整しておけばよい。
【００５５】次に、図５（ａ）〜（ｃ）に示す工程で、
ソース・ドレイン形成領域を覆うレジスト膜１６を形成
した後、このレジスト膜１６をマスクとして、側壁ダミ
ー７の一部を例えばフッ酸を含む選択エッチング液によ
って選択的に除去した後、シリコン酸化膜２ｘ及び側壁
絶縁膜６のうち側壁ダミー７の除去された一部の下方に
存在していた部分を異方性エッチングにより除去する。
この工程により、ソース・ドレイン形成領域の上のみに
コンタクト形成用側壁ダミー８及びシリコン酸化膜２ｘ
が残存する。このとき、図４（ａ）〜（ｃ）に示す工程
で側壁絶縁膜６と側壁ダミー７とを別々に形成する手順
を採用した場合には、側壁ダミー７の下方にはシリコン
酸化膜２ｘも側壁絶縁膜６も存在していないので、異方
性エッチングによる除去は必要がない。また、この工程
で、側壁絶縁膜６のうちレジスト膜１６によって覆われ
ていない部分を、すべて選択的に除去してもよい。
ソース・ドレイン形成領域を覆うレジスト膜１６を形成
した後、このレジスト膜１６をマスクとして、側壁ダミ
ー７の一部を例えばフッ酸を含む選択エッチング液によ
って選択的に除去した後、シリコン酸化膜２ｘ及び側壁
絶縁膜６のうち側壁ダミー７の除去された一部の下方に
存在していた部分を異方性エッチングにより除去する。
この工程により、ソース・ドレイン形成領域の上のみに
コンタクト形成用側壁ダミー８及びシリコン酸化膜２ｘ
が残存する。このとき、図４（ａ）〜（ｃ）に示す工程
で側壁絶縁膜６と側壁ダミー７とを別々に形成する手順
を採用した場合には、側壁ダミー７の下方にはシリコン
酸化膜２ｘも側壁絶縁膜６も存在していないので、異方
性エッチングによる除去は必要がない。また、この工程
で、側壁絶縁膜６のうちレジスト膜１６によって覆われ
ていない部分を、すべて選択的に除去してもよい。
【００５６】なお、レジスト膜１６は、ゲート幅方向に
おいてはＬＤＤ領域５が形成されている領域に包含さ
れ、ゲート長方向においては少なくともゲート電極部１
４及び側壁ダミー７を覆うように形成されていればよ
い。
おいてはＬＤＤ領域５が形成されている領域に包含さ
れ、ゲート長方向においては少なくともゲート電極部１
４及び側壁ダミー７を覆うように形成されていればよ
い。
【００５７】次に、図６（ａ）〜（ｃ）に示す工程で、
レジスト膜１６を除去した後、上部絶縁膜４，側壁絶縁
膜６及びコンタクト形成用側壁ダミー８をマスクとする
選択エッチングにより、Ｓｉ基板１のうち露出している
部分を深さ方向にエッチングして、高濃度ソース・ドレ
イン領域よりも深くなるように深さ０．３μｍの分離用
溝９を形成する。この分離用溝９のコンタクト形成用側
壁ダミー８に隣接する部分は、コンタクト形成用側壁ダ
ミー８に対して自己整合的に形成され、コンタクト形成
用側壁ダミー８は上述のようにゲート電極部１４に対し
て自己整合的に形成されることから、分離用溝９のソー
ス・ドレイン形成領域に隣接する部分もゲート電極部１
４に対して自己整合的に形成されている。また、分離用
溝９のそれ以外の部分は、側壁絶縁膜６のみを挟んでゲ
ート電極部１４に対して自己整合的に形成されているの
で、分離用溝９の全体がゲート電極部１４に対して自己
整合的に形成されていることになる。
レジスト膜１６を除去した後、上部絶縁膜４，側壁絶縁
膜６及びコンタクト形成用側壁ダミー８をマスクとする
選択エッチングにより、Ｓｉ基板１のうち露出している
部分を深さ方向にエッチングして、高濃度ソース・ドレ
イン領域よりも深くなるように深さ０．３μｍの分離用
溝９を形成する。この分離用溝９のコンタクト形成用側
壁ダミー８に隣接する部分は、コンタクト形成用側壁ダ
ミー８に対して自己整合的に形成され、コンタクト形成
用側壁ダミー８は上述のようにゲート電極部１４に対し
て自己整合的に形成されることから、分離用溝９のソー
ス・ドレイン形成領域に隣接する部分もゲート電極部１
４に対して自己整合的に形成されている。また、分離用
溝９のそれ以外の部分は、側壁絶縁膜６のみを挟んでゲ
ート電極部１４に対して自己整合的に形成されているの
で、分離用溝９の全体がゲート電極部１４に対して自己
整合的に形成されていることになる。
【００５８】次に、図７（ａ）〜（ｃ）に示す工程で、
基板上に厚みが約１．２μｍのＣＶＤシリコン酸化膜を
堆積した後、ＣＭＰ（化学的機械的研磨）により、少な
くとも上部絶縁膜４及びコンタクト形成用側壁ダミー８
の表面が露出するまでＣＶＤシリコン酸化膜を研磨し
て、分離用溝９にＣＶＤシリコン酸化膜を埋め込んで素
子分離用絶縁膜１０を形成する。このとき、コンタクト
形成用側壁ダミー８の上部をある程度除去するまでＣＭ
Ｐを行なってもよい。あるいは、ＣＭＰにより、ＣＶＤ
シリコン酸化膜の上面が平坦化されるまでＣＶＤシリコ
ン酸化膜のみを研磨した後は、ＣＶＤシリコン酸化膜を
エッチバックして、上部絶縁膜４及びコンタクト形成用
側壁ダミー８の表面を露出させてもよい。
基板上に厚みが約１．２μｍのＣＶＤシリコン酸化膜を
堆積した後、ＣＭＰ（化学的機械的研磨）により、少な
くとも上部絶縁膜４及びコンタクト形成用側壁ダミー８
の表面が露出するまでＣＶＤシリコン酸化膜を研磨し
て、分離用溝９にＣＶＤシリコン酸化膜を埋め込んで素
子分離用絶縁膜１０を形成する。このとき、コンタクト
形成用側壁ダミー８の上部をある程度除去するまでＣＭ
Ｐを行なってもよい。あるいは、ＣＭＰにより、ＣＶＤ
シリコン酸化膜の上面が平坦化されるまでＣＶＤシリコ
ン酸化膜のみを研磨した後は、ＣＶＤシリコン酸化膜を
エッチバックして、上部絶縁膜４及びコンタクト形成用
側壁ダミー８の表面を露出させてもよい。
【００５９】この工程により、ゲート電極部１４は、ソ
ース・ドレイン形成領域においては側壁絶縁膜６及びコ
ンタクト形成用側壁ダミー８を挟んで、それ以外の領域
では側壁絶縁膜６のみを挟んで、Ｓｉ基板１上に形成さ
れたトレンチ型の素子分離用絶縁膜１０によって囲まれ
る。しかも、素子分離用絶縁膜１０，上部絶縁膜４及び
コンタクト形成用側壁ダミー８の各上面は、互いにほぼ
同じ高さ位置にあるように平坦化される。また、ＬＤＤ
領域５のゲート長方向の外方側端部も素子分離用絶縁膜
１０によって明確に区画される。
ース・ドレイン形成領域においては側壁絶縁膜６及びコ
ンタクト形成用側壁ダミー８を挟んで、それ以外の領域
では側壁絶縁膜６のみを挟んで、Ｓｉ基板１上に形成さ
れたトレンチ型の素子分離用絶縁膜１０によって囲まれ
る。しかも、素子分離用絶縁膜１０，上部絶縁膜４及び
コンタクト形成用側壁ダミー８の各上面は、互いにほぼ
同じ高さ位置にあるように平坦化される。また、ＬＤＤ
領域５のゲート長方向の外方側端部も素子分離用絶縁膜
１０によって明確に区画される。
【００６０】次に、図８（ａ）〜（ｃ）に示す工程で、
コンタクト形成用側壁ダミー８を例えばフッ酸を含む選
択エッチング液によって選択的に除去した後、側壁絶縁
膜６及びシリコン酸化膜２ｘのうちコンタクト形成用側
壁ダミー８の下方に存在している部分を異方性エッチン
グにより除去することによって、ゲート電極部１４（ゲ
ート電極３）に対して自己整合的に接続孔１１を形成す
る。なお、図４（ａ）〜（ｃ）に示す工程で、側壁絶縁
膜６と側壁ダミー７とを別々に形成した場合には、コン
タクト形成用側壁ダミー８の下方にはシリコン酸化膜２
ｘや側壁絶縁膜６が存在していないので異方性エッチン
グによる除去は必要がない。その後、ゲート電極部１
４，側壁絶縁膜６及び素子分離用絶縁膜１０をマスクに
して、ほぼ垂直方向からのイオン注入により、Ｓｉ基板
１内に高濃度の不純物をドープして、高濃度ソース・ド
レイン領域１２を形成する。このとき、高濃度ソース・
ドレイン領域１２は、ゲート電極部１４に対して自己整
合的に形成される。
コンタクト形成用側壁ダミー８を例えばフッ酸を含む選
択エッチング液によって選択的に除去した後、側壁絶縁
膜６及びシリコン酸化膜２ｘのうちコンタクト形成用側
壁ダミー８の下方に存在している部分を異方性エッチン
グにより除去することによって、ゲート電極部１４（ゲ
ート電極３）に対して自己整合的に接続孔１１を形成す
る。なお、図４（ａ）〜（ｃ）に示す工程で、側壁絶縁
膜６と側壁ダミー７とを別々に形成した場合には、コン
タクト形成用側壁ダミー８の下方にはシリコン酸化膜２
ｘや側壁絶縁膜６が存在していないので異方性エッチン
グによる除去は必要がない。その後、ゲート電極部１
４，側壁絶縁膜６及び素子分離用絶縁膜１０をマスクに
して、ほぼ垂直方向からのイオン注入により、Ｓｉ基板
１内に高濃度の不純物をドープして、高濃度ソース・ド
レイン領域１２を形成する。このとき、高濃度ソース・
ドレイン領域１２は、ゲート電極部１４に対して自己整
合的に形成される。
【００６１】次に、図９（ａ）〜（ｃ）に示す工程で、
接続孔１１内をタングステンなどで埋めてソース・ドレ
インコンタクト１３を形成する。このとき、ソース・ド
レインコンタクト１３は、ゲート電極部１４に対して自
己整合的に形成され、かつ、高濃度ソース・ドレイン領
域１２のほぼ全領域上に形成される。このとき、ソース
・ドレインコンタクト１３を、Ｔｉ／ＴｉＮなどのバリ
アメタル膜の上に、タングステン，アルミニウム合金，
銅などの金属膜を埋め込むことにより形成してもよい。
接続孔１１内をタングステンなどで埋めてソース・ドレ
インコンタクト１３を形成する。このとき、ソース・ド
レインコンタクト１３は、ゲート電極部１４に対して自
己整合的に形成され、かつ、高濃度ソース・ドレイン領
域１２のほぼ全領域上に形成される。このとき、ソース
・ドレインコンタクト１３を、Ｔｉ／ＴｉＮなどのバリ
アメタル膜の上に、タングステン，アルミニウム合金，
銅などの金属膜を埋め込むことにより形成してもよい。
【００６２】本実施形態の製造工程によると、図４
（ａ）〜（ｃ）に示す工程において、ゲート電極部１４
の側方に側壁ダミー７をゲート電極部１４に対して自己
整合的に形成し、その後、図６（ａ）〜（ｃ），図７
（ａ）〜（ｃ）に示す工程において、側壁ダミー７の一
部であるコンタクト形成用側壁ダミー８及びゲート電極
部１４に対して自己整合的に分離用溝９及び素子分離用
絶縁膜１０を形成している。さらに、図８（ａ）〜
（ｃ），図９（ａ）〜（ｃ）に示す工程において、ゲー
ト電極３及び素子分離用絶縁膜１０に対して、接続孔１
１及び高濃度ソース・ドレイン領域１２及びソース・ド
レインコンタクト１３を自己整合的に形成している。す
なわち、ゲート電極部１４に対して、ＬＤＤ領域５，高
濃度ソース・ドレイン領域１２，側壁絶縁膜６，素子分
離用絶縁膜１０及びソース・ドレインコンタクト１３を
全て自己整合的に形成することができる。
（ａ）〜（ｃ）に示す工程において、ゲート電極部１４
の側方に側壁ダミー７をゲート電極部１４に対して自己
整合的に形成し、その後、図６（ａ）〜（ｃ），図７
（ａ）〜（ｃ）に示す工程において、側壁ダミー７の一
部であるコンタクト形成用側壁ダミー８及びゲート電極
部１４に対して自己整合的に分離用溝９及び素子分離用
絶縁膜１０を形成している。さらに、図８（ａ）〜
（ｃ），図９（ａ）〜（ｃ）に示す工程において、ゲー
ト電極３及び素子分離用絶縁膜１０に対して、接続孔１
１及び高濃度ソース・ドレイン領域１２及びソース・ド
レインコンタクト１３を自己整合的に形成している。す
なわち、ゲート電極部１４に対して、ＬＤＤ領域５，高
濃度ソース・ドレイン領域１２，側壁絶縁膜６，素子分
離用絶縁膜１０及びソース・ドレインコンタクト１３を
全て自己整合的に形成することができる。
【００６３】従って、マスク合わせ精度や最小露光寸法
による制限を受けることなく、最小露光寸法以下の微細
な寸法を有するソース・ドレインコンタクト１３や高濃
度ソース・ドレイン領域１２を形成することができるの
で、活性領域のゲート長方向の寸法を大幅に縮小するこ
とができる。例えば、上述の製造方法の条件であれば、
図９（ａ）に示すように、半導体装置の各部のゲート長
方向の各寸法は、ゲート電極３のゲート長が０．１５μ
ｍ、側壁絶縁膜６のゲート長方向の寸法が両側で０．０
４μｍ（片側で０．０２μｍ）、ソース・ドレインコン
タクト１３のゲート長方向の寸法が両側で０．１２μｍ
（片側で０．０６μｍ）となり、両側の素子分離用絶縁
膜１０によって挟まれる活性領域全体のゲート長方向の
寸法は約０．３１μｍとなる。また、活性領域のうちゲ
ート電極３（ゲート長０．１５μｍ）の下方部分を除く
領域のゲート長方向の寸法は約０．１６μｍとなる。
による制限を受けることなく、最小露光寸法以下の微細
な寸法を有するソース・ドレインコンタクト１３や高濃
度ソース・ドレイン領域１２を形成することができるの
で、活性領域のゲート長方向の寸法を大幅に縮小するこ
とができる。例えば、上述の製造方法の条件であれば、
図９（ａ）に示すように、半導体装置の各部のゲート長
方向の各寸法は、ゲート電極３のゲート長が０．１５μ
ｍ、側壁絶縁膜６のゲート長方向の寸法が両側で０．０
４μｍ（片側で０．０２μｍ）、ソース・ドレインコン
タクト１３のゲート長方向の寸法が両側で０．１２μｍ
（片側で０．０６μｍ）となり、両側の素子分離用絶縁
膜１０によって挟まれる活性領域全体のゲート長方向の
寸法は約０．３１μｍとなる。また、活性領域のうちゲ
ート電極３（ゲート長０．１５μｍ）の下方部分を除く
領域のゲート長方向の寸法は約０．１６μｍとなる。
【００６４】すなわち、上述のような各部の寸法を採用
することにより、本実施形態の半導体装置は、従来の半
導体装置に比べて、具体的には、以下のような利点を有
することになる。
することにより、本実施形態の半導体装置は、従来の半
導体装置に比べて、具体的には、以下のような利点を有
することになる。
【００６５】まず、活性領域全体の寸法について本実施
形態の半導体装置と従来の半導体装置とを比較する。図
２４（ａ）に示すように、従来の半導体装置における活
性領域全体のゲート長方向の寸法は、約０．６７μｍで
あった。したがって、本実施形態の半導体装置により、
活性領域全体のゲート長方向の寸法を、従来の半導体装
置における活性領域全体のゲート長方向の寸法の１／２
程度に縮小できることになる。
形態の半導体装置と従来の半導体装置とを比較する。図
２４（ａ）に示すように、従来の半導体装置における活
性領域全体のゲート長方向の寸法は、約０．６７μｍで
あった。したがって、本実施形態の半導体装置により、
活性領域全体のゲート長方向の寸法を、従来の半導体装
置における活性領域全体のゲート長方向の寸法の１／２
程度に縮小できることになる。
【００６６】また、本実施形態の半導体装置によると、
活性領域全体のゲート長方向の寸法は、ゲート長寸法に
対して２．０倍程度で済むことになる。すなわち、従来
の半導体装置においては、マスク合わせのマージンは、
ゲート電極等のデザインルールの微細化に比例して小さ
くならないため、デザインルールの微細化が進むにつれ
て、半導体素子の微細化のための大きな障害となってい
たのに対し、本実施形態の半導体装置においては、ゲー
ト長寸法の微細化にほぼ追随して半導体装置の微細化が
可能になる。
活性領域全体のゲート長方向の寸法は、ゲート長寸法に
対して２．０倍程度で済むことになる。すなわち、従来
の半導体装置においては、マスク合わせのマージンは、
ゲート電極等のデザインルールの微細化に比例して小さ
くならないため、デザインルールの微細化が進むにつれ
て、半導体素子の微細化のための大きな障害となってい
たのに対し、本実施形態の半導体装置においては、ゲー
ト長寸法の微細化にほぼ追随して半導体装置の微細化が
可能になる。
【００６７】また、図２４（ａ）に示す従来の半導体装
置における活性領域のうちゲート電極３の下方部分を除
く領域のゲート長方向の寸法は約０．５２μｍであった
ので、本実施形態における当該領域のゲート長方向の寸
法は、従来の半導体装置における当該領域のゲート長方
向の寸法の１／３程度に縮小されている。従って、本実
施形態の半導体装置により、接合容量の低減が可能にな
り、よって、ＭＩＳトランジスタの動作の高速化が可能
になる。
置における活性領域のうちゲート電極３の下方部分を除
く領域のゲート長方向の寸法は約０．５２μｍであった
ので、本実施形態における当該領域のゲート長方向の寸
法は、従来の半導体装置における当該領域のゲート長方
向の寸法の１／３程度に縮小されている。従って、本実
施形態の半導体装置により、接合容量の低減が可能にな
り、よって、ＭＩＳトランジスタの動作の高速化が可能
になる。
【００６８】なお、上記第１の実施形態において、側壁
ダミー７は、Ｓｉ基板１に分離用溝９を形成するための
エッチングマスクとなり、かつ、上部絶縁膜４及び素子
分離用絶縁膜１０に対して選択的に除去できる材料であ
ればよい。例えば、上部絶縁膜４、側壁絶縁膜６及び素
子分離用絶縁膜１０がそれぞれシリコン酸化膜で形成さ
れている場合、側壁ダミー７はシリコン窒化膜で形成す
ればよい。
ダミー７は、Ｓｉ基板１に分離用溝９を形成するための
エッチングマスクとなり、かつ、上部絶縁膜４及び素子
分離用絶縁膜１０に対して選択的に除去できる材料であ
ればよい。例えば、上部絶縁膜４、側壁絶縁膜６及び素
子分離用絶縁膜１０がそれぞれシリコン酸化膜で形成さ
れている場合、側壁ダミー７はシリコン窒化膜で形成す
ればよい。
【００６９】また、上記第１の実施形態においては、図
４（ａ）〜（ｃ）に示す工程で、側壁ダミー７と同時に
ゲート電極３とソース・ドレインコンタクト１３とを絶
縁分離するための側壁絶縁膜６の形成を行っているが、
図４（ａ）〜（ｃ）に示す工程では側壁ダミー７の形成
のみを行い、図８（ａ）〜（ｃ）に示す工程で接続孔１
１を形成した後、接続孔１１内に露出する少なくとも上
部絶縁膜４及びゲート電極３の側面上に側壁絶縁膜を形
成してもよい。この方法によっても、ゲート電極３とソ
ース・ドレインコンタクト１３とを絶縁分離することが
できる。
４（ａ）〜（ｃ）に示す工程で、側壁ダミー７と同時に
ゲート電極３とソース・ドレインコンタクト１３とを絶
縁分離するための側壁絶縁膜６の形成を行っているが、
図４（ａ）〜（ｃ）に示す工程では側壁ダミー７の形成
のみを行い、図８（ａ）〜（ｃ）に示す工程で接続孔１
１を形成した後、接続孔１１内に露出する少なくとも上
部絶縁膜４及びゲート電極３の側面上に側壁絶縁膜を形
成してもよい。この方法によっても、ゲート電極３とソ
ース・ドレインコンタクト１３とを絶縁分離することが
できる。
【００７０】（第２の実施形態）図１０（ａ）〜（ｃ）
は、それぞれ順に、本発明の第２の実施形態に係る半導
体装置のチャネル方向に平行な断面（ゲート長方向）に
おける断面図、チャネル方向に垂直な断面（ゲート幅方
向）における断面図、及び平面図である。ここで、図１
０（ａ）は図１０（ｃ）に示すXa−Xa線における断面
図、図１０（ｂ）は図１０（ｃ）に示すXb−Xb線におけ
る断面図である。
は、それぞれ順に、本発明の第２の実施形態に係る半導
体装置のチャネル方向に平行な断面（ゲート長方向）に
おける断面図、チャネル方向に垂直な断面（ゲート幅方
向）における断面図、及び平面図である。ここで、図１
０（ａ）は図１０（ｃ）に示すXa−Xa線における断面
図、図１０（ｂ）は図１０（ｃ）に示すXb−Xb線におけ
る断面図である。
【００７１】図１０（ａ）に示すように、本実施形態の
ＭＩＳトランジスタは、ゲート長方向においては、第１
の実施形態の図１（ａ）に示す構造と基本的に同じ構造
を有している。すなわち、ゲート長方向に平行な断面に
おいて、Ｓｉ基板１上に形成されたシリコン酸化膜から
なるゲート絶縁膜２と、ゲート絶縁膜２の上に形成され
たポリシリコン膜及び低抵抗膜からなるポリメタル構造
又はポリサイド構造のゲート電極３と、ゲート電極３の
上に形成されたシリコン窒化膜からなる上部絶縁膜４
と、ゲート電極３及び上部絶縁膜４の各側面に跨って形
成されたシリコン窒化膜からなる側壁絶縁膜２１と、Ｓ
ｉ基板１に形成されたＬＤＤ領域５及び高濃度ソース・
ドレイン領域２２とを備えている。ここで、上記ゲート
電極３及び上部絶縁膜４とを併せて、ゲート電極部１４
とする。また、半導体装置には、ゲート電極３（ゲート
電極部１４）に対して自己整合的に形成されたトレンチ
型の素子分離用絶縁膜２８と、側壁絶縁膜２１と素子分
離用絶縁膜２８との間の高濃度ソース・ドレイン領域２
２上にゲート電極３（ゲート電極部１４）に対して自己
整合的に形成されたソース・ドレインコンタクト２９と
が設けられている。そして、上部絶縁膜４、素子分離用
絶縁膜２８，側壁絶縁膜２１及びソース・ドレインコン
タクト２９などの各上面は、互いにほぼ同じ高さ位置に
あるように平坦化されている。また、Ｓｉ基板１内に
は、第１の実施形態で説明したようなチャネルストッパ
ーなどとして機能するレトログレードウェルが形成され
ている。
ＭＩＳトランジスタは、ゲート長方向においては、第１
の実施形態の図１（ａ）に示す構造と基本的に同じ構造
を有している。すなわち、ゲート長方向に平行な断面に
おいて、Ｓｉ基板１上に形成されたシリコン酸化膜から
なるゲート絶縁膜２と、ゲート絶縁膜２の上に形成され
たポリシリコン膜及び低抵抗膜からなるポリメタル構造
又はポリサイド構造のゲート電極３と、ゲート電極３の
上に形成されたシリコン窒化膜からなる上部絶縁膜４
と、ゲート電極３及び上部絶縁膜４の各側面に跨って形
成されたシリコン窒化膜からなる側壁絶縁膜２１と、Ｓ
ｉ基板１に形成されたＬＤＤ領域５及び高濃度ソース・
ドレイン領域２２とを備えている。ここで、上記ゲート
電極３及び上部絶縁膜４とを併せて、ゲート電極部１４
とする。また、半導体装置には、ゲート電極３（ゲート
電極部１４）に対して自己整合的に形成されたトレンチ
型の素子分離用絶縁膜２８と、側壁絶縁膜２１と素子分
離用絶縁膜２８との間の高濃度ソース・ドレイン領域２
２上にゲート電極３（ゲート電極部１４）に対して自己
整合的に形成されたソース・ドレインコンタクト２９と
が設けられている。そして、上部絶縁膜４、素子分離用
絶縁膜２８，側壁絶縁膜２１及びソース・ドレインコン
タクト２９などの各上面は、互いにほぼ同じ高さ位置に
あるように平坦化されている。また、Ｓｉ基板１内に
は、第１の実施形態で説明したようなチャネルストッパ
ーなどとして機能するレトログレードウェルが形成され
ている。
【００７２】第１の実施形態においては、図１（ａ）に
示すように、ゲート絶縁膜２がゲート電極３及び側壁絶
縁膜６の下方に介在しているのに対し、本実施形態にお
いては、ゲート絶縁膜２はゲート電極３の下方のみに設
けられている。ただし、ゲート絶縁膜２の構造は、第１
の実施形態と同じ構造にしてもよい。
示すように、ゲート絶縁膜２がゲート電極３及び側壁絶
縁膜６の下方に介在しているのに対し、本実施形態にお
いては、ゲート絶縁膜２はゲート電極３の下方のみに設
けられている。ただし、ゲート絶縁膜２の構造は、第１
の実施形態と同じ構造にしてもよい。
【００７３】そして、この第２の実施形態の半導体装置
は、図１０（ｂ）に示すように、ゲート幅方向において
ゲート幅を規定する深さ０．３μｍのトレンチ型のゲー
ト幅規定用分離絶縁膜２０を備えている点で、図１
（ｂ）に示す第１の実施形態の半導体装置の構造とは大
きく異なっている。
は、図１０（ｂ）に示すように、ゲート幅方向において
ゲート幅を規定する深さ０．３μｍのトレンチ型のゲー
ト幅規定用分離絶縁膜２０を備えている点で、図１
（ｂ）に示す第１の実施形態の半導体装置の構造とは大
きく異なっている。
【００７４】さらに、図１０（ｃ）に示すように、ゲー
ト電極部１４は周囲を側壁絶縁膜２１によって囲まれ、
さらに、側壁絶縁膜２１の一部は周囲をトレンチ型の素
子分離用絶縁膜２８によって囲まれている。そして、高
濃度ソース・ドレイン領域２２の上方に位置する側壁絶
縁膜２１と素子分離用絶縁膜２８との間の領域には、接
続孔が設けられており、その接続孔にソース・ドレイン
コンタクト２９が埋め込まれた構造となっている。ただ
し、図１０（ｂ）に示す断面においては、必ずしも側壁
絶縁膜２１が存在していなくてもよい。つまり、図１０
（ｃ）に示す構造において、側壁絶縁膜２１が、ゲート
電極部１４とソース・ドレインコンタクト２９との間に
のみ介在していて、その他の部分ではゲート電極部１４
と素子分離用絶縁膜１０とが直接接触していてもよい。
すなわち、ゲート電極３の一部位を通過する横方向断面
において、ゲート電極３，側壁絶縁膜２１及びソース・
ドレインコンタクト２９の全体の輪郭を構成する外周面
が、素子分離用絶縁膜２８によって囲まれていることが
好ましい。
ト電極部１４は周囲を側壁絶縁膜２１によって囲まれ、
さらに、側壁絶縁膜２１の一部は周囲をトレンチ型の素
子分離用絶縁膜２８によって囲まれている。そして、高
濃度ソース・ドレイン領域２２の上方に位置する側壁絶
縁膜２１と素子分離用絶縁膜２８との間の領域には、接
続孔が設けられており、その接続孔にソース・ドレイン
コンタクト２９が埋め込まれた構造となっている。ただ
し、図１０（ｂ）に示す断面においては、必ずしも側壁
絶縁膜２１が存在していなくてもよい。つまり、図１０
（ｃ）に示す構造において、側壁絶縁膜２１が、ゲート
電極部１４とソース・ドレインコンタクト２９との間に
のみ介在していて、その他の部分ではゲート電極部１４
と素子分離用絶縁膜１０とが直接接触していてもよい。
すなわち、ゲート電極３の一部位を通過する横方向断面
において、ゲート電極３，側壁絶縁膜２１及びソース・
ドレインコンタクト２９の全体の輪郭を構成する外周面
が、素子分離用絶縁膜２８によって囲まれていることが
好ましい。
【００７５】本実施形態の半導体装置は、第１の実施形
態の半導体装置の特徴、つまり、側壁絶縁膜２１やソー
ス・ドレインコンタクト２９だけでなく、素子分離用絶
縁膜２８がゲート電極部１４に対して自己整合的に形成
されていることと、トレンチ型の素子分離用絶縁膜２８
が基板よりも上方まで延びてソース・ドレインコンタク
ト２９に隣接している（言い換えると図２２に示す従来
の半導体装置における層間絶縁膜１１１としても機能し
ている）ことに加えて、以下の特徴を有している。すな
わち、活性領域がゲート長方向に設けられた素子分離用
絶縁膜２８とゲート幅方向に設けられたゲート幅規定用
分離絶縁膜２０によって取り囲まれており、これによっ
て、後述するように、半導体装置の電気的特性のばらつ
きを低減することができる。
態の半導体装置の特徴、つまり、側壁絶縁膜２１やソー
ス・ドレインコンタクト２９だけでなく、素子分離用絶
縁膜２８がゲート電極部１４に対して自己整合的に形成
されていることと、トレンチ型の素子分離用絶縁膜２８
が基板よりも上方まで延びてソース・ドレインコンタク
ト２９に隣接している（言い換えると図２２に示す従来
の半導体装置における層間絶縁膜１１１としても機能し
ている）ことに加えて、以下の特徴を有している。すな
わち、活性領域がゲート長方向に設けられた素子分離用
絶縁膜２８とゲート幅方向に設けられたゲート幅規定用
分離絶縁膜２０によって取り囲まれており、これによっ
て、後述するように、半導体装置の電気的特性のばらつ
きを低減することができる。
【００７６】次に、図１１（ａ）〜図１８（ｃ）を参照
しながら、本発明の第２の実施形態の半導体装置の製造
工程について説明する。ここで、図１１（ｃ）〜図１８
（ｃ）は半導体装置の平面図、図１１（ａ）〜図１８
（ａ）はそれぞれ図１１（ｃ）〜図１８（ｃ）のゲート
長方向に平行な断面（図１１（ｃ）〜図１８（ｃ）に示
すXIa−XIa線〜XVIIIa−XVIIIa線）における断面図、図
１１（ｂ）〜図１８（ｂ）はゲート幅方向に平行な断面
（図１１（ｃ）〜図１８（ｃ）に示すXIb−XIb線〜XVII
Ib−XVIIIb線）における断面図である。
しながら、本発明の第２の実施形態の半導体装置の製造
工程について説明する。ここで、図１１（ｃ）〜図１８
（ｃ）は半導体装置の平面図、図１１（ａ）〜図１８
（ａ）はそれぞれ図１１（ｃ）〜図１８（ｃ）のゲート
長方向に平行な断面（図１１（ｃ）〜図１８（ｃ）に示
すXIa−XIa線〜XVIIIa−XVIIIa線）における断面図、図
１１（ｂ）〜図１８（ｂ）はゲート幅方向に平行な断面
（図１１（ｃ）〜図１８（ｃ）に示すXIb−XIb線〜XVII
Ib−XVIIIb線）における断面図である。
【００７７】まず、図１１（ａ）〜（ｃ）に示す工程
で、高エネルギーイオン注入法により、Ｓｉ基板１内に
レトログレードウェルを形成し、さらに、Ｓｉ基板１
に、ゲート幅方向の活性領域の幅を規定する深さ０．３
μｍのトレンチ型のゲート幅規定用分離絶縁膜２０を形
成する。このゲート幅規定用分離絶縁膜２０によって、
活性領域のゲート幅方向の寸法が決まる。
で、高エネルギーイオン注入法により、Ｓｉ基板１内に
レトログレードウェルを形成し、さらに、Ｓｉ基板１
に、ゲート幅方向の活性領域の幅を規定する深さ０．３
μｍのトレンチ型のゲート幅規定用分離絶縁膜２０を形
成する。このゲート幅規定用分離絶縁膜２０によって、
活性領域のゲート幅方向の寸法が決まる。
【００７８】次に、図１２（ａ）〜（ｃ）に示す工程
で、熱酸化法により、Ｓｉ基板１のうち露出している部
分の表面を酸化して、厚みが約５ｎｍのシリコン酸化膜
を形成した後、ＣＶＤ法により、シリコン酸化膜の上
に、厚みが１００ｎｍのポリシリコン膜と、厚みが約１
０ｎｍの窒化チタン膜及び厚みが約９０ｎｍのタングス
テン膜からなる低抵抗膜（合計厚みが１００ｎｍ）と、
厚みが約１５０ｎｍのシリコン窒化膜とを順次堆積す
る。その後、ゲート電極形成用のレジスト膜（図示せ
ず）の形成とドライエッチングとを行なって、シリコン
窒化膜，低抵抗膜，ポリシリコン膜及びシリコン酸化膜
をパターニングして、上部絶縁膜４と、ポリシリコン膜
及び低抵抗膜からなるゲート電極３と、ゲート絶縁膜２
とを形成する。この工程により、ゲート電極３及び上部
絶縁膜４からなるゲート電極部１４が形成される。この
とき、ゲート電極３のうち広幅の部分が、上方の配線と
のコンタクトを形成するためのゲートコンタクト形成用
領域２７となる。そして、ゲートコンタクト形成用領域
２７を含むゲート幅方向の両端部は、ゲート幅規定用分
離絶縁膜２０の上に形成されている。なお、この時点
で、シリコン酸化膜をパターニングしてゲート絶縁膜２
を形成する必要は必ずしもなく、第１の実施形態のごと
くシリコン酸化膜全体を残しておいてもよい。
で、熱酸化法により、Ｓｉ基板１のうち露出している部
分の表面を酸化して、厚みが約５ｎｍのシリコン酸化膜
を形成した後、ＣＶＤ法により、シリコン酸化膜の上
に、厚みが１００ｎｍのポリシリコン膜と、厚みが約１
０ｎｍの窒化チタン膜及び厚みが約９０ｎｍのタングス
テン膜からなる低抵抗膜（合計厚みが１００ｎｍ）と、
厚みが約１５０ｎｍのシリコン窒化膜とを順次堆積す
る。その後、ゲート電極形成用のレジスト膜（図示せ
ず）の形成とドライエッチングとを行なって、シリコン
窒化膜，低抵抗膜，ポリシリコン膜及びシリコン酸化膜
をパターニングして、上部絶縁膜４と、ポリシリコン膜
及び低抵抗膜からなるゲート電極３と、ゲート絶縁膜２
とを形成する。この工程により、ゲート電極３及び上部
絶縁膜４からなるゲート電極部１４が形成される。この
とき、ゲート電極３のうち広幅の部分が、上方の配線と
のコンタクトを形成するためのゲートコンタクト形成用
領域２７となる。そして、ゲートコンタクト形成用領域
２７を含むゲート幅方向の両端部は、ゲート幅規定用分
離絶縁膜２０の上に形成されている。なお、この時点
で、シリコン酸化膜をパターニングしてゲート絶縁膜２
を形成する必要は必ずしもなく、第１の実施形態のごと
くシリコン酸化膜全体を残しておいてもよい。
【００７９】次に、図１３（ａ）〜（ｃ）に示す工程
で、ゲート幅規定用分離絶縁膜２０及び上部絶縁膜４を
マスクとして、基板の法線方向に対して２０°〜４５°
傾いた方向からのイオン注入により、Ｓｉ基板１内に低
濃度の不純物をドープして、ゲート電極部１４に対して
自己整合的にＬＤＤ（低濃度ソース・ドレイン）領域５
を形成する。なお、ＬＤＤ領域５を形成するためのイオ
ン注入の前に、シリコン基板１の露出している領域の表
面に約５ｎｍ程度の薄い保護酸化膜を形成しておいても
よい。この工程においては、ＬＤＤ領域５が、ゲート長
方向において最終的にソース・ドレイン領域となる領域
のみならず後に素子分離用絶縁膜が形成される領域に亘
って形成されていてもよい。
で、ゲート幅規定用分離絶縁膜２０及び上部絶縁膜４を
マスクとして、基板の法線方向に対して２０°〜４５°
傾いた方向からのイオン注入により、Ｓｉ基板１内に低
濃度の不純物をドープして、ゲート電極部１４に対して
自己整合的にＬＤＤ（低濃度ソース・ドレイン）領域５
を形成する。なお、ＬＤＤ領域５を形成するためのイオ
ン注入の前に、シリコン基板１の露出している領域の表
面に約５ｎｍ程度の薄い保護酸化膜を形成しておいても
よい。この工程においては、ＬＤＤ領域５が、ゲート長
方向において最終的にソース・ドレイン領域となる領域
のみならず後に素子分離用絶縁膜が形成される領域に亘
って形成されていてもよい。
【００８０】次に、図１４（ａ）〜（ｃ）に示す工程
で、基板上に、厚みが約２０ｎｍのシリコン窒化膜を堆
積し、これをエッチバックしてゲート電極部１４の側面
に側壁絶縁膜２１を形成する。その後、上部絶縁膜４、
側壁絶縁膜２１及びゲート幅規定用分離絶縁膜２０をマ
スクとして、ほぼ垂直方向からのイオン注入を行なっ
て、Ｓｉ基板１内に高濃度の不純物をドープして、ゲー
ト電極部１４に対して自己整合的に高濃度ソース・ドレ
イン領域２２を形成する。
で、基板上に、厚みが約２０ｎｍのシリコン窒化膜を堆
積し、これをエッチバックしてゲート電極部１４の側面
に側壁絶縁膜２１を形成する。その後、上部絶縁膜４、
側壁絶縁膜２１及びゲート幅規定用分離絶縁膜２０をマ
スクとして、ほぼ垂直方向からのイオン注入を行なっ
て、Ｓｉ基板１内に高濃度の不純物をドープして、ゲー
ト電極部１４に対して自己整合的に高濃度ソース・ドレ
イン領域２２を形成する。
【００８１】次に、図１５（ａ）〜（ｃ）に示す工程
で、基板上に厚みが６０ｎｍのタングステン膜を堆積
し、これをエッチバックして、側壁絶縁膜２１上にゲー
ト電極部１４に対して自己整合的に導体膜からなる側壁
導体膜２３（自己整合側壁膜）を形成する。本実施形態
においては、この側壁導体膜２３が最終的なソース・ド
レインコンタクトとなるため、側壁導体膜２３（タング
ステン膜）の膜厚を設定することによって、ソース・ド
レインコンタクトの寸法を直接制御することができる。
例えば、ソース・ドレインコンタクトのゲート長方向の
寸法を最小露光寸法よりも微細な０．０１μｍ〜０．１
μｍの範囲で制御したい場合には、側壁導体膜２３（タ
ングステン膜）の膜厚を１０ｎｍ〜１００ｎｍの範囲で
調整しておけばよい。
で、基板上に厚みが６０ｎｍのタングステン膜を堆積
し、これをエッチバックして、側壁絶縁膜２１上にゲー
ト電極部１４に対して自己整合的に導体膜からなる側壁
導体膜２３（自己整合側壁膜）を形成する。本実施形態
においては、この側壁導体膜２３が最終的なソース・ド
レインコンタクトとなるため、側壁導体膜２３（タング
ステン膜）の膜厚を設定することによって、ソース・ド
レインコンタクトの寸法を直接制御することができる。
例えば、ソース・ドレインコンタクトのゲート長方向の
寸法を最小露光寸法よりも微細な０．０１μｍ〜０．１
μｍの範囲で制御したい場合には、側壁導体膜２３（タ
ングステン膜）の膜厚を１０ｎｍ〜１００ｎｍの範囲で
調整しておけばよい。
【００８２】次に、図１６（ａ）〜（ｃ）に示す工程
で、ソース・ドレイン形成領域を覆うレジスト膜２４を
形成した後、このレジスト膜２４をマスクとする選択エ
ッチングにより、側壁導体膜２３の一部を選択的に除去
して、ソース・ドレイン形成領域上のみに側壁導体膜２
３を残してソース・ドレインコンタクト２９を形成す
る。また、この工程で、側壁絶縁膜２１のうちレジスト
膜２４によって覆われていない部分を、すべて選択的に
除去してもよい。なお、レジスト膜１６は、ゲート幅方
向においては高濃度ソース・ドレイン領域２２が形成さ
れている領域に包含され、ゲート長方向においては少な
くともゲート電極部１４及び側壁導体膜２３を覆うよう
に形成されていればよい。
で、ソース・ドレイン形成領域を覆うレジスト膜２４を
形成した後、このレジスト膜２４をマスクとする選択エ
ッチングにより、側壁導体膜２３の一部を選択的に除去
して、ソース・ドレイン形成領域上のみに側壁導体膜２
３を残してソース・ドレインコンタクト２９を形成す
る。また、この工程で、側壁絶縁膜２１のうちレジスト
膜２４によって覆われていない部分を、すべて選択的に
除去してもよい。なお、レジスト膜１６は、ゲート幅方
向においては高濃度ソース・ドレイン領域２２が形成さ
れている領域に包含され、ゲート長方向においては少な
くともゲート電極部１４及び側壁導体膜２３を覆うよう
に形成されていればよい。
【００８３】次に、図１７（ａ）〜（ｃ）に示す工程
で、レジスト膜２４を除去した後、上部絶縁膜４，側壁
絶縁膜２１，ゲート幅規定用分離絶縁膜２０及びソース
・ドレインコンタクト２９をマスクとする選択エッチン
グにより、Ｓｉ基板１のうち露出している部分を深さ方
向にエッチングして、高濃度ソース・ドレイン領域より
も深くなるように深さ０．３μｍの分離用溝２６を形成
する。この分離用溝２６は、ソース・ドレインコンタク
ト２９に対して自己整合的に形成され、ソース・ドレイ
ンコンタクト２９は上述のようにゲート電極部１４に対
して自己整合的に形成されることから、分離用溝２６も
ゲート電極部１４に対して自己整合的に形成されている
ことになる。なお、分離用溝２６を形成する前に、選択
酸化や絶縁性サイドウォール形成によって、ソース・ド
レインコンタクト２９の表面に表面保護膜を形成してお
いてもよい。
で、レジスト膜２４を除去した後、上部絶縁膜４，側壁
絶縁膜２１，ゲート幅規定用分離絶縁膜２０及びソース
・ドレインコンタクト２９をマスクとする選択エッチン
グにより、Ｓｉ基板１のうち露出している部分を深さ方
向にエッチングして、高濃度ソース・ドレイン領域より
も深くなるように深さ０．３μｍの分離用溝２６を形成
する。この分離用溝２６は、ソース・ドレインコンタク
ト２９に対して自己整合的に形成され、ソース・ドレイ
ンコンタクト２９は上述のようにゲート電極部１４に対
して自己整合的に形成されることから、分離用溝２６も
ゲート電極部１４に対して自己整合的に形成されている
ことになる。なお、分離用溝２６を形成する前に、選択
酸化や絶縁性サイドウォール形成によって、ソース・ド
レインコンタクト２９の表面に表面保護膜を形成してお
いてもよい。
【００８４】次に、図１８（ａ）〜（ｃ）に示す工程
で、基板上に厚みが約１．２μｍのＣＶＤシリコン酸化
膜を堆積した後、ＣＭＰ（化学的機械的研磨）により、
少なくとも上部絶縁膜４及びソース・ドレインコンタク
ト２９の表面が露出するまでＣＶＤシリコン酸化膜を研
磨して、分離用溝２６にＣＶＤシリコン酸化膜を埋め込
んで素子分離用絶縁膜２８を形成する。このとき、ソー
ス・ドレインコンタクト２９の上部をある程度除去する
までＣＭＰを行なってもよい。あるいは、ＣＭＰによ
り、ＣＶＤシリコン酸化膜の上面が平坦化されるまでＣ
ＶＤシリコン酸化膜のみを研磨した後は、ＣＶＤシリコ
ン酸化膜をエッチバックして、上部絶縁膜４及びソース
・ドレインコンタクト２９の表面を露出させてもよい。
で、基板上に厚みが約１．２μｍのＣＶＤシリコン酸化
膜を堆積した後、ＣＭＰ（化学的機械的研磨）により、
少なくとも上部絶縁膜４及びソース・ドレインコンタク
ト２９の表面が露出するまでＣＶＤシリコン酸化膜を研
磨して、分離用溝２６にＣＶＤシリコン酸化膜を埋め込
んで素子分離用絶縁膜２８を形成する。このとき、ソー
ス・ドレインコンタクト２９の上部をある程度除去する
までＣＭＰを行なってもよい。あるいは、ＣＭＰによ
り、ＣＶＤシリコン酸化膜の上面が平坦化されるまでＣ
ＶＤシリコン酸化膜のみを研磨した後は、ＣＶＤシリコ
ン酸化膜をエッチバックして、上部絶縁膜４及びソース
・ドレインコンタクト２９の表面を露出させてもよい。
【００８５】この工程により、ゲート電極部１４は、ソ
ース・ドレイン形成領域においては側壁絶縁膜２１及び
ソース・ドレインコンタクト２９を挟んで、それ以外の
領域では側壁絶縁膜２１のみを挟んで、トレンチ型の素
子分離用絶縁膜２８によって囲まれる。また、素子分離
用絶縁膜２８によって、活性領域がゲート長方向におい
て絶縁分離されており、活性領域のゲート長方向の寸法
が規定される。しかも、素子分離用絶縁膜２８，上部絶
縁膜４及びソース・ドレインコンタクト２９の各上面は
互いにほぼ同じ高さ位置にあるように平坦化される。ま
た、高濃度ソース・ドレイン領域２２のゲート長方向の
外方側端部も素子分離用絶縁膜２８によって明確に区画
され、高濃度ソース・ドレイン領域２２の平面形状とソ
ース・ドレインコンタクト２９の平面形状とがほぼ一致
するようになる。
ース・ドレイン形成領域においては側壁絶縁膜２１及び
ソース・ドレインコンタクト２９を挟んで、それ以外の
領域では側壁絶縁膜２１のみを挟んで、トレンチ型の素
子分離用絶縁膜２８によって囲まれる。また、素子分離
用絶縁膜２８によって、活性領域がゲート長方向におい
て絶縁分離されており、活性領域のゲート長方向の寸法
が規定される。しかも、素子分離用絶縁膜２８，上部絶
縁膜４及びソース・ドレインコンタクト２９の各上面は
互いにほぼ同じ高さ位置にあるように平坦化される。ま
た、高濃度ソース・ドレイン領域２２のゲート長方向の
外方側端部も素子分離用絶縁膜２８によって明確に区画
され、高濃度ソース・ドレイン領域２２の平面形状とソ
ース・ドレインコンタクト２９の平面形状とがほぼ一致
するようになる。
【００８６】本実施形態の製造工程によると、図１３
（ａ）〜（ｃ），図１４（ａ）〜（ｃ）に示す工程で、
ゲート電極部１４に対して自己整合的にＬＤＤ領域５，
高濃度ソース・ドレイン領域２２を順次形成した後、図
１５（ａ）〜（ｃ），図１６（ａ）〜（ｃ）に示す工程
で、ゲート電極部１４の側方に側壁導体膜２３及び側壁
導体膜２３の一部であるソース・ドレインコンタクト２
９をゲート電極部１４に対して自己整合的に形成してい
る。さらに、図１７（ａ）〜（ｃ），図１８（ａ）〜
（ｃ）に示す工程において、ゲート電極３及びソース・
ドレインコンタクト２９に対して自己整合的に分離用溝
２６及び素子分離用絶縁膜２８を形成している。すなわ
ち、ゲート電極３に対して、ＬＤＤ領域５，高濃度ソー
ス・ドレイン領域２２，側壁絶縁膜２１，素子分離用絶
縁膜２８及びソース・ドレインコンタクト２９を全て自
己整合的に形成することができる。
（ａ）〜（ｃ），図１４（ａ）〜（ｃ）に示す工程で、
ゲート電極部１４に対して自己整合的にＬＤＤ領域５，
高濃度ソース・ドレイン領域２２を順次形成した後、図
１５（ａ）〜（ｃ），図１６（ａ）〜（ｃ）に示す工程
で、ゲート電極部１４の側方に側壁導体膜２３及び側壁
導体膜２３の一部であるソース・ドレインコンタクト２
９をゲート電極部１４に対して自己整合的に形成してい
る。さらに、図１７（ａ）〜（ｃ），図１８（ａ）〜
（ｃ）に示す工程において、ゲート電極３及びソース・
ドレインコンタクト２９に対して自己整合的に分離用溝
２６及び素子分離用絶縁膜２８を形成している。すなわ
ち、ゲート電極３に対して、ＬＤＤ領域５，高濃度ソー
ス・ドレイン領域２２，側壁絶縁膜２１，素子分離用絶
縁膜２８及びソース・ドレインコンタクト２９を全て自
己整合的に形成することができる。
【００８７】従って、マスク合わせ精度や最小露光寸法
による制限を受けることなく、最小露光寸法以下の微細
な寸法を有するソース・ドレインコンタクト２９や高濃
度ソース・ドレイン領域２２を形成することができるの
で、活性領域の幅を大幅に縮小することができる。
による制限を受けることなく、最小露光寸法以下の微細
な寸法を有するソース・ドレインコンタクト２９や高濃
度ソース・ドレイン領域２２を形成することができるの
で、活性領域の幅を大幅に縮小することができる。
【００８８】特に、この第２の実施形態の製造工程で
は、第１の実施形態の製造工程に比べて、側壁ダミーに
代えて、ソース・ドレインコンタクト２９を形成するた
めの側壁導体膜２３を用いることによって、その後、接
続孔を形成してタングステン等の導体を埋め込む工程を
省くことができるので、製造工程の簡素化を図ることが
できる。また、第１の実施形態のごとく接続孔１１内に
タングステン等の導体を埋め込むソース・ドレインコン
タクト１３を形成する方法に比べて、原理的にはいくら
でも薄い導体膜を堆積できるので、ソース・ドレインコ
ンタクト２９の寸法の縮小が第１の実施形態の方法より
も容易である。
は、第１の実施形態の製造工程に比べて、側壁ダミーに
代えて、ソース・ドレインコンタクト２９を形成するた
めの側壁導体膜２３を用いることによって、その後、接
続孔を形成してタングステン等の導体を埋め込む工程を
省くことができるので、製造工程の簡素化を図ることが
できる。また、第１の実施形態のごとく接続孔１１内に
タングステン等の導体を埋め込むソース・ドレインコン
タクト１３を形成する方法に比べて、原理的にはいくら
でも薄い導体膜を堆積できるので、ソース・ドレインコ
ンタクト２９の寸法の縮小が第１の実施形態の方法より
も容易である。
【００８９】さらに、活性領域がゲート幅方向において
ゲート幅規定用分離絶縁膜２０によって挟まれているの
で、半導体装置のしきい値電圧やＩ−Ｖ特性などの電気
的特性のばらつきの小さい半導体装置を形成することが
できる。
ゲート幅規定用分離絶縁膜２０によって挟まれているの
で、半導体装置のしきい値電圧やＩ−Ｖ特性などの電気
的特性のばらつきの小さい半導体装置を形成することが
できる。
【００９０】（第３の実施形態）図１９（ａ）〜（ｄ）
は、上述の第１及び第２の実施形態の製造工程の一部を
変形した例である第３の実施形態の半導体装置の製造工
程を示すゲート長方向に平行な断面における断面図であ
る。この第３の実施形態の製造工程は、第１及び第２の
実施形態の双方に適用することができるが、説明の便宜
上、第１の実施形態に適用した場合の製造工程につい
て、以下に説明することにする。
は、上述の第１及び第２の実施形態の製造工程の一部を
変形した例である第３の実施形態の半導体装置の製造工
程を示すゲート長方向に平行な断面における断面図であ
る。この第３の実施形態の製造工程は、第１及び第２の
実施形態の双方に適用することができるが、説明の便宜
上、第１の実施形態に適用した場合の製造工程につい
て、以下に説明することにする。
【００９１】まず、図１９（ａ）に示す工程で、熱酸化
法により、Ｓｉ基板１の表面を酸化して、厚みが約５ｎ
ｍのシリコン酸化膜を形成した後、ＣＶＤ法により、シ
リコン酸化膜２ｘの上に、厚みが１００ｎｍのポリシリ
コン膜と、厚みが約１０ｎｍの窒化チタン膜及び厚みが
約９０ｎｍのタングステン膜からなる低抵抗膜（合計厚
みが１００ｎｍ）と、厚みが約１５０ｎｍのシリコン窒
化膜と、厚みが２００ｎｍのＣＶＤシリコン酸化膜とを
順次堆積する。その後、ゲート電極形成用のレジスト膜
（図示せず）の形成とドライエッチングとを行なって、
ＣＶＤシリコン酸化膜，シリコン窒化膜，低抵抗膜及び
ポリシリコン膜をパターニングして、第２上部絶縁膜３
０と、第１上部絶縁膜３８と、ポリシリコン膜及び低抵
抗膜からなるゲート電極３とを形成する。この工程によ
り、ゲート電極３，第１上部絶縁膜３８及び第２上部絶
縁膜３０からなるゲート電極部３１が形成される。な
お、この工程において、シリコン酸化膜２ｘをゲート電
極３と同じ形状にパターニングしておいてもよい。
法により、Ｓｉ基板１の表面を酸化して、厚みが約５ｎ
ｍのシリコン酸化膜を形成した後、ＣＶＤ法により、シ
リコン酸化膜２ｘの上に、厚みが１００ｎｍのポリシリ
コン膜と、厚みが約１０ｎｍの窒化チタン膜及び厚みが
約９０ｎｍのタングステン膜からなる低抵抗膜（合計厚
みが１００ｎｍ）と、厚みが約１５０ｎｍのシリコン窒
化膜と、厚みが２００ｎｍのＣＶＤシリコン酸化膜とを
順次堆積する。その後、ゲート電極形成用のレジスト膜
（図示せず）の形成とドライエッチングとを行なって、
ＣＶＤシリコン酸化膜，シリコン窒化膜，低抵抗膜及び
ポリシリコン膜をパターニングして、第２上部絶縁膜３
０と、第１上部絶縁膜３８と、ポリシリコン膜及び低抵
抗膜からなるゲート電極３とを形成する。この工程によ
り、ゲート電極３，第１上部絶縁膜３８及び第２上部絶
縁膜３０からなるゲート電極部３１が形成される。な
お、この工程において、シリコン酸化膜２ｘをゲート電
極３と同じ形状にパターニングしておいてもよい。
【００９２】その後、少なくともソース・ドレイン形成
領域が開口しているレジスト膜（図示せず）及びゲート
電極部３１をマスクとして、上述のような大傾角で傾い
た方向からのイオン注入法により、Ｓｉ基板１内に低濃
度の不純物をドープして、ゲート電極部３１に対して自
己整合的にＬＤＤ（低濃度ソース・ドレイン）領域３２
を形成する。なお、図１９（ａ）に示す工程においてＳ
ｉ基板１上のシリコン酸化膜２ｘをゲート電極３の直下
方の部分のみを残すようにパターニングしている場合に
は、このＬＤＤ領域３２を形成するためのイオン注入の
前に、露出している基板表面に約５ｎｍ程度の薄い保護
酸化膜を形成しておいてもよい。
領域が開口しているレジスト膜（図示せず）及びゲート
電極部３１をマスクとして、上述のような大傾角で傾い
た方向からのイオン注入法により、Ｓｉ基板１内に低濃
度の不純物をドープして、ゲート電極部３１に対して自
己整合的にＬＤＤ（低濃度ソース・ドレイン）領域３２
を形成する。なお、図１９（ａ）に示す工程においてＳ
ｉ基板１上のシリコン酸化膜２ｘをゲート電極３の直下
方の部分のみを残すようにパターニングしている場合に
は、このＬＤＤ領域３２を形成するためのイオン注入の
前に、露出している基板表面に約５ｎｍ程度の薄い保護
酸化膜を形成しておいてもよい。
【００９３】次に、図１９（ｂ）に示す工程で、基板上
に厚みが約２０ｎｍのシリコン窒化膜を堆積し、これを
エッチバックして、ゲート電極部３１の側面に自己整合
的に側壁絶縁膜３３を形成する。さらに、オーバーエッ
チングにより、シリコン酸化膜２ｘの露出した部分を除
去して、ゲート電極３及び側壁絶縁膜３３の下方にゲー
ト絶縁膜２を形成する。その後、基板上に厚みが６０ｎ
ｍのＰＳＧ膜を堆積し、これをエッチバックして、側壁
絶縁膜３３の上に、ゲート電極部３１に対して自己整合
的に側壁ダミー３４を形成する。
に厚みが約２０ｎｍのシリコン窒化膜を堆積し、これを
エッチバックして、ゲート電極部３１の側面に自己整合
的に側壁絶縁膜３３を形成する。さらに、オーバーエッ
チングにより、シリコン酸化膜２ｘの露出した部分を除
去して、ゲート電極３及び側壁絶縁膜３３の下方にゲー
ト絶縁膜２を形成する。その後、基板上に厚みが６０ｎ
ｍのＰＳＧ膜を堆積し、これをエッチバックして、側壁
絶縁膜３３の上に、ゲート電極部３１に対して自己整合
的に側壁ダミー３４を形成する。
【００９４】次に、図１９（ｃ）に示す工程で、ゲート
電極部３１，側壁絶縁膜３３及び側壁ダミー３４をマス
クとする選択エッチングにより、Ｓｉ基板１のうち露出
している部分を深さ方向にエッチングして、深さ０．３
μｍの分離用溝３６を形成する。このとき、分離用溝３
６は、第１の実施形態と同様に、ゲート電極部３１に対
して自己整合的に形成される。なお、第１の実施形態と
同様に、この工程の前に、ソース・ドレイン形成領域を
覆うレジスト膜をマスクとして、側壁ダミー３４の一部
を例えばフッ酸を含む選択エッチング液によって選択的
に除去して、第１の実施形態におけるコンタクト形成用
側壁ダミーと同じ形状にしておく工程を行なう。
電極部３１，側壁絶縁膜３３及び側壁ダミー３４をマス
クとする選択エッチングにより、Ｓｉ基板１のうち露出
している部分を深さ方向にエッチングして、深さ０．３
μｍの分離用溝３６を形成する。このとき、分離用溝３
６は、第１の実施形態と同様に、ゲート電極部３１に対
して自己整合的に形成される。なお、第１の実施形態と
同様に、この工程の前に、ソース・ドレイン形成領域を
覆うレジスト膜をマスクとして、側壁ダミー３４の一部
を例えばフッ酸を含む選択エッチング液によって選択的
に除去して、第１の実施形態におけるコンタクト形成用
側壁ダミーと同じ形状にしておく工程を行なう。
【００９５】次に、図１９（ｄ）に示す工程で、基板上
に厚みが約１．２μｍのＣＶＤシリコン酸化膜を堆積し
た後、ＣＭＰ（化学的機械的研磨）により、第１上部絶
縁膜３８の表面が露出するまでＣＶＤシリコン酸化膜を
研磨して、分離用溝３６にＣＶＤシリコン酸化膜を埋め
込んで素子分離用絶縁膜３７を形成する。この工程によ
って、第２上部絶縁膜３０上のＣＶＤシリコン酸化膜が
除去された後、第２上部絶縁膜３０が研磨されると同時
に側壁ダミー３４及び側壁絶縁膜３３の上部が研磨さ
れ、素子分離用絶縁膜３７，第１上部絶縁膜３８及びコ
ンタクト形成用側壁ダミー３５の上面が互いにほぼ同じ
高さ位置にあるように平坦化される。
に厚みが約１．２μｍのＣＶＤシリコン酸化膜を堆積し
た後、ＣＭＰ（化学的機械的研磨）により、第１上部絶
縁膜３８の表面が露出するまでＣＶＤシリコン酸化膜を
研磨して、分離用溝３６にＣＶＤシリコン酸化膜を埋め
込んで素子分離用絶縁膜３７を形成する。この工程によ
って、第２上部絶縁膜３０上のＣＶＤシリコン酸化膜が
除去された後、第２上部絶縁膜３０が研磨されると同時
に側壁ダミー３４及び側壁絶縁膜３３の上部が研磨さ
れ、素子分離用絶縁膜３７，第１上部絶縁膜３８及びコ
ンタクト形成用側壁ダミー３５の上面が互いにほぼ同じ
高さ位置にあるように平坦化される。
【００９６】この後、第１の実施形態で説明した図８
（ａ）〜（ｃ），図９（ａ）〜（ｃ）に示す工程と同様
の処理を行なって、高濃度ソース・ドレイン領域及びソ
ース・ドレインコンタクトを形成することにより、図１
（ａ）〜（ｃ）に示す構造と基本的に同じ構造を有する
ＭＩＳトランジスタを形成する。
（ａ）〜（ｃ），図９（ａ）〜（ｃ）に示す工程と同様
の処理を行なって、高濃度ソース・ドレイン領域及びソ
ース・ドレインコンタクトを形成することにより、図１
（ａ）〜（ｃ）に示す構造と基本的に同じ構造を有する
ＭＩＳトランジスタを形成する。
【００９７】本実施形態の製造方法によれば、第１上部
絶縁膜３８上に第２上部絶縁膜３０を形成することによ
って、図１９（ｂ）に示す工程で、側壁ダミー３４の上
部に傾斜部が形成されても、図１９（ｄ）に示す工程
で、第１上部絶縁膜４の表面が露出するまで研磨するこ
とによって、側壁ダミー３４の上部の傾斜部も研磨され
るので、下面とほぼ同じ面積の平坦な上面を有するコン
タクト形成用側壁ダミー３５を形成することができる。
そして、このコンタクト形成用側壁ダミー３５を選択的
に除去することによって、第１の実施形態よりもさらに
良好な形状を有する接続孔を形成することができ、その
結果、良好な形状を有するソース・ドレインコンタクト
を形成することができる。
絶縁膜３８上に第２上部絶縁膜３０を形成することによ
って、図１９（ｂ）に示す工程で、側壁ダミー３４の上
部に傾斜部が形成されても、図１９（ｄ）に示す工程
で、第１上部絶縁膜４の表面が露出するまで研磨するこ
とによって、側壁ダミー３４の上部の傾斜部も研磨され
るので、下面とほぼ同じ面積の平坦な上面を有するコン
タクト形成用側壁ダミー３５を形成することができる。
そして、このコンタクト形成用側壁ダミー３５を選択的
に除去することによって、第１の実施形態よりもさらに
良好な形状を有する接続孔を形成することができ、その
結果、良好な形状を有するソース・ドレインコンタクト
を形成することができる。
【００９８】なお、第２の実施形態においても、第１上
部絶縁膜と第２の上部絶縁膜とを設けることにより、良
好な形状を有するソース・ドレインコンタクトを形成す
ることができる。
部絶縁膜と第２の上部絶縁膜とを設けることにより、良
好な形状を有するソース・ドレインコンタクトを形成す
ることができる。
【００９９】（その他の実施形態）図２０（ａ）〜
（ｃ）は、第１の実施形態におけるＬＤＤ領域及び高濃
度ソース・ドレイン領域の形成方法に関する変形例を示
す断面図である。
（ｃ）は、第１の実施形態におけるＬＤＤ領域及び高濃
度ソース・ドレイン領域の形成方法に関する変形例を示
す断面図である。
【０１００】まず、図２０（ａ）に示す工程までに、第
１の実施形態の図２（ａ）〜図７（ｃ）に示す一連の工
程のうち，図３（ａ）〜（ｃ）に示すＬＤＤ領域５の形
成のみを省略した工程を経て、Ｓｉ基板１上に、第１の
実施形態の半導体装置と同様のゲート絶縁膜２，ゲート
電極３，上部絶縁膜４，側壁絶縁膜６，コンタクト形成
用側壁ダミー８及び素子分離用絶縁膜１０を形成する。
この時点においては、図２０（ａ）に示す半導体装置の
構造は、第１の実施形態における図７（ａ）に示す半導
体装置の構造とほぼ同じであるが、図７（ａ）に示され
るＬＤＤ領域５が形成されていない点で異なる。
１の実施形態の図２（ａ）〜図７（ｃ）に示す一連の工
程のうち，図３（ａ）〜（ｃ）に示すＬＤＤ領域５の形
成のみを省略した工程を経て、Ｓｉ基板１上に、第１の
実施形態の半導体装置と同様のゲート絶縁膜２，ゲート
電極３，上部絶縁膜４，側壁絶縁膜６，コンタクト形成
用側壁ダミー８及び素子分離用絶縁膜１０を形成する。
この時点においては、図２０（ａ）に示す半導体装置の
構造は、第１の実施形態における図７（ａ）に示す半導
体装置の構造とほぼ同じであるが、図７（ａ）に示され
るＬＤＤ領域５が形成されていない点で異なる。
【０１０１】次に、図２０（ｂ）に示す工程で、コンタ
クト形成用側壁ダミー８を例えばフッ酸を含む選択エッ
チング液によって選択的に除去した後、側壁絶縁膜６及
びシリコン酸化膜２ｘのうちコンタクト形成用側壁ダミ
ー８の下方に存在している部分を異方性エッチングによ
り除去することによって、ゲート電極部１４（ゲート電
極３）に対して自己整合的に接続孔３８を形成する。そ
の後、ゲート電極部１４，側壁絶縁膜６及び素子分離用
絶縁膜１０をマスクにして、斜めイオン注入法により、
Ｓｉ基板内に低濃度の不純物をドープすることにより、
ＬＤＤ領域３９を形成する。これにより、ＬＤＤ領域３
９は、ゲート電極部１４に対して自己整合的に形成され
る。
クト形成用側壁ダミー８を例えばフッ酸を含む選択エッ
チング液によって選択的に除去した後、側壁絶縁膜６及
びシリコン酸化膜２ｘのうちコンタクト形成用側壁ダミ
ー８の下方に存在している部分を異方性エッチングによ
り除去することによって、ゲート電極部１４（ゲート電
極３）に対して自己整合的に接続孔３８を形成する。そ
の後、ゲート電極部１４，側壁絶縁膜６及び素子分離用
絶縁膜１０をマスクにして、斜めイオン注入法により、
Ｓｉ基板内に低濃度の不純物をドープすることにより、
ＬＤＤ領域３９を形成する。これにより、ＬＤＤ領域３
９は、ゲート電極部１４に対して自己整合的に形成され
る。
【０１０２】次に、図２０（ｃ）に示す工程で、ゲート
電極部１４，側壁絶縁膜６及び素子分離用絶縁膜１０を
マスクにして、ほぼ垂直方向からのイオン注入により、
Ｓｉ基板１内に高濃度の不純物をドープして、高濃度ソ
ース・ドレイン領域４０を形成する。このとき、高濃度
ソース・ドレイン領域４０は、ゲート電極部１４に対し
て自己整合的に形成される。
電極部１４，側壁絶縁膜６及び素子分離用絶縁膜１０を
マスクにして、ほぼ垂直方向からのイオン注入により、
Ｓｉ基板１内に高濃度の不純物をドープして、高濃度ソ
ース・ドレイン領域４０を形成する。このとき、高濃度
ソース・ドレイン領域４０は、ゲート電極部１４に対し
て自己整合的に形成される。
【０１０３】なお、ＬＤＤ領域３９と高濃度ソース・ド
レイン領域４０との拡散深さや横方向のゲート直下方へ
の入り込み量の差は、イオン注入の角度，熱処理温度，
イオン種などによって制御することができる。
レイン領域４０との拡散深さや横方向のゲート直下方へ
の入り込み量の差は、イオン注入の角度，熱処理温度，
イオン種などによって制御することができる。
【０１０４】その後の工程の図示は省略するが、第１の
実施形態における図９（ａ）〜（ｃ）に示す工程と同じ
工程を行なって、接続孔３８内にタングステンなどの導
体膜を埋め込んでソース・ドレインコンタクトを形成す
る。
実施形態における図９（ａ）〜（ｃ）に示す工程と同じ
工程を行なって、接続孔３８内にタングステンなどの導
体膜を埋め込んでソース・ドレインコンタクトを形成す
る。
【０１０５】この方法によれば、第１の実施形態に比べ
て、図３（ａ）〜（ｃ）に示すＬＤＤ領域５を形成する
ためのフォトリソグラフィー工程が不要となる。さら
に、ソース・ドレインコンタクト形成する直前にＬＤＤ
領域３９及び高濃度ソース・ドレイン領域４０を形成す
るので、横方向への拡がりの少ない，かつ，浅いＬＤＤ
領域３９及び高濃度ソース・ドレイン領域４０を形成す
ることができる。
て、図３（ａ）〜（ｃ）に示すＬＤＤ領域５を形成する
ためのフォトリソグラフィー工程が不要となる。さら
に、ソース・ドレインコンタクト形成する直前にＬＤＤ
領域３９及び高濃度ソース・ドレイン領域４０を形成す
るので、横方向への拡がりの少ない，かつ，浅いＬＤＤ
領域３９及び高濃度ソース・ドレイン領域４０を形成す
ることができる。
【０１０６】図２１（ａ）〜（ｃ）は、第１の実施形態
における高濃度ソース・ドレイン領域の形成方法に関す
る変形例を示す断面図である。
における高濃度ソース・ドレイン領域の形成方法に関す
る変形例を示す断面図である。
【０１０７】まず、図２１（ａ）に示す工程までに、第
１の実施形態の図２（ａ）〜図８（ｃ）に示す一連の工
程と同様の工程を経て、Ｓｉ基板１上に、第１の実施形
態の半導体装置と同様のゲート絶縁膜２，ゲート電極
３，上部絶縁膜４，側壁絶縁膜６，接続孔１１，ＬＤＤ
領域５及び素子分離用絶縁膜１０を形成する。この時点
においては、図２１（ａ）に示す半導体装置の構造は、
第１の実施形態における図８（ａ）に示す半導体装置の
構造とほぼ同じであるが、図８（ａ）に示される高濃度
ソース・ドレイン領域１２が形成されていない点で異な
る。
１の実施形態の図２（ａ）〜図８（ｃ）に示す一連の工
程と同様の工程を経て、Ｓｉ基板１上に、第１の実施形
態の半導体装置と同様のゲート絶縁膜２，ゲート電極
３，上部絶縁膜４，側壁絶縁膜６，接続孔１１，ＬＤＤ
領域５及び素子分離用絶縁膜１０を形成する。この時点
においては、図２１（ａ）に示す半導体装置の構造は、
第１の実施形態における図８（ａ）に示す半導体装置の
構造とほぼ同じであるが、図８（ａ）に示される高濃度
ソース・ドレイン領域１２が形成されていない点で異な
る。
【０１０８】次に、図２１（ｂ）に示す工程で、基板上
に高濃度の不純物がドープされたポリシリコン膜を堆積
した後、ＣＭＰやエッチバックによって、接続孔１１内
にポリシリコン膜を埋め込んで、高濃度の不純物を含む
ソース・ドレインコンタクト４１を形成する。
に高濃度の不純物がドープされたポリシリコン膜を堆積
した後、ＣＭＰやエッチバックによって、接続孔１１内
にポリシリコン膜を埋め込んで、高濃度の不純物を含む
ソース・ドレインコンタクト４１を形成する。
【０１０９】次に、図２１（ｃ）に示す工程で、熱処理
によりソース・ドレインコンタクト４１中の不純物をＳ
ｉ基板１内に拡散させることにより、ゲート電極部１４
に対して自己整合的に高濃度ソース・ドレイン領域４２
を形成する。
によりソース・ドレインコンタクト４１中の不純物をＳ
ｉ基板１内に拡散させることにより、ゲート電極部１４
に対して自己整合的に高濃度ソース・ドレイン領域４２
を形成する。
【０１１０】この方法によれば、高濃度ソース・ドレイ
ン領域４２は、高濃度の不純物を含むソース・ドレイン
コンタクト４１からの拡散によって形成されるため、拡
散深さの浅い高濃度ソース・ドレイン領域４２が得られ
ることになる。
ン領域４２は、高濃度の不純物を含むソース・ドレイン
コンタクト４１からの拡散によって形成されるため、拡
散深さの浅い高濃度ソース・ドレイン領域４２が得られ
ることになる。
【０１１１】なお、第１の実施形態では、活性領域を素
子分離用絶縁膜のみで囲んでいるが、第２の実施形態の
ようにゲート幅規定用分離絶縁膜及び素子分離用絶縁膜
によって活性領域を取り囲んだ構成にしてもよい。一
方、第２の実施形態において、第１の実施形態のように
ゲート幅規定用分離絶縁膜を形成せずに素子分離用絶縁
膜のみで活性領域を囲んだ構成にしてもよい。
子分離用絶縁膜のみで囲んでいるが、第２の実施形態の
ようにゲート幅規定用分離絶縁膜及び素子分離用絶縁膜
によって活性領域を取り囲んだ構成にしてもよい。一
方、第２の実施形態において、第１の実施形態のように
ゲート幅規定用分離絶縁膜を形成せずに素子分離用絶縁
膜のみで活性領域を囲んだ構成にしてもよい。
【０１１２】なお、第１の実施形態における図４に示す
工程において、側壁絶縁膜６を形成しなくてもよい。そ
の場合、図４に示す工程では、側壁絶縁膜６と側壁ダミ
ー７との横方向寸法の和に相当する厚みの側壁ダミーを
形成しておけばよい。その場合、図８（ａ）に示す接続
孔１１は、ゲート電極部１４と素子分離用絶縁膜１０と
の間に形成されるので、接続孔１１の形成の両側に側壁
絶縁膜を形成し、両側の側壁絶縁膜の間隙にソース・ド
レインコンタクト１３を埋め込めばよい。したがって、
ＬＤＤ領域５もこの時点で側壁絶縁膜６を形成する直前
に形成し、その後側壁絶縁膜を形成した後、高濃度ソー
ス・ドレイン領域１２を形成する手順が可能となる。
工程において、側壁絶縁膜６を形成しなくてもよい。そ
の場合、図４に示す工程では、側壁絶縁膜６と側壁ダミ
ー７との横方向寸法の和に相当する厚みの側壁ダミーを
形成しておけばよい。その場合、図８（ａ）に示す接続
孔１１は、ゲート電極部１４と素子分離用絶縁膜１０と
の間に形成されるので、接続孔１１の形成の両側に側壁
絶縁膜を形成し、両側の側壁絶縁膜の間隙にソース・ド
レインコンタクト１３を埋め込めばよい。したがって、
ＬＤＤ領域５もこの時点で側壁絶縁膜６を形成する直前
に形成し、その後側壁絶縁膜を形成した後、高濃度ソー
ス・ドレイン領域１２を形成する手順が可能となる。
【０１１３】また、図８（ａ）に示す接続孔１１を形成
した後、側壁絶縁膜６をいったん除去し、その後、厚み
が約２０ｎｍのシリコン窒化膜を堆積し、これをエッチ
バックしてゲート電極部１４の側面に新たに側壁絶縁膜
を形成する手順も可能である。このとき、接続孔１１内
に露出する素子分離用絶縁膜１０の側面にも側壁絶縁膜
が形成される。この方法は、側壁ダミー７と側壁絶縁膜
６とのエッチング選択比の確保と、最終的な側壁絶縁膜
としての絶縁機能との両立が困難な場合に特に意義があ
る。その場合、側壁絶縁膜６の代わりに導体膜や半導体
膜を用いることも可能である。
した後、側壁絶縁膜６をいったん除去し、その後、厚み
が約２０ｎｍのシリコン窒化膜を堆積し、これをエッチ
バックしてゲート電極部１４の側面に新たに側壁絶縁膜
を形成する手順も可能である。このとき、接続孔１１内
に露出する素子分離用絶縁膜１０の側面にも側壁絶縁膜
が形成される。この方法は、側壁ダミー７と側壁絶縁膜
６とのエッチング選択比の確保と、最終的な側壁絶縁膜
としての絶縁機能との両立が困難な場合に特に意義があ
る。その場合、側壁絶縁膜６の代わりに導体膜や半導体
膜を用いることも可能である。
【０１１４】また、ＬＤＤ領域は必ずしも必要でない。
１種類の拡散領域だけでも、拡散深さを浅くするなどの
工夫によって、短チャネル効果の防止機能が得られるか
らである。
１種類の拡散領域だけでも、拡散深さを浅くするなどの
工夫によって、短チャネル効果の防止機能が得られるか
らである。
【０１１５】
【発明の効果】本発明の半導体装置又はその製造方法に
よると、ゲート電極に対して自己整合的にソース・ドレ
インコンタクトとトレンチ型素子分離用絶縁膜とを形成
するようにしたので、活性領域全体やソース・ドレイン
コンタクトのゲート長方向の寸法を縮小することがで
き、よって、半導体装置の微細化を容易に進めていくこ
とができる。
よると、ゲート電極に対して自己整合的にソース・ドレ
インコンタクトとトレンチ型素子分離用絶縁膜とを形成
するようにしたので、活性領域全体やソース・ドレイン
コンタクトのゲート長方向の寸法を縮小することがで
き、よって、半導体装置の微細化を容易に進めていくこ
とができる。
【図１】（ａ）〜（ｃ）は、本発明の第１の実施形態に
おける半導体装置の構成を示すIa−Ia線における断面
図，Ib−Ib線における断面図及び平面図である。
おける半導体装置の構成を示すIa−Ia線における断面
図，Ib−Ib線における断面図及び平面図である。
【図２】（ａ）〜（ｃ）は、第１の実施形態の半導体装
置の製造工程のうちゲート電極部を形成する工程を示す
IIa−IIa線における断面図，IIb−IIb線における断面図
及び平面図である。
置の製造工程のうちゲート電極部を形成する工程を示す
IIa−IIa線における断面図，IIb−IIb線における断面図
及び平面図である。
【図３】（ａ）〜（ｃ）は、第１の実施形態の半導体装
置の製造工程のうちＬＤＤ領域形成のためのイオン注入
工程を示すIIIa−IIIa線における断面図，IIIb−IIIb線
における断面図及び平面図である。
置の製造工程のうちＬＤＤ領域形成のためのイオン注入
工程を示すIIIa−IIIa線における断面図，IIIb−IIIb線
における断面図及び平面図である。
【図４】（ａ）〜（ｃ）は、第１の実施形態の半導体装
置の製造工程のうち側壁絶縁膜及び側壁ダミーを形成す
る工程を示すIVa−IVa線における断面図，IVb−IVb線に
おける断面図及び平面図である。
置の製造工程のうち側壁絶縁膜及び側壁ダミーを形成す
る工程を示すIVa−IVa線における断面図，IVb−IVb線に
おける断面図及び平面図である。
【図５】（ａ）〜（ｃ）は、第１の実施形態の半導体装
置の製造工程のうち側壁絶縁膜及び側壁ダミーの一部を
除去する工程を示すVa−Va線における断面図，Vb−Vb線
における断面図及び平面図である。
置の製造工程のうち側壁絶縁膜及び側壁ダミーの一部を
除去する工程を示すVa−Va線における断面図，Vb−Vb線
における断面図及び平面図である。
【図６】（ａ）〜（ｃ）は、第１の実施形態の半導体装
置の製造工程のうち分離用溝を形成する工程を示すVIa
−VIa線における断面図，VIb−VIb線における断面図及
び平面図である。
置の製造工程のうち分離用溝を形成する工程を示すVIa
−VIa線における断面図，VIb−VIb線における断面図及
び平面図である。
【図７】（ａ）〜（ｃ）は、第１の実施形態の半導体装
置の製造工程のうち素子分離用絶縁膜を形成する工程を
示すVIIa−VIIa線における断面図，VIIb−VIIb線におけ
る断面図及び平面図である。
置の製造工程のうち素子分離用絶縁膜を形成する工程を
示すVIIa−VIIa線における断面図，VIIb−VIIb線におけ
る断面図及び平面図である。
【図８】（ａ）〜（ｃ）は、第１の実施形態の半導体装
置の製造工程のうち接続孔を形成する工程を示すVIIIa
−VIIIa線における断面図，VIIIb−VIIIb線における断
面図及び平面図である。
置の製造工程のうち接続孔を形成する工程を示すVIIIa
−VIIIa線における断面図，VIIIb−VIIIb線における断
面図及び平面図である。
【図９】（ａ）〜（ｃ）は、第１の実施形態の半導体装
置の製造工程のうちソース・ドレインコンタクトを形成
する工程を示すIXa−IXa線における断面図，IXb−IXb線
における断面図及び平面図である。
置の製造工程のうちソース・ドレインコンタクトを形成
する工程を示すIXa−IXa線における断面図，IXb−IXb線
における断面図及び平面図である。
【図１０】（ａ）〜（ｃ）は、本発明の第２の実施形態
における半導体装置の構成を示すXa−Xa線における断面
図，Xb−Xb線における断面図及び平面図である。
における半導体装置の構成を示すXa−Xa線における断面
図，Xb−Xb線における断面図及び平面図である。
【図１１】（ａ）〜（ｃ）は、第２の実施形態の半導体
装置の製造工程のうちゲート幅規定用分離絶縁膜を形成
する工程を示すXIa−XIa線における断面図，XIb−XIb線
における断面図及び平面図である。
装置の製造工程のうちゲート幅規定用分離絶縁膜を形成
する工程を示すXIa−XIa線における断面図，XIb−XIb線
における断面図及び平面図である。
【図１２】（ａ）〜（ｃ）は、第２の実施形態の半導体
装置の製造工程のうちゲート電極部を形成する工程を示
すXIIa−XIIa線における断面図，XIIb−XIIb線における
断面図及び平面図である。
装置の製造工程のうちゲート電極部を形成する工程を示
すXIIa−XIIa線における断面図，XIIb−XIIb線における
断面図及び平面図である。
【図１３】（ａ）〜（ｃ）は、第２の実施形態の半導体
装置の製造工程のうちＬＤＤ領域を形成する工程を示す
XIIIa−XIIIa線における断面図，XIIIb−XIIIb線におけ
る断面図及び平面図である。
装置の製造工程のうちＬＤＤ領域を形成する工程を示す
XIIIa−XIIIa線における断面図，XIIIb−XIIIb線におけ
る断面図及び平面図である。
【図１４】（ａ）〜（ｃ）は、第２の実施形態の半導体
装置の製造工程のうち高濃度ソース・ドレイン領域を形
成する工程を示すXIVa−XIVa線における断面図，XIVb−
XIVb線における断面図及び平面図である。
装置の製造工程のうち高濃度ソース・ドレイン領域を形
成する工程を示すXIVa−XIVa線における断面図，XIVb−
XIVb線における断面図及び平面図である。
【図１５】（ａ）〜（ｃ）は、第２の実施形態の半導体
装置の製造工程のうち側壁導体膜を形成する工程を示す
XVa−XVa線における断面図，XVb−XVb線における断面図
及び平面図である。
装置の製造工程のうち側壁導体膜を形成する工程を示す
XVa−XVa線における断面図，XVb−XVb線における断面図
及び平面図である。
【図１６】（ａ）〜（ｃ）は、第２の実施形態の半導体
装置の製造工程のうち側壁導体膜の一部を除去する工程
を示すXVIa−XVIa線における断面図，XVIb−XVIb線にお
ける断面図及び平面図である。
装置の製造工程のうち側壁導体膜の一部を除去する工程
を示すXVIa−XVIa線における断面図，XVIb−XVIb線にお
ける断面図及び平面図である。
【図１７】（ａ）〜（ｃ）は、第２の実施形態の半導体
装置の製造工程のうち分離用溝を形成する工程を示すXV
IIa−XVIIa線における断面図，XVIIb−XVIIb線における
断面図及び平面図である。
装置の製造工程のうち分離用溝を形成する工程を示すXV
IIa−XVIIa線における断面図，XVIIb−XVIIb線における
断面図及び平面図である。
【図１８】（ａ）〜（ｃ）は、第２の実施形態の半導体
装置の製造工程のうち素子分離用絶縁膜を形成する工程
を示すXVIIIa−XVIIIa線における断面図，XVIIIb−XVII
Ib線における断面図及び平面図である。
装置の製造工程のうち素子分離用絶縁膜を形成する工程
を示すXVIIIa−XVIIIa線における断面図，XVIIIb−XVII
Ib線における断面図及び平面図である。
【図１９】（ａ）〜（ｄ）は、本発明の第３の実施形態
における半導体装置の製造工程を示すゲート長方向に平
行な断面における断面図である。
における半導体装置の製造工程を示すゲート長方向に平
行な断面における断面図である。
【図２０】（ａ）〜（ｃ）は、ＬＤＤ領域及び高濃度ソ
ース・ドレイン領域の形成方法に関する他の実施形態の
半導体装置の製造工程を示すゲート長方向に平行な断面
における断面図である。
ース・ドレイン領域の形成方法に関する他の実施形態の
半導体装置の製造工程を示すゲート長方向に平行な断面
における断面図である。
【図２１】（ａ）〜（ｃ）は、高濃度ソース・ドレイン
領域の形成方法に関する他の実施形態の半導体装置の製
造工程を示すゲート長方向に平行な断面における断面図
である。
領域の形成方法に関する他の実施形態の半導体装置の製
造工程を示すゲート長方向に平行な断面における断面図
である。
【図２２】従来例のセルフアラインコンタクトを用いた
ＭＩＳ型半導体装置のゲート方向に平行な断面における
断面図である。
ＭＩＳ型半導体装置のゲート方向に平行な断面における
断面図である。
【図２３】（ａ）〜（ｅ）は、従来のセルフアラインコ
ンタクトを用いたＭＩＳ型半導体装置の製造工程を示す
ゲート方向に平行な断面における断面図である。
ンタクトを用いたＭＩＳ型半導体装置の製造工程を示す
ゲート方向に平行な断面における断面図である。
【図２４】（ａ），（ｂ）は、従来のＭＩＳ型半導体装
置の各部の寸法を説明するためのゲート長方向に平行な
断面における断面図および平面図である。
置の各部の寸法を説明するためのゲート長方向に平行な
断面における断面図および平面図である。
１ Ｓｉ基板
２ ゲート絶縁膜
３ ゲート電極
４ 上部絶縁膜
５ ＬＤＤ領域（低濃度ソース・ドレイン領域）
６ 側壁絶縁膜
７ 側壁ダミー
８ コンタクト形成用側壁ダミー
９ 分離用溝
１０ 素子分離用絶縁膜
１１ 接続孔
１２ 高濃度ソース・ドレイン領域
１３ ソース・ドレインコンタクト
１４ ゲート電極部
１５，１６ レジスト膜
２０ ゲート幅規定用分離絶縁膜
２１ 側壁絶縁膜
２２ 高濃度ソース・ドレイン領域
２３ 側壁導体膜
２４ レジスト膜
２６ 分離用溝
２８ 素子分離用絶縁膜
２９ ソース・ドレインコンタクト
３０ 第２上部絶縁膜
３１ ゲート電極部
３２ ＬＤＤ領域
３３ 側壁絶縁膜
３４ 側壁ダミー
３５ コンタクト形成用側壁ダミー
３６ 分離用溝
３７ 素子分離用絶縁膜
３８ 第１上部絶縁膜
Claims (22)
- 【請求項１】 半導体基板の上に形成されたゲート絶縁
膜と、 上記ゲート絶縁膜の上に形成されたゲート電極と、 上記ゲート電極の上に形成された上部絶縁膜と、 上記ゲート電極に対して自己整合的に形成され、上面が
ゲート電極よりも上方に位置し、下面が少なくともゲー
ト長方向の断面においては上記半導体基板の上面よりも
下方に位置しているトレンチ型の素子分離用絶縁膜と、 上記半導体基板内における上記ゲート電極の側方に位置
する領域に形成されたソース・ドレイン拡散領域と、 上記ゲート電極と上記素子分離用絶縁膜との間に、上記
ソース・ドレイン拡散領域に接触するように上記ゲート
電極に対して自己整合的に形成されたソース・ドレイン
コンタクトと、 上記ゲート電極及び上部絶縁膜と、上記ソース・ドレイ
ンコンタクトとの間に介在する側壁絶縁膜とを備え、 上記ゲート電極は、ゲート幅方向に延びるゲートコンタ
クト形成領域を含む全周囲が上記素子分離用絶縁膜によ
って囲まれていることを特徴とする半導体装置。 - 【請求項２】 請求項１記載の半導体装置において、 上記ソース・ドレインコンタクトは、上記ソース・ドレ
イン拡散領域との接触部において上記ソース・ドレイン
拡散領域とほぼ同じ平面形状を有し、かつ、上記ソース
・ドレイン拡散領域の上のみに形成されていることを特
徴とする半導体装置。 - 【請求項３】 請求項１又は２記載の半導体装置におい
て、 上記ソース・ドレインコンタクトのゲート長方向の寸法
が、リソグラフィー工程における最小露光寸法よりも小
さいことを特徴とする半導体装置。 - 【請求項４】 請求項３記載の半導体装置において、 上記ソース・ドレインコンタクトのゲート長方向の寸法
が、０．０１μｍ〜０．１μｍであることを特徴とする
半導体装置。 - 【請求項５】 請求項１〜４のうちいずれか１つに記載
の半導体装置において、 上記上部絶縁膜，上記素子分離用絶縁膜及び上記ソース
・ドレインコンタクトの各上面が互いにほぼ同じ高さ位
置にあるように平坦化されていることを特徴とする半導
体装置。 - 【請求項６】 請求項１〜５のうちいずれか１つに記載
の半導体装置において、 上記ゲート電極の一部位を通過する全ての横方向断面に
おいて上記側壁絶縁膜，ゲート電極及びソース・ドレイ
ンコンタクトの全体の輪郭を構成する外周面が、上記素
子分離用絶縁膜によって囲まれていることを特徴とする
半導体装置。 - 【請求項７】 請求項１〜６のうちいずれか１つに記載
の半導体装置において、上記側壁絶縁膜によって囲まれた 上記ゲート電極の全領
域が、上記ゲート絶縁膜上のみに形成されていることを
特徴とする半導体装置。 - 【請求項８】 請求項７記載の半導体装置において、 上記ゲート電極の一部位を通過する全ての横方向断面に
おいて上記側壁絶縁膜，ゲート電極及びソース・ドレイ
ンコンタクトの全体の輪郭を構成する外周面に沿って、
上記半導体基板に分離用溝が設けられており、上記分離
用溝内に上記素子分離用絶縁膜が埋め込まれていること
を特徴とする半導体装置。 - 【請求項９】 請求項１〜６のうちいずれか１つに記載
の半導体装置において、 上記素子分離用絶縁膜は、ゲート幅方向の断面において
は上記半導体基板の上面よりも上方のみに設けられてお
り、 ゲート幅方向の断面において上記ゲート電極の少なくと
もコンタクト形成領域の下方まで延びるトレンチ型のゲ
ート幅規定用分離絶縁膜をさらに備えていることを特徴
とする半導体装置。 - 【請求項１０】 半導体基板の上に、ゲート絶縁膜とな
る第１の絶縁膜と、ゲート用導体膜と、第２の絶縁膜と
を順次形成する工程（ａ）と、 少なくとも上記第２の絶縁膜と上記ゲート用導体膜とを
パターニングして上部絶縁膜およびゲート電極をそれぞ
れ形成する工程（ｂ）と、 上記ゲート電極の側面上に、上記ゲート電極に対して自
己整合的に自己整合側壁膜を形成する工程（ｃ）と、 上記上部絶縁膜および上記自己整合側壁膜をマスクとし
て上記半導体基板を所定の深さまでエッチングして、上
記ゲート電極に対して自己整合的に分離用溝を形成する
工程（ｄ）とを備えている半導体装置の製造方法。 - 【請求項１１】 請求項１０記載の半導体装置の製造方
法において、 上記工程（ａ）においては、上記第２の絶縁膜として互
いに選択エッチングが可能な２種類の絶縁膜を積層し、 上記工程（ｂ）においては、上記上部絶縁膜として、第
１上部絶縁膜と第２上部絶縁膜との積層膜を形成するこ
とを特徴とする半導体装置の製造方法。 - 【請求項１２】 請求項１０記載の半導体装置の製造方
法において、 上記工程（ｄ）の後に、基板上に第３の絶縁膜を形成す
る工程（ｅ）と、 上記第３の絶縁膜を少なくとも上記上部絶縁膜および上
記自己整合側壁膜の表面が露出するまで除去して、上記
分離用溝内から少なくとも上記ゲート電極よりも上方に
延びる素子分離用絶縁膜を形成する工程（ｆ）とをさら
に備えていることを特徴とする半導体装置の製造方法。 - 【請求項１３】 請求項１２記載の半導体装置の製造方
法において、 上記工程（ｆ）においては、ＣＭＰ法により、上記上部
絶縁膜，上記自己整合側壁膜及び上記素子分離用絶縁膜
の各上面を互いに同じ高さ位置にするように平坦化する
ことを特徴とする半導体装置の製造方法。 - 【請求項１４】 請求項１２記載の半導体装置の製造方
法において、 上記工程（ａ）においては、上記第２の絶縁膜として互
いに選択エッチングが可能な２種類の絶縁膜を積層し、 上記工程（ｂ）においては、上記上部絶縁膜として第１
上部絶縁膜と第２上部絶縁膜との積層膜を形成し、 上記工程（ｆ）においては、上記第３の絶縁膜，上記第
２上部絶縁膜及び上記自己整合側壁膜を上記第１上部絶
縁膜の表面が露出するまで除去することを特徴とする半
導体装置の製造方法。 - 【請求項１５】 請求項１４記載の半導体装置の製造方
法において、 上記工程（ｆ）においては、ＣＭＰ法を用いて、上記第
１上部絶縁膜，上記自己整合側壁膜及び上記素子分離用
絶縁膜の各上面を互いに同じ高さ位置にするように平坦
化することを特徴とする半導体装置の製造方法。 - 【請求項１６】 請求項１２〜１５のうちいずれか１つ
に記載の半導体装置の製造方法において、 上記工程（ｆ）の後に、上記自己整合側壁膜を選択的に
除去して上記半導体基板に到達する接続孔を形成する工
程（ｇ）と、 上記接続孔内に導体材料を埋め込んで、上記ソース・ド
レイン拡散領域に達するソース・ドレインコンタクトを
上記ゲート電極に対して自己整合的に形成する工程
（ｈ）と、 上記工程（ｂ）の後のいずれかの時点で、上記半導体基
板内における上記ゲート電極の側方に位置する領域に不
純物を導入して上記ゲート電極に対して自己整合的にソ
ース・ドレイン拡散領域を形成する工程（ｉ）と、 上記工程（ｂ）の後上記工程（ｈ）の前のいずれかの時
点で、上記ゲート電極及び上部絶縁膜と上記ソース・ド
レインコンタクトとの間に介在する側壁絶縁膜を形成す
る工程（ｊ）とをさらに備えていることを特徴とする半
導体装置の製造方法。 - 【請求項１７】 請求項１６記載の半導体装置の製造方
法において、 上記工程（ｊ）は、上記工程（ｂ）の後に、上記上部絶
縁膜及び上記ゲート電極の側面上に上記側壁絶縁膜を残
すように行なわれることを特徴とする半導体装置の製造
方法。 - 【請求項１８】 請求項１７記載の半導体装置の製造方
法において、 上記工程（ｉ）は、上記工程（ｂ）の後（ｊ）の前に上
記ゲート電極をマスクとするイオン注入により上記半導
体基板内に低濃度不純物を導入して低濃度ソース・ドレ
イン領域を形成する工程と、上記工程（ｊ）の後上記ゲ
ート電極及び側壁絶縁膜をマスクとするイオン注入によ
り、半導体基板内に高濃度不純物を導入して高濃度ソー
ス・ドレイン領域を形成する工程とに分けて行なわれる
ことを特徴とする半導体装置の製造方法。 - 【請求項１９】 請求項１６記載の半導体装置の製造方
法において、 上記工程（ｉ）は、上記工程（ｇ）の後上記工程（ｈ）
の前に、少なくとも上記ゲート電極及び素子分離絶縁膜
をマスクとするイオン注入により行なわれることを特徴
とする半導体装置の製造方法。 - 【請求項２０】 請求項１６記載の半導体装置の製造方
法において、上記工程（ｈ）においては、不純物を含む
ソース・ドレインコンタクトを形成 し、 上記工程（ｉ）は、上記工程（ｈ）の後に、上記ソース
・ドレインコンタクトから不純物を上記半導体基板内に
拡散させることにより行なわれることを特徴とする半導
体装置の製造方法。 - 【請求項２１】 請求項１２〜１５のうちいずれか１つ
に記載の半導体装置の製造方法において、 上記工程（ｂ）の後で上記工程（ｃ）の前に、上記半導
体基板内における上記ゲート電極の側方にソース・ドレ
イン拡散領域を形成する工程（ｇ）と、 上記工程（ｂ）の後で上記工程（ｃ）の前に、上記上部
絶縁膜及び上記ゲート電極の側面上に側壁絶縁膜を形成
する工程（ｈ）とをさらに備え、 上記工程（ｃ）においては、上記自己整合側壁膜として
上記側壁絶縁膜上にソース・ドレインコンタクトとなる
導体膜を形成することを特徴とする半導体装置の製造方
法。 - 【請求項２２】 請求項１０〜２１のうちいずれか１つ
に記載の半導体装置の製造方法において、 上記工程（ａ）の前に、上記半導体基板にゲート幅を規
定するトレンチ型のゲート幅規定用分離絶縁膜を形成す
る工程をさらに備えていることを特徴とする半導体装置
の製造方法。
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