JP2016530490A - 電荷検出のための集積センサデバイス - Google Patents

Abstract

本技術革新の第１の態様に従って、縦型バイポーラ接合トランジスタ（ＢＪＴ）のベースに直列に接続された横型絶縁ゲート電界効果トランジスタ（ＭＯＳＦＥＴ）を備える半導体ベースの集積センサデバイスが提供され、ＭＯＳＦＥＴのドレインドリフト領域は、半導体基板内のＢＪＴのベース領域の一部であり、それ故に、ＢＪＴのベースと電気接触し、ＭＯＳＦＥＴのドレインドリフト領域からＢＪＴのエミッタまでの距離は、エミッタとコレクタとして機能する任意の埋め込み層との間の垂直距離を超え、このデバイスの破壊電圧は、縦型ＢＪＴのＢＶＣＥＯによって決定される。

Description

本発明は、集積センサデバイスに関する。具体的には、本発明は、複数の接点／ビアおよび金属層によって感応性電極に接続される電界効果トランジスタをバイポーラ接合トランジスタと組み合わせる半導体デバイスのハイブリッド形態に関する。

ここ数年にわたって、液体の電荷検出に使用され得る高感度半導体デバイス（例えば、ｐＨ濃度の決定、生体分子の検出、ＤＮＡ複製およびゲノム配列の研究などで適用される水素イオンのイオン感応性電界効果トランジスタ（ＩＳＦＥＴ）型）、またはガス状混合物中のイオンまたは分極性分子の検出に使用され得る高感度半導体デバイスの技術分野への関心の高まりが見られている。このような半導体デバイスのハイブリッド形態は、以前に提案され、実証されている（非特許文献１及び２）。これらのハイブリッドは、単一集積回路内に、横型バイポーラ接合トランジスタ（ＬＢＪＴ）と並列にＩＳＦＥＴ電荷感応性デバイスを組み合わせる。このようなハイブリッドデバイスは、高感度のＩＳＦＥＴと、ＬＢＪＴによって提供された追加の増幅器を有益に組み合わせる。

本明細書で用いられる用語「ＩＳＦＥＴ」は、このようなデバイスの様々な等価形態を含む（非特許文献３〜６参照）。例えば、導電ゲート電極は、金属、または高度にドープされた多結晶シリコン等の他の好適な導電材料のものであってもよい。同様に、ゲート絶縁材料は、二酸化ケイ素等の酸化物であってもよいが、酸窒化物またはさらには高誘電率の誘導体も含み得る。

ゲート電極が、例えば酸化ケイ素、窒化ケイ素、または酸化物／窒化物のサンドイッチのような好適な不動態化材料によって囲繞された接点／金属線およびビア／金属線の連続配置によって分析されるように気体または液体と接触させられる様な配置が知られている。液体または気体に近接した電極内の金属膜は、不動態化によって囲繞されてもよく、またはされなくてもよい。金属自体は、アルミニウム、パラジウム、白金、または金などの半導体デバイスの製造で使用される標準的金属であってもよい。あるいは、電極は、金属／金属酸化物のいくつかの形態（Ａｌ₂Ｏ₃、Ｔａ₂Ｏ₅、ＨｆＯ₂）であってもよい。

同じ半導体チップに集積された横型バイポーラデバイスに接続されたＩＳＦＥＴを構成するイオン感応性デバイスが特許文献１に開示される。開示されるように、ｐチャネルＩＳＦＥＴは、共通の及び別個のベース接続と、エミッタ／ソースおよびドレイン／コレクタそれぞれと並列に接続された横型ｐｎｐバイポーラトランジスタを有するｎウェル内に位置する。電解液に浸漬された基準電極に印加されたバイアスの結果として、適切な量のイオンがゲート電極で蓄積される（または消耗させられる）とき、ＩＳＦＥＴ内のチャネル導通が変更される。これは、次いで、横型バイポーラデバイスの導通に影響を与える。

この特定のアーキテクチャの欠点は、追加の端子を必要とする２つのデバイスの並列配置である。このために、本質的にゲート型の横型バイポーラトランジスタの低利得になる。バイポーラデバイスのターンオン電圧より低いバイアスでは、サブスレッショルド特性は、これに関して金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）デバイス、すなわちＩＳＦＥＴの特性に似ている。ハイブリッド構成で得られた相互コンダクタンスの改善は、主にＭＯＳＦＥＴの閾値電圧を超えて生じる。結果として、この構造の増幅は非常に低い。

特許文献１に示された寄生の縦型ｐｎｐトランジスタは、すべてのｎウェルベースのＣＭＯＳプロセスに共通している。これは、ＩＳＦＥＴのソース／エミッタ、コレクタとしてｐ型基板を有する外部接続したｎウェルベースによって形成される。これは、ＩＳＦＥＴの導電率変化が寄生成分に影響を与えないため、検知デバイスの一部ではない。寄生の縦型ｐｎｐトランジスタの積極的使用は、最終的に信頼性の問題、例えばラッチアップを引き起こし得る。さらなる懸念は、所望の構成で個々のデバイスの外部接続のための追加の端子の要件である。このような追加の配線は、望ましくない信号ノイズを発生させる可能性がある。

特許文献２は、高出力スイッチング用途に特によく適している横型の絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）を説明している。横型バイポーラトランジスタのベースおよびエミッタそれぞれに接続されたソースおよびドレイン電極を有するエンハンスメント型ＭＯＳＦＥＴデバイスが開示される。ここで正電荷の形態で、適切なゲート入力電圧がＭＯＳＦＥＴに印加されると、チャネルは導通し、それ故に、バイポーラトランジスタをバイアスして導通にする。ゲート電極での印加電荷は、バイポーラデバイスを通る大電流を制御するために使用されてもよく、これは、電力用途の特定の関心のものである。しかしながら、高電圧での安全なスイッチング動作は、バイポーラトランジスタ内で非常に広いベースおよび低利得が必要である。デバイスの様々な形態は、非特許文献７によって記載されるような最新のＣＭＯＳプロセスで統合されている。これに関して、非特許文献８による報告も関連がある。この種のデバイスは、高電圧能力および低内部利得の要件を備えた電力スイッチングの様々な形態に対して潜在的に非常に有用であるが、液体またはガス状混合物での（特に水素イオンの）電荷検出を目的とした回路に組み込まれたデバイスに不利である。

先行技術のＩＳＦＥＴゲート型ＬＢＪＴは、図１Ａおよび１Ｂを参照して記載される。最初に図１Ａを参照して、上記の特許文献１に開示されるデバイスを表す先行技術のデバイス１０の側面図が示される。図に示されるように、ゲート型ＬＢＪＴ１０は、それぞれ、ｐ型基板１１内にｎウェル１２を形成すること、ｎウェル１２内にｐ⁺ドープ領域を形成すること、ｐ⁺ドープ領域内のエミッタ１３の周囲に横型コレクタリング１５を形成することによって構築される。

ゲート型ＬＢＪＴ１０は、ｐ⁺ドープ領域の間、ゲート誘電体層１７の上に、囲繞されたゲート電極１８を有する。加えて、ベース接点１４は、ｎウェル１２内のｎ⁺ドープ領域内に形成される。同様に、ｎウェルの外側のｐ⁺ドープ領域１６は、基板接点として提供される。

ソース／ドレイン接点として機能するゲート電極１８および隣接した側面上のｐ⁺ドープ領域は、ｐ型ＭＯＳＦＥＴデバイスを構成する。

フローティングゲート電極１８は、複数の接点／ビアおよび金属層２１によってゲート型ＬＢＪＴ上の水素イオン感応性電極１９に電気的に接続される。感応性電極１９の表面は、基準ゲート電極２０が取り付けられるイオン含有溶液２２と接触する。

図１Ａの先行技術では、ＭＯＳＦＥＴドレイン領域およびバイポーラトランジスタのコレクタ領域は、同じｐ⁺導電型半導体領域から形成されるため、本質的に接続される。

ＭＯＳＦＥＴソース領域およびバイポーラエミッタ領域は、同じｐ⁺型半導体領域１３によって形成されるため、同様に接続される。図１Ａに示される特定の構造では、ｎ⁺領域１４は、バイポーラ横型および縦型ｐｎｐトランジスタのベース領域ならびにｐ型ＭＯＳＦＥＴ（ＩＳＦＥＴ）の本体への共通の外部バイアス接続のためにｎウェル１２内に作製される。

図１Ａにおけるデバイスの等価回路である図１Ｂをここで参照して、外部基準ゲート電極である基準電極２０の端子に加えて、４つの端子、Ｂ１４、Ｃ１５、Ｅ１３、Ｓ１６があることを見ることができる。ｐ型ＭＯＳＦＥＴは、横型バイポーラデバイス５のエミッタ（Ｅ）およびコレクタ（Ｃ）に並列に接続されたそのソース１３およびドレイン１５端子を有することを見ることができる。横型ｐｎｐトランジスタおよび縦型（寄生）ｐｎｐトランジスタ６の両方は、エミッタ（Ｅ）およびベース（Ｂ）端子を共有することが同様に観察される。

適切なバイアスをＭＯＳＦＥＴのソース／ドレイン端子および基準電極に印加することは、ＭＯＳＦＥＴデバイス内に横方向電流をもたらす。

エミッタ−ベース接合の前方バイアスは、図１Ａにおける横型コレクタリング（１５）によって得られる横方向電流を追加し、図１Ａにおける基板（１１）で全体的に分布される垂直基板電流も追加する。

基準電位のあらゆる変化は、ＭＯＳＦＥＴ電流ならびにバイポーラデバイス（複数可）を通過する電流の両方に影響を与える。

記載された先行技術デバイスでは、電解液部分の電位または電荷のあらゆる変化は主に、ＭＯＳＦＥＴトランジスタおよび横型ｐｎｐバイポーラトランジスタの並列配置５によって検知される。

活性層がｐ型ＭＯＳＦＥＴと横型ｐｎｐトランジスタとの間でそれぞれ共有される事実は、非最適化の低電流利得ｐｎｐトランジスタをもたらす。

加えて、縦型の寄生ｐｎｐトランジスタ６からの基板電流は、デバイス絶縁点から不利であり、電解液部分の変化に関する情報を提供しない。

図２Ａは、上述の特許文献２に記載されるＬＩＧＢＴの形態において先行技術の一例を示す。集積デバイス３０は、ｎ型層の不純物濃度より高い不純物濃度を有するｐ型ドープ領域５０、およびｐ型ドープ領域５０の不純物濃度を超える不純物濃度を有するｐ⁺領域７０を含有する低ドープｎ型層３５内に構築される。ｐドープ領域５０内には、ｐ型領域５０の不純物濃度より高い不純物濃度を有するｎ⁺領域６０が提供される。ｐドープ領域５０およびｎ⁺領域６０は、エミッタ電極５５によって電気的に短絡される。コレクタ電極６５は、ｐ⁺領域７０への抵抗接点を形成する。絶縁膜は、ゲート誘電体４０として機能し、ゲート電極４５を基板から分離する。

正電位がゲート電極４５に印加されると、ゲート誘電体４０の下のｐ領域５０の表面部分の導電率は、ｎ型チャネルを形成するように反転される。次に、ｎ⁺領域６０からの電子は、チャネルを通って、ｎ^-層３５の中に、かつ正孔が注入されるｐ⁺領域７０に移ることができる。それにより、高抵抗率を有するｎ^-層３５は、図２Ａにおけるアノード（Ｃ）とカソード（Ｅ）との間に低抵抗経路を提供するように導電率変調される。したがって、低オン抵抗および優れた前方阻止特性が実現され、これは、電力スイッチングの様々な形態に非常に有用であり得る。

改善されたスイッチング性能に重点を置いて、上述の実施形態の多数の修正が存在し、これらのうちのいくつかは、Ｅ．Ｋｈｏ Ｃｈｉｎｇ Ｔｅｅ、参考文献８による報告で網羅される。

図２Ｂは、図２Ａにおけるデバイスの等価電気回路図である。３つの端子Ｃ、Ｅ、およびＧが示される。デバイスはまた、外部裏面基板電極を利用する。ｎ型ＭＯＳＦＥＴは、そのソースおよび（Ｅ）で一緒に固定された本体端子を有し、これらは、次いで、本体抵抗、Ｒ１上で横型バイポーラｐｎｐトランジスタのコレクタ領域（Ｃ）に接続される。横型ｐｎｐトランジスタのベース端子がいかに可変抵抗、Ｒ２上でＭＯＳＦＥＴのドレインに接続されるかも示され、後者は、導電率変調を鏡映する。

横型ｐｎｐトランジスタのコレクタに接続されたベースを有する縦型の寄生ｎｐｎトランジスタは、図２Ｂに含まれ、ＬＩＧＢＴがサイリスタ様構造を含むことを図解する。このサイリスタがラッチアップを引き起こすと、ＬＩＧＢＴデバイスは、ゲート電位によってもはや制御され得ない。ラッチアップの条件は、α_npn＋α_pnp≧１であり、式中、α_npnおよびα_pnpは、それぞれ、寄生ｎｐｎトランジスタおよびｐｎｐトランジスタの共通ベース電流利得である。ラッチアップのリスクを低減させるために、両トランジスタ内の電流利得αを低下させることが不可欠である。ｐｎｐトランジスタがオン状態電圧降下を伝えるため、ｎｐｎトランジスタの利得は、例えば、エミッタ領域の下のベースドーピングを増加させる（ベース抵抗を低下させる）ことによって抑制されなければならない。

米国特許第８２８３７３６号明細書 米国特許第５１２６８０６号明細書

Ｓ．−Ｒ．Ｃｈａｎｇ，Ｈ．Ｃｈｅｎ，"Ａ ＣＭＯＳ−Ｃｏｍｐａｔｉｂｌｅ，Ｌｏｗ−Ｎｏｉｓｅ ＩＳＦＥＴ Ｂａｓｅｄ ｏｎ Ｈｉｇｈ Ｅｆｆｉｃｉｅｎｃｙ Ｉｏｎ−Ｍｏｄｕｌａｔｅｄ Ｌａｔｅｒａｌ−Ｂｉｐｏｌａｒ Ｃｏｎｄｕｃｔｉｏｎ"，Ｓｅｎｓｏｒｓ ９，８３３６−８３４８（２００９） Ｈ．Ｙｕａｎ，Ｈ．−Ｃ．Ｋｗｏｎ，Ｓ．−Ｈ．Ｙｅｏｍ，Ｄ．−Ｈ．Ｋｗｏｎ，Ｓ．−Ｗ．Ｋａｎｇ，"ＭＯＳＦＥＴ−ＢＪＴ ｈｙｂｒｉｄ ｍｏｄｅ ｏｆ ｔｈｅ ｇａｔｅｄ ｌａｔｅｒａｌ ｂｉｐｏｌａｒ ｊｕｎｃｔｉｏｎ ｔｒａｎｓｉｓｔｏｒ ｆｏｒ Ｃ−ｒｅａｃｔｉｖｅ ｐｒｏｔｅｉｎ ｄｅｔｅｃｔｉｏｎ"，Ｂｉｏｓｅｎｓｏｒ ｓ ａｎｄ Ｂｉｏｅｌｅｃｔｒｏｎｉｃｓ ２８，４３４−４３７（２０１１） Ｊ．Ｍ．Ｒｏｔｈｂｅｒｇ，Ｗ．Ｈｉｎｚ，Ｔ．Ｍ．Ｒｅａｒｉｃｋ，Ｊ．Ｓｃｈｕｌｔｚ，Ｗ．Ｍｉｌｅｓｋｉ，Ｍ．Ｄａｖｅｙ，Ｊ．Ｈ．Ｌｅａｍｏｎ，Ｋ．Ｊｏｈｎｓｏｎ，Ｍ．Ｊ．Ｍｉｌｇｒｅｗ，Ｍ．Ｅｄｗａｒｄｓ，Ｊ．Ｈｏｏｎ，Ｊ．Ｆ．Ｓｉｍｏｎｓ，Ｄ．Ｍａｒｒａｎ，Ｊ．Ｗ．Ｍｙｅｒｓ，Ｊ．Ｆ．Ｄａｖｉｄｓｏｎ，Ａ．Ｂｒａｎｔｉｎｇ，Ｊ．Ｒ．Ｎｏｂｉｌｅ，Ｂ．Ｐ．Ｐｕｃ，Ｄ．Ｌｉｇｈｔ，Ｔ．Ａ．Ｃｌａｒｋ，Ｍ．Ｈｕｂｅｒ，Ｊ．Ｔ．Ｂｒａｎｃｉｆｏｒｔｅ，Ｉ．Ｂ．Ｓｔｏｎｅｒ，Ｓ．Ｅ．Ｃａｗｌｅｙ，Ｍ．Ｌｙｏｎｓ，Ｙ．Ｆｕ，Ｎ．Ｈｏｍｅｒ，Ｍ．Ｓｅｄｏｖａ，Ｘ．Ｍｉａｏ，Ｂ．Ｒｅｅｄ，Ｊ．Ｓａｂｉｎａ，Ｅ．Ｆｅｉｅｒｓｔｅｉｎ，Ｍ．Ｓｃｈｏｒｎ，Ｍ．Ａｌａｎｊａｒｙ，Ｅ．Ｄｉｍａｌａｎｔａ，Ｄ．Ｄｒｅｓｓｍａｎ，Ｒ．Ｋａｓｉｎｓｋａｓ，Ｔ．Ｓｏｋｏｌｓｋｙ，Ｊ．Ａ．Ｆｉｄａｎｚａ，Ｅ．Ｎａｍｓａｒａｅｖ，Ｋ．Ｊ．ＭｃＫｅｒｎａｎ，Ａ．Ｗｉｌｌｉａｍｓ，Ｇ．Ｔ．Ｒｏｔｈ，Ｊ．Ｂｕｓｔｉｌｌｏ，"Ａｎ ｉｎｔｅｇｒａｔｅｄ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｄｅｖｉｃｅ ｅｎａｂｌｉｎｇ ｎｏｎ−ｏｐｔｉｃａｌ ｇｅｎｏｍｅ ｓｅｑｕｅｎｃｉｎｇ"，Ｎａｔｕｒｅ ４７５，３４８−３５２（２０１１）． Ｙ．Ｃｕｉ，Ｑ．Ｑ．Ｗｅｉ，Ｈ．Ｋ．Ｐａｒｋ，Ｃ．Ｍ．Ｌｉｅｂｅｒ，"Ｎａｎｏｗｉｒｅ ｎａｎｏｓｅｎｓｏｒｓ ｆｏｒ ｈｉｇｈｌｙ ｓｅｎｓｉｔｉｖｅ ａｎｄ ｓｅｌｅｃｔｉｖｅ ｄｅｔｅｃｔｉｏｎ ｏｆ ｂｉｏｌｏｇｉｃａｌ ａｎｄ ｃｈｅｍｉｃａｌ ｓｐｅｃｉｅｓ"，Ｓｃｉｅｎｃｅ ２９３，１２８９−１２９２（２００１）． Ｇ．Ｚｈｅｎｇ，Ｆ．Ｐａｔｏｌｓｋｙ，Ｙ．Ｃｕｉ，Ｗ．Ｕ．Ｗａｎｇ，Ｃ．Ｍ．Ｌｉｅｂｅｒ，"Ｍｕｌｔｉｐｌｅｘｅｄ ｅｌｅｃｔｒｉｃａｌ ｄｅｔｅｃｔｉｏｎ ｏｆ ｃａｎｃｅｒ ｍａｒｋｅｒｓ ｗｉｔｈ ｎａｎｏｗｉｒｅ ｓｅｎｓｏｒ ａｒｒａｙｓ"，Ｎａｔ．Ｂｉｏｔｅｃｈｎｏｌ．２３，１２９４−１３０１（２００５）． Ｅ．Ｓｔｅｒｎ，Ｊ．Ｆ．Ｋｌｅｍｉｃ，Ｄ．Ａ．Ｒｏｕｔｅｎｂｅｒｇ，Ｐ．Ｎ．Ｗｙｒｅｍｂａｋ，Ｄ．Ｂ．Ｔｕｒｎｅｒ−Ｅｖａｎｓ，Ａ．Ｄ．Ｈａｍｉｌｔｏｎ，Ｄ．Ａ．ＬａＶａｎ，Ｔ．Ｍ．Ｆａｈｍｙ，Ｍ．Ａ．Ｒｅｅｄ，"Ｌａｂｅｌ−ｆｒｅｅ ｉｍｍｕｎｏｄｅｔｅｃｔｉｏｎ ｗｉｔｈ ＣＭＯＳ−ｃｏｍｐａｔｉｂｌｅ ｓｅｍｉｃｏｎｄｕｃｔｉｎｇ ｎａｎｏｗｉｒｅｓ"，Ｎａｔｕｒｅ ４４５，５１９−５２２（２００７）． Ｂ．Ｂａｋｅｒｏｏｔ，Ｊ．Ｄｏｕｔｒｅｌｏｉｇｎｅ，Ｐ．Ｖａｎｍｅｅｒｂｅｅｋ，Ｐ．Ｍｏｅｎｓ，"Ａ Ｎｅｗ Ｌａｔｅｒａｌ−ＩＧＢＴ Ｓｔｒｕｃｔｕｒｅ ｗｉｔｈ ａ Ｗｉｄｅｒ Ｓａｆｅ Ｏｐｅｒａｔｉｎｇ Ａｒｅａ"，ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ ２８，４１６−４１８（２００７）． Ｅ．Ｋ．Ｃ．Ｔｅｅ，Ａ．Ｈoｌｋｅ，Ｓ．Ｊ．Ｐｉｌｋｉｎｇｔｏｎ，Ｄ．Ｋ．Ｐａｌ，Ｎ．Ｌ．Ｙｅｗ，Ｗ．Ａ．Ｗ．Ｚ．Ａｂｉｄｉｎ，"Ａ Ｒｅｖｉｅｗ ｏｆ ｔｅｃｈｎｉｑｕｅｓ ｕｓｅｄ ｉｎ Ｌａｔｅｒａｌ Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒｓ（ＬＩＧＢＴ）"，ＩＯＳＲ Ｊｏｕｒｎａｌ ｏｆ Ｅｌｅｃｔｒｉｃａｌ ａｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｅｎｇｉｎｅｅｒｉｎｇ（ＩＯＳＲ−ＪＥＥＥ）３，３５（２０１２）．

図３〜７を参照すると、電界効果トランジスタをバイポーラ接合トランジスタと組み合わせる半導体デバイスのハイブリッド形態に基づいた改善されたセンサデバイスが必要とされることは明らかである。

本発明の目的は、液体中の電荷検出またはガス状混合物中のイオンもしくは分極性分子の検出に使用され得る内部増幅を有する高感度集積センサデバイスを提供することである。これは、請求項１に記載のデバイスによって実現される。

本発明は、縦型バイポーラ接合トランジスタであるＢＪＴと密接に融合され、かつ非常に高い内部増幅を有し、高い信号対雑音比を有し、低い電源電圧で動作することを特徴とするフローティングゲートＭＯＳＦＥＴを提供する。好ましい実施形態では、デバイスは、世界規模の半導体製造工場によって提供される標準的な低電圧ＣＭＯＳプロセスで実現され得る。

本発明による集積センサは、横型金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）および半導体基板に配置されたバイポーラ接合トランジスタ（ＢＪＴ）を備え、ＭＯＳＦＥＴは、縦型ＢＪＴのベースに直列に接続される。ＭＯＳＦＥＴは、半導体基板表面で接続されるように配置され、ＢＪＴのエミッタは、半導体基板表面に位置する。ＭＯＳＦＥＴのドレインドリフト領域は、半導体基板内のＢＪＴのベース領域の一部であり、それ故に、ドレインドリフト領域は、ＢＪＴのベースと電気接触する。ＭＯＳＦＥＴのドレインドリフト領域からＢＪＴのエミッタまでの距離は、エミッタとコレクタとして機能する任意の埋め込み層との間の垂直距離を超える。したがって、デバイスの破壊電圧は、縦型ＢＪＴのＢＶ_CEcによって決定される。

本発明の一実施形態によるセンサデバイスは、複数の接点／ビアおよび金属層（複数可）によってフローティングゲート電極に電気的に接続されたイオン感応性電極をさらに備える。イオン感応性電極の表面は、基準ゲート電極が取り付けられるイオン含有溶液と接触し、電極は、外部デバイス接続および信号抽出のために、ＢＪＴのコレクタとして機能する埋め込み層と接触する第３の領域、ＢＪＴのエミッタとして機能する第４の領域、ＭＯＳＦＥＴのソースとして機能する第５の領域、および第３の領域に抵抗接点を提供する第６の領域と抵抗接触して配置される。

好ましい実施形態のよる集積センサデバイスは、
−第１のドーピング型の半導体基板と、
−基板内でデバイスの埋め込み層として機能し、基板表面下に位置する第２のドーピング型の第１の領域であって、基板の平面に見られる直角多角形を構成する、第１の領域と、
−ＢＪＴのベースおよびＭＯＳＦＥＴのドレインドリフト領域として機能し、基板表面から垂直にある距離、前記基板の中に延在して、前記基板内の第２のドーピング型の埋め込み層と接触してそれと半導体接合を形成する第１のドーピング型の第２の領域であって、基板の平面に見られる直角多角形を構成する、第２の領域と、
−第１のドーピング型の前記第２の領域を包囲および囲繞し、基板表面から垂直にある距離、前記基板の中に延在して、第２のドーピング型の埋め込み層と電気接触し、前記領域に表面で少なくとも１つの抵抗接点を提供する第２のドーピング型の第３の領域であって、基板の平面に見られる直角多角形を構成する、第３の領域と、
−前記第２の領域および第３の領域の前記基板表面上、および前記領域にわたる誘電体膜であって、前記誘電体膜上に矩形導電ストライプの形態で少なくとも１つのゲート電極を形成し、前記ストライプが、前記第２の領域と第３の領域との間の界面を重ね合わせ、前記第２の領域および第３の領域の部分の中に延在し、基板の平面での前記ゲート電極ストライプが、第２の領域と第３の領域との間の界面に沿って走る、誘電体膜と、
−ＢＪＴのエミッタとして機能する、表面から前記第２の領域の中に、かつその内側に延在する、第２の導電型の直角多角形の形態の少なくとも１つの第４の領域であって、第２の領域と第３の領域との間の界面と平行な水平面にある、少なくとも１つの第４の領域と、
−ＭＯＳＦＥＴのソースとして機能する矩形ゲート電極ストライプに隣接し、かつそれによってわずかに重ね合わせられる前記第３の領域の表面から、その領域の中に延在する前記第１の導電型の第５の領域であって、前記第２の領域と第３の領域との交点から離れた側面に位置する基板の平面にあり、前記矩形ゲート電極ストライプによって並置され、かつわずかに覆われ、基板の平面に見られる直角多角形を構成する、第５の領域と、
−表面から、第２の導電型の前記第３の領域の中に延在し、前記第３の領域に抵抗接点を提供する前記第２の導電型の第６の領域であって、ゲート電極ストライプおよび第１の導電型の第２の領域から離れて位置する基板の平面にある、第６の領域と、
−前記第２の領域の区分の中に延在し、それによりＭＯＳＦＥＴのドレインドリフト領域として機能する低抵抗率領域を提供する前記第１の導電型の第７の領域であって、前記第２の領域内の前記矩形ゲート電極ストライプに隣接し、かつそれによって重ね合わせられ、前記矩形ゲート電極ストライプによって並置され、かつわずかに覆われた基板の平面にあり、ＭＯＳＦＥＴのドレインドリフト領域およびＢＪＴへのベースとして同時に機能し、それによりベース電流に低抵抗供給路を提供する、第７の領域と、を備える。

一実施形態に従って、上記の縦型ＢＪＴの外部ベースと共通して接続されたドレインを有するＭＯＳＦＥＴが提供され、ＭＯＳＦＥＴは、ｎ型のものであり、前記ＢＪＴは、ｐｎｐ型のものである。

集積センサは、これらに限定されないが、医療診断デバイス、環境およびバイオプロセス分析デバイス、ならびに食品加工および化学プロセス監視デバイスなどの分子レベルでの幅広い用途を有する。

しかしながら、用途の領域は、提案されたデバイスが、イオン感応性電極なしで、多くの種類の電子回路で増幅器として使用され得ることが当業者に明らかであるため、上記に列記されたものに限定されない。

本発明の利点の１つは、センサデバイスがマイクロエレクトロニクスの技術分野内で十分に確立された方法および手段により構築され得ることである。したがって、製造コストは、標準的集積回路に予測されるものに相当する。さらに、設計は、多数の前記ＭＯＳＦＥＴ／ＢＪＴからなる検知チップを既に商業的に利用可能な施設で容易に製造可能にするかかる特徴のみを有する。

最大の信号対ノイズ出力は、振幅が可能な限り信号ソースの近くに印加される場合にのみ得られ得る。本発明では、これは、第１の振幅段がセンサ自体と融合されるという点において自動的に実現される。

本発明の高利得および優れた信号対ノイズ特性は、製造コストがＩＣ製造の典型的な低レベルで引き続き保持される検知チップを提供することによって、従来費用のかかる試料濃縮を不要にする。

本発明は、ここで以下の図面を参照して詳細に記載され、
は、先行技術に従うゲート型の横型バイポーラトランジスタを有する水素イオン感応性デバイスを図解する断面図であり、１Ｂは、図１Ａの先行技術デバイスの等価回路図である。 代表的な先行技術の横型絶縁ゲートバイポーラトランジスタ（ＬＩＧＢＴ）を示す側断面図である。 図２Ａにおける先行技術デバイスの等価回路図である。 本発明に従う電子センサの第１の実施形態の構造を概略的に示す図である。 本発明に従う電子センサの第２の実施形態の構造を概略的に示す図である。 本発明に従う電子センサの第３の実施形態の構造を概略的に示す図である。 本技術革新に従う電子センサの等価回路を示す図である。 本発明に従う電子センサの一部の構造を概略的に示す図である。

フローティングゲート構造の機能は、既知のベース配列のＤＮＡ鎖が図３における電解液容器の底部金属表面上の所望の表面密度に固定される以下の適用例によって図解され得る。容器は、４つのヌクレオチド（核酸塩基）Ａ、Ｃ、Ｇ、およびＴ、必ずしもこの順序でなくてもよいが１種類ずつ、４つのヌクレオチドのプログラムされた順次供給のためのフローセルに接続される。ＤＮＡ鎖と流入ヌクレオチドとの間にベースペアリング（すなわち、Ａ−ＴまたはＣ−Ｇ結合）が生じるたびに、大量の陽子が放出される。これは、電解液中のｐＨ値の瞬間変化を引き起こす。これは、次いで、容器の底部表面のプロトン化を誘発する。このプロトン化は、挟持された金属層を介してゲートに送信される表面電位の変化を誘発する。ゲートでは、この変化は、ソース端子とドレイン端子との間で、バイポーラトランジスタのベースの中に流れる電流の変化を誘発する。感度を最大にするために、容器の底部表面は、適切な層、典型的にはプロトン化および脱プロトン化に特に感応性がある金属酸化物でコーティングされ得る。

図に示される電解液容器の種類および形状は、単に一例として意図され、容器の底部での電極およびＭＯＳＦＥＴをゲートするその役割は、現状に対して重要な態様である。検知部の実際の形態は、それぞれの用途に密接に関連し、それぞれの技術分野における当業者に明らかである。さらに、検知要素上の適所に分子を保持する電解液容器および／または個々の区画がマクロからミクロまでの範囲の寸法で設計され得る半導体技術の技術分野における当業者に明らかであるべきである。ミクロ領域内の実用限界は、最先端の半導体製造技術から生じる設計要件によって設定される。この１つの結果は、容器−センサアセンブリが単一半導体チップ上で数百万に達する量で繰り返され得ることである。基準電極はまた、当該技術分野における当業者に既知であるように、数多くの方法で設計され得る。本発明に関する一例は、半導体チップ自体の表面に配置され、塩化銀に適切に変換された銀膜である。これに関して、図３におけるフローティング拡張ゲート構造は、この構築物がトランジスタ電子機器を化学的に攻撃する流体を防ぐという点においてさらに別の目的を果たすことに留意する価値がある。この保護は、センサアセンブリと同じ半導体チップ上の制御電子機器、シグナルインテグリティを保全するだけではなく、適合するのに十分に小さいセンサ設計も許可する配置、例えば、ポイントオブケアアプリケーションを含むことを可能にする。

本発明のデバイスの機能性は、図３および６を参照して説明される。デバイスは、ＭＯＳＦＥＴソースおよび（一緒に固定された）ｎウェルを接地に対して正にバイアスすることによって動作モードに入れられる。コレクタがｎウェルに内部接続されるため、コレクタは、接地電位に保たれるエミッタに対して正バイアスを同様に受け取る。基準（ゲート）電極の電位は、接地に対して、ＭＯＳＦＥＴデバイスの動作モード（例えば、サブスレッショルド領域または飽和領域）を決定することなどを選択され得る。動作中、（金属ストラップされた）コレクタ端子での派生電流が測定される。この電流は、ＭＯＳＦＥＴチャネル電流とＢＪＴを通過する電流との和であり、電解液に浸漬された電極表面に存在するＤＮＡ分子の密度およびそれに関連する電荷に影響される。この影響自体は、ＭＯＳＦＥＴチャネル内の電界が図３の基準電極とＭＯＳＦＥＴソースとの間の電位差に容量結合されるという事実により表れる。

本発明による電子センサは、様々な用途で様々な帯電物質および／または分極性物質を検出するのに適している可能性があり、例としては、これらに限定されないが、生物医学的および食品品質監視用途のためのイオン（例えば、Ｈ⁺、Ｎａ⁺、Ｃａ⁺⁺）の液体検出、上記の配置による生体分子の検出、ならびにガス監視用途が挙げられる。後者の場合、試料容器が必要ではないが、表面機能化は、検知における選択性および特定性を得るために依然として重要なステップである。

センサデバイスの一部である縦型ＢＪＴのエミッタ、ベース、およびコレクタは、半導体基板上の横方向に拡張するドープ層の垂直積層によって構築される。ＢＪＴのベース層は、エミッタの隣の表面に達し、かつ横方向に配向されたＭＯＳＦＥＴのドレインを形成する垂直に拡張する部分を有する。表面に沿って進むと、ドレインの後に、ＭＯＳＦＥＴのチャネルおよびソース領域が続く。縦型ＢＪＴのコレクタ領域は、ベース領域の下に位置し、これは、横方向バンドを形成する。コレクタは、必要な接合を形成するようにベースおよび基板の両方の導電型とは反対の導電型のものである。同じ導電型のウェルが横方向コレクタバンドの外側部分の上にあり、それと直接接触する。したがって、ウェルは、ベース領域に隣接し、コレクタ領域への接続を可能にするように表面に沿って横方向に延在する。

好ましくは、デバイスは、ＢＪＴのエミッタ領域を通過する仮想垂直平面に対して、かつ紙の平面に垂直に鏡面対称を有し、それにより二重に組み合わせられたＭＯＳＦＥＴ／ＢＪＴを提供するような方法で構築される。

図３では、本発明の一実施形態に従う、試料容器１６０に電気的に接続されたフローティングベース複合ＢＪＴ−ＭＯＳＦＥＴ電荷感応型デバイス１０１からなる集積センサデバイスが図解される。

したがって、図３における集積センサデバイス１００は、図に描かれたオーバーレイ回路図によって示されるように組み合わせられたＭＯＳＦＥＴおよびＢＪＴを備える。

図３の下部から開始して、デバイスは、当該技術分野において周知の種類のｐ型シリコン基板１１５を備える。基板１１５は、好ましくは（１００）配向のものである。本発明の一実施形態では、基板１１５はまた、シリコンオンインシュレータ（ＳＯＩ）基板であり得る。基板１１５の一部では、縦型ｎｐｎトランジスタ、すなわち、ＢＪＴは、１μｍ程度の典型的な厚さ、および１・１０¹⁷〜１・１０¹⁹ｃｍ^-3の範囲の典型的なドーパント濃度を有し、ｎバンドと称される第１の埋め込みｎ型領域１２０、続いてｐウェルを形成し、かつ１μｍ程度の典型的な厚さ、および１・１０¹⁷〜１・１０¹⁸ｃｍ^-3の範囲の典型的なドーパント濃度を有するｐ領域１２５、および１・１０¹⁹〜１・１０²⁰ｃｍ^-3の範囲の典型的な濃度を有するｎ⁺領域１４５によって形成される。ｎ⁺領域１４５は、ｐウェル１２５によって囲繞され、表面からその中に約０．２μｍ延在する。

表面から約０．３μｍ、ｐウェル１２５の中に伸びる酸化物分離１１９は、エミッタ領域１４５を囲繞する。ここで、ｐ領域１２５は、縦型ＢＪＴ内でベースとして、ｎバンド１２０をコレクタとして、かつｎ⁺領域１４５をエミッタとして機能する。

ｎバンドと垂直に接触し、かつ表面まで伸びる１μｍ程度の典型的な厚さを有する、ｎウェルを形成するｎ領域１３０が形成される。

ゲート電極１５６、ゲート酸化物１５７、および絶縁体１５８を備えるゲート構造は、ｎ領域１３０とｐ領域１２５との間の境界で表面の上に形成される。ゲート電極１５６およびゲート酸化物１５７は、ｎ領域１３０およびｐ領域１２５によって形成された境界にわたって伸びる。絶縁体１５８は、接触金属層１５０から絶縁を提供する。あるいは、ゲート酸化物１５７は、いわゆる「高誘電率の誘導体」、例えば、酸化ハフニウムもしくは酸化ジルコニウムまたはケイ酸塩などの別の種類の誘電材料からなる。

ｎ領域１３０は、ＭＯＳＦＥＴの下で横方向に延在し、デバイスの上面に向かって垂直方向に延在する一部分１３１を有する。ｎ領域１３０の垂直部分１３１の表面はまた、ｐ型ＭＯＳＦＥＴのｎ型ドープチャネル領域を形成する。

ｐ領域１２５の一部分１２６は、ｎ領域１３１の対応する部分に隣接するまで、酸化物分離１１９の表面下のレベルからデバイスの表面に向かって垂直方向に延在する。ｐ領域１２５の垂直部分１２６は、ＭＯＳＦＥＴのドレインドリフト領域を形成する。

さらに、ＭＯＳＦＥＴのゲート電極１５６に隣接し、表面からその中に約０．２μｍ延在し、１・１０¹⁹〜１・１０²⁰ｃｍ^-3の範囲の典型的な表面濃度を有するｐ⁺ドープドレイン領域１４１が提供される。ｐ⁺ドレイン領域１４１は、ドレインドリフト領域１２６の一部への低抵抗短絡として機能するｐ領域１２５の部分内に位置する。

ｐ領域１２５内のｐ⁺ドープドレイン領域１４１をｎ⁺領域１４５から分離する酸化物分離１１９は、後者がＢＪＴのエミッタであり、エミッタ−ベース／ドレインダイオードの特性を改善する。酸素環に隣接するｐ⁺ドープドレイン領域１４１の追加は、ＢＪＴデバイスのベース抵抗および性能を同様に改善する。

表面からその中に約０．２μｍ延在し、１・１０¹⁹〜１・１０²⁰ｃｍ^-3の範囲の典型的な表面濃度を有する、接触ｎ⁺領域１３５がｎ領域１３０によって少なくとも部分的に囲繞される。ｎ⁺ドープ接触領域１３５を有するｎ領域１３０は、ｐ型ＭＯＳＦＥＴの本体として機能する。ｎ⁺接触領域１３５は、表面から約０．３μｍ、ｎ領域１３０の中に伸びる、酸化物分離領域１１７によって、ＭＯＳＦＥＴのｐ⁺ドープソース領域１４０から分離される。ｎ型領域１３０内に形成されているｐ⁺ソース領域は、表面からその中に約０．２μｍ延在しており、１・１０¹⁹〜１・１０²⁰ｃｍ^-3の範囲で典型的な表面濃度を有する。金属層１５０は、接触ｎ⁺領域１３５に、ならびにｐ⁺ソース領域１４０に接続し、それ故に、組み合わせられた本体／ソース接続を形成する。

ゲート構造は、例えば、電解液１６１および機能化生体分子１６２を保持するように適合された試料容器１６０と接続することができる。基準電極１７０は、試料容器１６０内の電解液に浸漬される。試料容器１６０は、その底部にある金属層１６３、例えば、Ｓｉ₃Ｎ₄層の中間誘電体層１６４、および１つまたは複数の挟持された金属層１６５を介してゲート１５６に接続され得る。あるいは、電子センサが、例えばガスを検出するように適合される場合、試料容器およびその底部金属層は、適切な機能化表面と置き換えられる。

図３に示されるように、ｎ領域１３０、酸化物分離１１７、接触ｎ⁺領域１３５、ｐ⁺ソース領域１４０、金属接触層１５０、ゲート電極１５６、ｐ⁺ドレイン領域１４１、および酸化物分離１１９は、エミッタ領域１４５およびｐ領域１２５を通過する仮想垂直平面１２２に対して鏡映され、紙の平面に垂直であり得る。これは、非限定的な例を表し、機能性および製造の容易さを考慮すると好ましい場合がある。別の実施形態では、デバイスは、ドーピング層の極性の適切な変化によってｐｎｐ構成を有するｎ型ＭＯＳＦＥＴおよびＢＪＴの形態で構築され、基板は、上記の説明で参照され得ることにも留意されるべきである。さらに、上記の所与の寸法および濃度は、非限定的な例と見なされるべきである。当該技術分野において周知であるように、例えば、ドーピング濃度は、異なる方法で変更および最適化され、このような変化は、当業者に明らかであり得る。

図４では、本発明の別の実施形態が示される。図４では、参照番号は、図３に既に示される部分と同じ部分を指定する。

概して、図３および４それぞれにおけるフローティングベースの複合ＢＪＴ−ＭＯＳＦＥＴ電荷感応型デバイス１０１および２０１の構造は、図４では、ｐ領域１２５内のＭＯＳＦＥＴドレインをＢＪＴのエミッタとして機能するｎ⁺領域１４５から分離する酸化物分離２１９が、ゲート電極１５６によって部分的に２５５と重複しているという重要な例外を除いて類似する。ｐ領域１２５の一部分１２６は、ｎ領域１３１の対応する部分に隣接したデバイスの上面に向かって垂直方向に延在することが同様に観察される。ｎ領域１３０の垂直部分１３１は、ｐ型ＭＯＳＦＥＴのｎ型ドープチャネル領域を形成し、ｐ領域１２５の垂直部分１２６は、ＭＯＳＦＥＴのドレインドリフト領域を形成する。酸化物分離領域２１９は、表面から約０．３μｍ、ｐ領域１２５の中に伸びる。低抵抗短絡として機能するｐ⁺ドープドレイン領域１４１は省略される。これにより、より高い充填密度が可能になるが、わずかに増加したベース抵抗をもたらす。

図５では、本発明の別の実施形態が示される。図５では、参照番号は、図３および４に既に参照される部分と同じ部分を指定する。

図５におけるフローティングベースの複合ＢＪＴ−ＭＯＳＦＥＴ電荷感応型デバイス３０１の構造は、ＭＯＳＦＥＴのドレインドリフト領域１２６をＢＪＴのエミッタとして機能するｎ⁺領域１４５から分離する酸化物分離領域がないという点において、図３および４に対していくつかの重要な違いを示す。これは、高密度充填構造を可能にする単純なトポロジー設計をもたらす。

エミッタｎ⁺領域１４５に向かって伸びるｎバンド層１２０から延在し、それと電気接触する第２のｎ領域１２７の任意の追加により、ドーパントプロファイル調整およびＢＪＴのデバイス最適化が可能になり、図７を参照されたい。コレクタペデスタルを形成する第２のｎ領域１２７は、ＢＪＴのベースとして機能するｐ領域１２５の下に位置し、それ故に、ベース幅を決定する。

図３、４、および５それぞれにおけるデバイスの等価回路である図６をここで参照して、外部基準ゲート電極の端子に加えて３つの端子があることを見ることができる。図３、４、および５における番号を参照して、ｐ型ＭＯＳＦＥＴ４０１は、金属層１５０によって一緒に結合されたそのｐ⁺ソース１４０およびｎ⁺層１３５を有し、これらは、ｎ領域１３０を介して、縦型ｎｐｎＢＪＴ４０２のコレクタ１２０に内部接続されることを図６で見ることができる。同様に、ＭＯＳＦＥＴのドレインドリフト領域および縦型ＢＪＴのベース領域は、同じｐ型領域１２５の一部であるため、本質的に接続される。

したがって、ＭＯＳＦＥＴデバイス４０１は、縦型ｎｐｎＢＪＴ４０２のベースと直列であるように見え、後者のｎ型エミッタ領域１４５は、半導体表面にある。

縦型（寄生）ｐｎｐトランジスタ４０３は、エミッタとして機能するｐ型領域１２５、ベースとして機能するｎバンド１２０、および全体的なコレクタとして機能するｐ型基板１１５によって形成されることが同様に観察される。ラッチアップを避けるように寄生トランジスタの電流利得を低減させるために、高ドーピングレベルおよび大きい層厚さがｎバンドの実現に使用される。

この構成では、ＭＯＳＦＥＴ４０１によって生じたチャネル電流は、ＢＪＴ４０２内のベース電流でもある。したがって、ゲート上の信号は、チャネル電流によって、ＢＪＴ４０２内で増幅され、それ故に、コレクタ端子で強いコレクタ電流応答の形態でセンサから現れる。最良の感度および直線性のサブスレッショルド様式でｐ型ＭＯＳＦＥＴ４０１を動作させることによって、フローティングゲートの表面電位の変化は、例えば、試料容器１６０の底部で荷電分子によって引き起こされるとき、増幅したコレクタ電流の対応する変化をもたらす。ＭＯＳＦＥＴの動作点は、図６におけるＭＯＳＦＥＴの基準電極とソース端子との間でのバイアスの印加によって設定される。本発明のデバイスがＭＯＳＦＥＴおよびＢＪＴを溶解するため、信号が第１の増幅段に達する前に信号経路に入るノイズが排除される。

同じ基板１１５上の複数の上記のフローティングベースの複合ＢＪＴ−ＭＯＳＦＥＴ電荷感応型デバイス１０１、２０１、および３０１は、並列に接続され、各デバイスは、ＢＪＴに直接融合されたＩＳＦＥＴと、複数の接点／ビアおよび金属層１６５を介して、感度を改善するために電解液１６１と接触した電極１６３に接続されたフローティングゲート１５６とを含み得る。

同様に、同じ基板１１５上の複数の集積センサデバイス１０１、２０１、および３０１は、各個々の集積センサデバイスのコレクタ電流を連続的に監視するように、各フローティングゲートが電解液１６１と接触した個々の電極１６３に接続されたアレイ構成で複数の接点／ビアおよび金属層１６５を介して接続され得る。

Claims (20)

1. 横型金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）と、半導体基板に配置されたバイポーラ接合トランジスタ（ＢＪＴ）とを備える集積センサデバイスであって、前記ＭＯＳＦＥＴは、縦型ＢＪＴのベースに直列に接続され、
   前記ＭＯＳＦＥＴは、前記半導体基板表面で接続されるように配置され、前記ＢＪＴのエミッタは、前記半導体基板表面に位置し、
   前記ＭＯＳＦＥＴのドレインドリフト領域は、前記半導体基板内の前記ＢＪＴの前記ベース領域の一部であり、これにより、前記ドレインドリフト領域は、前記ＢＪＴの前記ベースと電気接触し、
   前記ＭＯＳＦＥＴの前記ドレインドリフト領域から前記ＢＪＴの前記エミッタまでの距離は、前記エミッタとコレクタとして機能する任意の埋め込み層との間の垂直距離を超えることを特徴とする集積センサデバイス。
2. 前記デバイスの破壊電圧は、前記縦型ＢＪＴのＢＶ_CEOによって決定されることを特徴とする請求項１に記載の集積センサデバイス。
3. 前記ＭＯＳＦＥＴのゲート電極（１５６）は、ｎ領域（１３０）とｐ領域（１２５）との間の界面を重ね合わせることを特徴とする請求項１に記載の集積センサデバイス。
4. 動作中の前記ＭＯＳＦＥＴは、サブスレッショルド領域でバイアスされ、前記ＢＪＴは、活性領域でバイアスされることを特徴とする請求項１に記載の集積センサデバイス。
5. 複数の接点／ビアおよび金属層（複数可）（１６５）によって前記フローティングゲート電極（１５６）に電気的に接続されたイオン感応性電極（１６３）をさらに備え、前記イオン感応性電極の表面は、基準ゲート電極（１７０）が取り付けられるイオン含有溶液（１６０）と接触し、電極は、外部デバイス接続および信号抽出のために、前記ＢＪＴのコレクタとして機能する前記埋め込み層（１２０）と接触する第３の領域（１３０）、前記ＢＪＴのエミッタとして機能する第４の領域（１４５）、前記ＭＯＳＦＥＴのソースとして機能する第５の領域（１４０）、および前記第３の領域（１３０）に抵抗接点を提供する第６の領域（１３５）と抵抗接触して配置されることを特徴とする請求項１に記載の集積センサデバイス。
6. 前記集積センサデバイスは、前記エミッタ／ベースを通る仮想垂直平面（１２２）に対して鏡映され、それ故に、前記ＭＯＳＦＥＴ／ＢＪＴ配置を二重にすることを特徴とする請求項１に記載の集積センサデバイス。
7. 同じ基板上の複数の前記構造は、感応性を高めるために並列に電気的に接続されることを特徴とする請求項１に記載の集積センサデバイス。
8. 同じ基板上の複数の前記構造は、個別または集団で電気的に接続され、各々が別個の検知動作を許可することを特徴とする請求項１に記載の集積センサデバイス。
9. 前記イオン感応性電極（１６３）は、Ａｕ、Ｐｔ、Ｐｄ、およびＡｌからなる金属からなることを特徴とする請求項１に記載の集積センサデバイス。
10. 前記イオン感応性電極（１６３）の表面は、酸化タンタル、酸化アルミニウム、酸化ケイ素、酸化ハフニウム、酸化ジルコニウム、または窒化ケイ素で覆われることを特徴とする請求項１に記載の集積センサデバイス。
11. 前記ＭＯＳＦＥＴは、ｐ型であり、前記ＢＪＴは、ｎｐｎ型であることを特徴とする請求項１に記載の集積センサデバイス。
12. 前記ＭＯＳＦＥＴの前記ドレインドリフト領域（１２６）は、高利得フローティングベースのバイポーラ接合トランジスタ（ＢＪＴ）の前記ベース領域（１２５）の一部であり、前記デバイスは、
    −第１のドーピング型の半導体基板（１１５）と、
    −前記基板（１１５）内で前記デバイスの埋め込み層として機能し、かつ前記基板表面下に位置する第２のドーピング型の第１の領域（１２０）であって、前記基板の平面に見られる直角多角形を構成する、第１の領域と、
    −前記ＢＪＴのベースおよび前記ＭＯＳＦＥＴのドレインドリフト領域（１２６）として機能し、かつ前記基板表面から垂直にある距離、前記基板の中に延在して、前記基板（１１５）内の第２のドーピング型の前記埋め込み層（１２０）と接触してそれと半導体接合を形成する第１のドーピング型の第２の領域（１２５）であって、前記基板の平面に見られる直角多角形を構成する、第２の領域（１２５）と、
    −第１のドーピング型の前記第２の領域（１２５）を包囲および囲繞し、かつ前記基板表面から垂直にある距離、前記基板の中に延在して、前記第２のドーピング型の前記埋め込み層（１２０）と電気接触して前記領域に前記表面で少なくとも１つの抵抗接点を提供する第２のドーピング型の第３の領域（１３０）であって、前記基板の平面に見られる直角多角形を構成する、第３の領域（１３０）と、
    −前記第２の領域（１２５）および前記第３の領域（１３０）の前記基板表面上、および前記領域にわたる誘電体膜（１５７）であって、前記誘電体膜（１５７）上に矩形導電ストライプの形態で少なくとも１つのゲート電極１５６を形成し、前記ストライプが、前記第２の領域（１２５）と前記第３の領域（１３０）との間の界面を重ね合わせ、前記第２の領域および第３の領域の部分の中に延在し、前記基板の平面での前記ゲート電極ストライプ（１５６）が、前記第２の領域（１２５）と前記第３の領域（１３０）との間の界面に沿って走る、誘電体膜（１５７）と、
    −前記ＢＪＴのエミッタとして機能する、表面から前記第２の領域（１２５）の中に、かつその内側に延在する、第２の導電型の直角多角形の形態の少なくとも１つの第４の領域（１４５）であって、前記第２の領域（１２５）と前記第３の領域（１３０）との間の界面と平行な水平面にある、少なくとも１つの第４の領域（１４５）と、
    −前記ＭＯＳＦＥＴのソースとして機能する、前記矩形ゲート電極ストライプ（１５６）に隣接し、かつそれによってわずかに重ね合わせられる前記第３の領域（１３０）の表面から、その領域の中に延在する前記第１の導電型の第５の領域（１４０）であって、前記第２の領域（１２５）と前記第３の領域（１３０）との交点から離れた側面に位置する前記基板の平面にあり、前記矩形ゲート電極ストライプ（１５６）によって並置され、かつわずかに覆われ、前記基板の平面に見られる直角多角形を構成する、第５の領域（１４０）と、
    −表面から、第２の導電型の前記第３の領域（１３０）の中に延在し、前記第３の領域（１３０）に抵抗接点を提供する前記第２の導電型の第６の領域（１３５）であって、前記ゲート電極ストライプ（１５６）および第１の導電型の前記第２の領域（１２５）から離れて位置する前記基板の平面にある、第６の領域（１３５）と、
    −前記第２の領域（１２５）の区分の中に延在し、それにより前記ＭＯＳＦＥＴのドレインドリフト領域として機能する低抵抗率領域を提供する前記第１の導電型の第７の領域（１２６）であって、前記第２の領域（１２５）内の前記矩形ゲート電極ストライプ（１５６）に隣接し、かつそれによって重ね合わせられ、前記矩形ゲート電極ストライプ（１５６）によって並置され、かつわずかに覆われた前記基板の平面にあり、前記ＭＯＳＦＥＴのドレインドリフト領域および前記ＢＪＴへのベースとして同時に機能し、それにより前記ベース電流に低抵抗供給路を提供する、第７の領域（１２６）と
    を備えることを特徴とする請求項１に記載の集積センサデバイス。
13. 前記第１のドーピング型の第８の領域（１４１）は、前記ＭＯＳＦＥＴの前記ドレインドリフト領域（１２６）の一部で低抵抗率短絡として機能する前記第２の領域（１２５）の内側のある距離で前記表面下に形成され、前記第８の領域は、前記矩形ゲート電極ストライプ（１５６）および前記第２の領域（１２５）内の前記酸化物分離（１１９）に隣接し、前記第８の領域は、前記ゲート電極（１５６）および前記酸化物分離（１１９）に並置された前記基板の前記にあることを特徴とする請求項１２に記載の集積センサデバイス。
14. 前記第２の型の第８のドープ領域（１２７）は、前記第２の領域（１２５）の内側のある距離で前記表面下に形成され、前記第２の型の前記埋め込み層（１２０）と電気接触し、前記第２の領域（１２５）と半導体接合を形成し、前記第８の領域は、コレクタペデスタル（１２７）を形成し、前記第４のエミッタ領域（１４５）から垂直に分離されることを特徴とする請求項１２に記載の集積センサデバイス。
15. 第２の導電型の前記第８のドープ領域（１２７）は、ドーパントの高エネルギーイオン注入によって得られることを特徴とする請求項１２に記載の集積センサデバイス。
16. 前記ＭＯＳＦＥＴの囲繞されたゲート電極構造（１５６）は、前記エミッタを含む第１の導電型の前記第２の領域（１２５）の周囲に形成されることを特徴とする請求項１２〜１５のいずれかに記載の集積センサデバイス。
17. 前記ＭＯＳＦＥＴの前記囲繞されたゲート電極構造（１５６）には、少なくとも１つのゲートタップが提供されることを特徴とする請求項１６に記載の集積センサデバイス。
18. エミッタである第２の導電型の前記第４の領域（１４５）は、前記基板表面から垂直に第１の導電型の前記第２の領域（１２５）の中にある距離延在する凹型誘電体層（１１９）によってすべての側面上で包囲されることを特徴とする請求項１２乃至１５のいずれか１項に記載の集積センサデバイス。
19. 埋め込み領域を構成する第２の導電型の前記第１の領域（１２０）は、高エネルギーイオン注入によって形成され、前記基板表面の０．５〜１．０μｍ下に垂直に位置し、さらにその中に位置することを特徴とする請求項１２に記載の集積センサデバイス。
20. 請求項１に記載の縦型ＢＪＴの外部ベースと共通して接続されたドレインを有するＭＯＳＦＥＴであって、前記ＭＯＳＦＥＴは、ｎ型のものであり、前記ＢＪＴは、ｐｎｐ型のものであることを特徴とするＭＯＳＦＥＴ。