CN1004736B - 互补半导体器件 - Google Patents

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Abstract

一具有ｎ型和Ｐ型陷井区的单片互补半导体器件，其ｎ型和Ｐ型陷井区是由介电隔离区从表面延伸到衬底分离开的。陷井区包括在其底部的高掺杂的埋层区，并将陷井中的有源区与衬底区分离开。隔离区比埋层区深。陷井到陷井的隔离是由埋层区和深解电隔离区的结合增强的，封装密度和工作速度也可得到改善。

Description

互补半导体器件
本发明论及的是一种半导体器件，特别论及的是一个单片互补半导体器件，它包含一个P型陷井和一个n型陷井。
正如此技术领域中众所周知的，在半导体中有两种导电型式，即：P型和n型。包括这些反导电类型结构的半导体元件，有互补元件，如，PnP和npn双极结型晶体管（BJT）和P型沟道及n型沟道场效应晶体管（FET）。
具有n型沟道金属氧化物半导体场效应晶体管（MOS FETs）和P型沟道金属氧化物半导体场效应晶体管（MOS FETs）的互补型金属氧化物半导体器件（CMOS），有低功耗和高集成密度的特性，并且特别适用于逻辑电路。npn双极结型晶体管（BJT）有工作速度高和输出功率大的优点。
为了制造能够获得各种功能的半导体集成电路，通常需要在同一衬底上形成各种各样的半导体元件，在这种情况下，通常需要含有杂质浓度相对低的P型和n型区，例如，互补金属氧化物半导体（CMOS）大规模集成电路（LSI）是由在P型陷井中形成n型沟道金属氧化物半导体场效应晶体管（MCS FETs）和在n型陷井中形成P型沟道金属氧化物半导体场效应晶体管（MOS FETs）而制造的。一个双互补金属氧化物半导体大规模集成电路（BI-CMOS LSI），除互补金属氧化物半导体（CMOS）结构外，通常还包含更多的n型陷井。且每个陷井含有一个npn双极结型晶体管（BJT）。
在半导体集成电路中，元件之间的隔离是必要的。在金属氧化物半导体场效应晶体管（MOS FETs）中，载流子沿着表面从源流向漏，并且，半导体内的隔离通常是没有必要的。在沟道沿着表面感应的情况下，有产生寄生金属氧化物半导体场效应晶体管（MOS FETs）的危险，所以每一个场效应晶体管（MOS FET）常常被高杂质浓度区包围，以作为沟道限制器。在很多情况下也使用硅的局部氧化（LOCOS）技术。在此技术中有选择地形成厚的氧化物膜。
在互补金属氧化物半导体（CMOS）集成电路中，P型陷井和n型陷井共存。含有n型沟道金属氧化物半导体场效应晶体管（MOS FETs）的P型陷井和含有P型沟道金属氧化物场效应晶体管（MOS FETs）的n型陷井的相邻布置，必需有一个pnp的四层结构，结果形成寄生闸流晶体管，此种闸流晶体管的接通能引起“闭锁”，使相应的金属氧化物半导体场效应晶体管（MOS FETs）不能象予定的要求那样工作。为了防止闭锁，构成闸流晶体管的pnp和npn双极结型晶体管（BJTs）必须降低电流放大系数（pnp）和（npn）。这种要求，通过增加作为这些双极结型晶体管（BJTs）基区的n区和P区的杂质浓度和厚度来满足。
一种防范措施是在n型衬底中（其余的n型区变成一n型陷井）形成一P型陷井和在P型和n型陷井中分别形成n沟道金属氧化物半导体场效应晶体管（MOS FETs），和P沟道金属氧化物半导体场效应晶体管（MOS FETs）作出的沟槽比围绕着P型陷井的P型陷井深（pn结的侧壁部分）。沟槽表面可用绝缘材料复盖，并用适当的填充料填充。对n型沟槽的金属氧化物半导体场效应晶体管（MOS FET）对P型陷井表面的n区进行掺杂。对P型沟道的金属氧化物半导体场效应晶体管（MOS FETs），将其n型陷井的表面的P型区进行掺杂。在P型和n型区之间的电流通路由沟槽延伸。例如，为了增加经由n型陷井（衬底）的P型区到P型陷井的距离，将沟槽制成宽度为1mm，深度为5.5um。一个＊的p型陷井允许npn型双极结型晶体管（BJT），它是由n型区，P型陷井和n型陷井（衬底）构成的。具有更大的电流放大系数B（npn），所以，P型陷井也制备得较深，例如，4um或更多。请参考日本应用物理学会会议录期刊（〈＆＆〉）1982年3月第692页，然而，不管上述对尺寸的考虑，双极结型晶体管（BJT）npn电流放大系数可达到不可忽视的大，因此，在n型区和n型区和n型陷井（衬底）之间也存在着“穿通”的危险。
在含有纵向npn双极结型晶体管（BJT）互补金属氧化物半导体场效应晶体管（CMOS FETs）的双互补金属氧化物半导体（BI-CMOS）的情况下，含有npn双极结型晶体管（BJT）的n型陷井在底部有一n型次集电极埋层区。用于nqn双极结型晶体管（BJT）的n型陷井和用于互补金属氧化物半导体场效应晶体管（CMOS FETs）的n型和p型陷井是在P型衬底中形成的。当用于互补金属氧化物半导体（CMOS FETs）的n型和P型陷井在底部配有一n型和P型埋层区时，在陷井中流动的噪声电流可以被迅速地吸收（由于一感应陷井阻抗），并且由于存在着具有高杂质浓度的基区寄生双极结型晶体管（BJT）的电流放大系数可以被抑制到很小。然而，如果P型陷井和n型陷井邻接布置，结果形成横向双极结型晶体管（BJT）结构，阻止闭锁效应受到限制。在npn双极结型晶体管（BJT）中，电位甚至在半导体块中也是变化的。用于npn双结型晶体管（BJT）的绝缘是用一到达衬底的厚的热化膜围绕径和用用一在氧化膜下由氧化直推至前面的P型区而形成的。在用于互补型金属氧化物半导体场效应晶体管（CMOS FETs）的P型和n型陷井之间也可以设置氧化隔离区。（请参考日本专利未审查的公布号No.57-188862）。
然而，由热处理过程中的进一步扩散引起的埋层区的扩大是不可避免的。扩散不仅能够发生在垂直（深度）方向，而且也可以发生在横向。为了在热处理过程以后充分地从邻接陷井的埋层区分离埋层的次集电极，氧化隔离区必须具有宽度为6～7um或更多。这样的隔离区的尺寸对改进封装密度产生阻碍。而且当P区紧邻为双极结型晶体管（BJT）隔离的n型次集电极的氧化物下形成的时候，双极结型晶体管（BJT）npn的电容由于Pn结而变大，所以阻碍了工作速度的增加。
用于互补集成电路最可取的隔离形式是利用一金属氧化物兰石（SOS）衬底，并使用氧化隔离措施扩展到兰石衬底上，即使在这种情况下，陷井中电阻的降低也是受限制的，并且还会引起制造成本增加的问题。
本发明的目的是提供一个单片互补半导体器件，具有高闭锁电压。
根据本发明的一个方面，提出的单片互补半导体器件，其中一对有异导电性的邻接陷井设置在同一水平的具有低电阻率的埋层区的底部以及比陷井间形成的埋层区更深的介电隔离沟槽的底部。埋层区降低陷井的电阻，降低少数载流子的扩散深度和有效地防止闭锁。比埋层区深的介电隔离沟槽可防止横向寄生闸流晶体管的产生，这样实现获得一窄的隔离区，并且，防止两个埋层区形成高电容的pn结。
具有比衬底区杂质浓度更高的区域可以设置在介电离沟槽的底部，这样的一个区可以有效地在双结型晶体管（BJT）的埋层次集电极的外部周围防止穿通。
在制造互补金属氧化物半导体（CMOS）集成电路中，在每一个金属氧化物半导体场效应晶体管（MOS FETs）之的隔离，本质上是不必要的，因此，在一个陷井内可以组成多个金属氧化物半导体场效应晶体管（MOS FET）。由制出至少一个P型陷井和至少一个n型陷井，与分别在P型陷井和n型陷井中形成的某一理想数量的n型沟道金属氧化物半导体场效应晶体管（MOS FETs）和某一予定数量的P型沟道金属氧化物半导体场效应晶体管（MOS FETs）和与在两种类型的场效应晶体管之间作出的连接，这样，可以制造出一个理想的互补金属氧化物半导体（CMOS）集成电路。
在双互补金属氧化物半导体（BI CMOS）的情况下，每一个双极结型晶体管（BJT）需要与周围元件隔离，因此，最理想的是在每一个双极结型晶体管（BJT）的周围形成一个介电的隔离沟槽。更可取的是，在一个具有高杂质浓度的埋层过渡区的底部，设置介电隔离沟槽。该埋层过渡区最好是设置在更深于陷井底部的埋层区并与陷井底部的埋层区分离。
介电隔离沟槽具有实质上做为一个介电隔沟槽的某一任何结构。例如，它可以由高电阻的多晶硅复盖氧化物或者氮化物而实现。
图1至图3是半导体集成电路片的局部剖面图，它表明了本发明基本实施方案;
图4是半导体片局部视图;
图5是互补金属氧化物半导体（CMOS）集成电路局部剖面图;
图6a至6n是表示如图5所示的互补型金属氧化物半导体（CMOS）集成电路制作步骤的剖面图;
图7是双互补金属氧化物半导体（BI-CMOS）集成电路的局部剖面图;
图8a至图8l是说明适宜于互补金属氧化物半导体（CMOS）和双互补金属氧化物半导体（BI-CMOS）集成电路的另一制造方法的制做步骤的剖面图;
图9是一个集成电路片的剖面图，作为一个比较的例子，示出在互补型金属氧化物半导体（CMOS）集成电路中的隔离;和
图10a和图10b是一个集成电路片的剖面图，作为一个比较的例子，示出在双互补型金属氧化物半导体（BI-CMOS）集成电路中的隔离。
为了更好地理解本发明，对在互补型金属氧化物半导体（CMOS）集成电路中的隔离的比较实例（对照日本应用物理学会会议录期刊，1982年3月，第692页，已在此结合）将首先联系图9说明
在该图中，金属氧化物半导体（MOS）晶体管62的P型沟道和金属氧化物半导体（MOS）晶晶体管61的n型沟道，由介电隔离区21（用氧化膜和多晶硅制成）其宽度尺寸为1um。深度尺寸为5.5um，彼此分离。以降低寄生双极结型晶体管（BJT）pnp的电流放大系数为目的，隔离区21制作得比P陷井30深，以使寄生双极结型晶体管（BJT）pnp具有增加的基区宽度，如图中箭头A所示。这样，增加了闭锁电压。然而，箭头B所指示的部分，因为寄生双极结型晶体管（BJT）npn有纵向晶体管结构和具有低杂质浓度的，作为基区层的p型陷井30，寄生双极结型晶体管（BJT）npn应该具有相当大的电流放大系数，于是pnpn结构可以容易地产生可以接通的闸流晶体管。此外，p型区30可以容易地被穿通。
图10a和图10b示出了一个双互补金属氧化物半导体集成电路的比较例子。（对照日本专利未审查公布号NO.57-188862，公布于1982年11月19日，已在此结合）在具有埋入或埋层区2和3的p型半导体衬底上的表面上，p型外延层4的厚度可生长到约2um。将外延层部分转换成p型区。外延层4中的各个区通过由厚的硅氧化物（SiO）膜制成的绝缘体5而隔离。由氧化区5而推向下的p区27围绕n次集电极2。组成的元件包括一个npn双极性的晶体管63，一个p型沟道的金属氧化物半导体（MOS）62和一n沟道的金属氧化物半导体（MOS）61。在双极型晶体管和p型沟道金属氧化物半导体（PMOS）晶体管部分中的n埋层区和在n型沟道金属氧化物半导体（nMOS）晶体管部分中的p埋层区3被埋入在外延层4和p型半导体衬底1之间。
前面所述的结构造成了严重的隔离问题，例如，位于隔离区5两例面的n埋层区2，n埋层区在形成元件期间经受各种加热工艺过程，它们不仅在深度方向扩散，也在横向方向扩散。如图10b所示。n埋层区2具有其面对如图箭头所示的在横向方向扩散的侧面。结果，在相邻的n埋层区2之间的距离变得比隔离区5的宽度还小。因为，n埋层区2具有由本身相邻距离确定的隔离击穿电压。所以将绝缘区5设计得更宽一些是必要的，以便当想要保证一理想的击穿电压时，使n埋层区2适应横向扩散。因此由降低隔离宽度来实现半导体集成器件的高密度是很困难的。在实际中，最合理的是将隔离区5的宽度制作的大于7-6um。
埋层区2被设置与p埋层区27相连接。当高杂质浓度区彼此相接触时，在接触表面上产生大的静电电容。n埋层区2是npn双极型晶体管63的集电极区，大的电容将产生低的工作速度。因此，n埋层区2和p埋层区3彼此相接触的结构。从使电路工作速度快的观点来说是不理想的。
接下来，将描述本发明的具体实施例。
根据本发明，图1说明一个半导体片。在p型衬底l的表面，形成高杂质浓度的n型埋入或埋层区2和p型埋入或埋层区3，并且在其上分别形成了n型区20和p型区30。n埋层区2和n区20一致构成了一个n型陷井22，而每一个p埋层区3和一个p区30一致构成一个p型陷井23。在p型陷井23和n型陷井22的边界形成了一个窄的沟槽，深入到衬底区1，并用绝缘填充物将其填满;以形成一介电隔离区21，对介电隔离区来说贯穿轻微掺杂区20和30，及重掺杂埋层区2和3是非常重要的，这样把n型陷井22与p型陷井23有效地隔离了。
图2显示了本发明的另一个具体实施方案，图2与图1中的类似的部分由相似的数字或符号表示。在布置中，另一个n型的陷井限定在n型陷井22中，并被介电隔离区21围绕着。在p型陷井23和n型陷井22之间有另一个介电隔离区21。每一个隔离区21延伸通过埋层区2和3到衬底区1。更进一步，在底部直到隔离区21，提供一比p衬底区1更高的浓度的一个p埋层区25，这样它是与每一个隔离区21所更低部分接触。这个p埋层对紧邻n埋层区2之间的隔离是有效的。例如，当衬底区1与隔离区21的表面相接触的部分反接时，埋层区25防止陷井24和22的短路，同时当一个双极结晶体管（BJT）在陷井24中形成时，防止p衬底在相邻的n埋层区2之间被穿通。图2的安排特别适合制备双补金属氧化物半导体大规模集成电路（BI-OMOS LSI）。
形成的沟槽易于在邻近沟槽陷井附近部分造成晶体缺陷及类似物。因此邻近沟槽区在电学特性方面易于变次。更进一步，金属氧化物半导体场效应晶体管（MOS FETs）需要一个局部氧化硅（LOCOS）区。
图3是一个片子的横断面视图，该片子在陷井里面和陷井之间是备有厚的氧化膜，局部氧化硅（LOCOS）。在介电隔离区21上形成的厚的氧化膜26防止在陷井里形成的金属氧化物场效应晶体管（MOS FET）同隔离区21直接接触，而这对减少漏电是有利的。
图4是显示一片子布局的平面视图。在p型区30中，n型陷井22由介质隔离区21所围绕。因此形成了一pn隔离的n型陷井。正如图所示，在陷井之间，介质隔离区不总是必要的，只对于必要的部分备有。
图5是一个互补金属氧化物半导体（CMOS）集成电路部分，在一p型衬底1上形成一个n埋层区2和p埋层区3，分别在此上形成一n型区20和p型区30。p区9在n型陷井22中形成，以使组成p型沟道金属氧化物半导体场效应晶体管（MOS FET）62的源和漏，而n区6在p型陷井30中形成，以使组成n型沟道金属氧化物场效应晶体管（MOS FET）61的源和漏。在厚氧化层膜26下面的源和漏区6的周围形成沟道限制器16。在沟道区上面源和漏之间，通过氧化物或类似物的栅绝缘膜7形成多晶硅的栅电极电极8或类似的东西。源和漏区具有源和漏电极100。在n型陷井22的周围备有介电隔离区21。包括p沟道金属氧化物半导体场效应晶体管（MOSFET）62在内。
隔离区21将n型金属氧化物半导体（MOS）晶体管61与p型金属氧化物半导体（MOS）晶体管62隔离。隔离区21可由硅氧化物（SiO）膜构成，而多晶硅由氧化膜包围着。隔离区21在n型陷井22和p型陷井23边界之间，通过n埋层区2和p埋层区3一直延伸到p型半导体衬底1。
上述的结构特别是对互补金属氧化物半导体（CMOS）阻止其闭锁现象有显著提高作用。闭锁是由于在p型金属氧化物（MOS）晶体管62和n型金属氧化物半导体（MOS）晶体管61之间产生的寄生闸流晶体管效应增强引起的。在图5中所示的结构有一通过埋层区2和3延伸的介电隔离区21，因此寄生闸流晶体管没有打开。原因在于p埋层区3和n埋层区2分别存在于寄生的npn和pnp晶体管的基区，阻止了少数载流子的扩散。结果，电流增盖降低，因此能获得一具有更高闭锁电压的半导体器件。
更进一步，这个具体实施方案提供的一新效应将在下面叙述。在图9所显示的例子中，为了防止p型区被穿通，该区一般需要有4um或更厚的深度。因此，介电隔离层21有至少4um的深度。
在这个具体实施方案中，穿通问题关系到n区20。n区20以其底部都紧接着n埋层2，因此，即使n区做得较薄。穿通也不会发生。n区20可以有0.5-2.0um的深度或典型深度1um，而n埋层区2可有0.5-0.3um的深度，或典型深度是1.5um。介电隔离区21有一深度，而以使该区至少延伸到埋层区，即深至2.5um，与相比较的例子对比它是一＊的隔离区21。通常，隔离区21是由腐蚀技术在半导体层中磨一个深的沟槽。槽越深，所渗及到的降低机械或工艺精度及由此而发生的变形或晶格缺陷的问题会越严重。相应地，在本具体实施例中埋层的存在允许一更＊的绝缘区21，这大大地有利于器件制造工艺过程。
沟槽的位置是与埋层区的边界相一致或对准的。这里，当沟槽的宽度是1um，在定位置的每一侧上的理想位置（即边界）有一0.5um的定位公差。即使当沟槽区定位大于该公差，所引起的结果仅仅是在一陷井的底部分发生小区域的相反导电型。而这么小的区域不会产生特别有害的效应。隔离区21围绕着n型陷井区22并且与p型陷井区23电学上隔离开来，对所有n型陷井区22无必要提供一介电隔离区，而对闭锁电阻及类似物仅在必要的部分可提供介电隔离区。在图形的右端的n型陷井仅仅具备一pn隔离。
更进一步，根据本实施例，因为n埋层区2的侧面是由延伸到埋层区2和3的介电隔离区限制的，由于n埋层区侧面扩散的有害的影响能被避免。这点如在图10a和图10b显示的例子中得以解释的。这允许介电隔离区21从在图10a情况的6-7um的宽度降低到图10b的情况下的1-2um。
更进一步，根据这个具体实施例，n埋层区2以其周围与隔离区21相接触，并与p埋层区相分离。结果在其周围部分形成一更小的静电电容。这样，能实现一个快速工作的集成电路。
下一步，将描述与图6a-6h相联系的用于上面涉及到的互补金属氧化物半导体（CMOS）集成电路的制造过程的例子。
首先，正像在图6a中所示，要埋的n区2和要埋的p区3在一p型硅衬底上的表面形成。然而，基本上具有均匀的杂质浓度分布的一n型外延层10生长在衬底1上，其厚度约为2um。外延层10的表面经受到氧化，所以，形成一个约为50nm厚度的薄的氧化膜12，然后再复盖氮化硅（SiN）膜13。下一步，进行选择性的腐蚀，以使部分地去除与n埋层区2对准面积上的氮化膜13，而留下来的氮化硅膜复盖在p埋层区3。通常的光刻工艺可使用于上述的选择腐蚀。下一步，在没有氮化膜13的地方用离子注入的方式掺入磷，磷是通＊薄的氧化膜12注入到n型外延层10的表面中，并在接着的下一步工艺中形成n型区20。由于用膜13作膜被氮化硅膜13复盖着的部分没有磷掺杂。
紧接着进行磷的离子注入，片子在一氧化气氛中进行热处理。结果在掺磷区的氧化膜进一步生长，而在用氮化硅复盖着的部分无氧化发生，所以保留着原始的薄氧化物厚度，正如图6b所示。在这个具体实施例中，氧化膜的较厚部分14是做成150nm。图6b显示了当氮化硅膜13移走时的状态。
下一步，整个片子的表面用一厚的氮化物膜13复盖着直到其厚度约为200nm。在介电隔离区形成的地方氮化硅膜可被去除，正如图6C所示。然后，通过氮化物膜的膜板，对硅进行干腐蚀，这样，形成约为1-2um宽，3-4um深的沟槽15。这可有利于轻的湿腐蚀的干腐蚀过的沟槽表面去除治污和损坏层。
下一步，沟槽内壁上被氧化，以使氧化膜210被形成到厚度为约200nm，正如图6d所示。然后，高阻的多晶硅211埋入到沟槽内，而暴露在沟槽的多晶硅表面氧化到形成氧化膜，用这样的方法，可以实现介质隔离区21。在去除氮化硅膜13之后，将硼注入到整个片子的表面，因为在图6a的工艺中掺磷区有厚的氧化膜14（见图6b）硼没有注入该区。反之，在没有掺磷部分12中的氧化膜保持很薄，在该区域硼可注入到n型外延层10的表面。
下一步，在温度为1000-1200℃时，掺入的磷和硼扩散一直到n和p的埋入区2和3。这样，正如图6e所示形成n区20和p区30，一氮化物膜13再一次形成，并刻图，在n区20和p区30的表面留下的部分（是指如“有源区60”）将是以后要制备的半导体元件，如金属氧化物半导体（MOS）晶体管。然后，硼酸注入到已刻图的样片子上，硼只注入到如16所示的没有氧化硅膜和没有厚氧化硅膜的部分。该注入区是作为用于n型沟道金属氧化物半导体晶体管的沟道限制器。
下一步，局部氧化使用上述的氮化膜进行，因此一厚度为1um的场氧化膜11;在隔断有源区60的地方形成，如图6f所示。
接着，氧化膜从有源区60移走，而这是在高质量门的氧化膜7再一次形成到厚度为50nm及多晶硅是由化学气相沉积法（CVD）沉积到一厚度为0.3um的厚度之后。然后，多品硅层刻图成金属氧化物半导体（MOS）场效应晶体管（FET）所要求的门8的形式，如图6g所示。
接着，用上面多晶硅栅通过自对准方法，p沟道金属氧化物半导体（MOS）场效应晶体管（FET）的源/漏区9在n区20的有源表面区形成，及n沟道金属氧化物半导体（MOS）场效应晶体管（FET）是在p区30的有源表面区形成正如图6h所示。在该具体实施例中，n型沟道金属氧化物半导体（MOS）源和漏6是由砷离子注入形成及p型沟道金属氧化物半导体（pMOS）的源和漏是由碳分别注入到深度为0.3um和0.4um，紧接着形成源和漏，磷硅玻璃的钝化膜18形成到0.5um的厚度，然后，打开接触窗口17。
最后，制备成铝导线100及类似物，及复盖最后的钝化层110，以完成器件，如图5所示。
虽然，已叙述介电隔离区21，用氧化物和多晶硅填充的沟槽，假设这些材料能作为一介电隔离的话，任何材料或合成的材料都能被使用。它能形成一绝缘体或组合绝缘体，如氧化物，氮化物和有机绝缘体。换句话说，它可以是一复盖绝缘体的半导体。还有，虽然已显示出来具有实质上是垂直侧壁的垂直沟槽，但沟槽可有其他横断面的形状。例如，侧壁可以如在V形沟槽中那样是倾斜的。
图7是双极互补金属氧化物半导体（CMOS）集成电路横断面视图，其中与图5中那些同样的或相等的部位是由相似的数字或符号表示的，该实施方案与图5中所示的区别是在n区24中形成的是一npn纵向的双极晶体管63。双极晶体管63具有一由重掺杂n型多晶硅42形成的发射区41。在那里扩散一n型区到单晶硅区。由离子注入形成一P型基极区43和收集接触区44，和在通常采用的BJT工艺一样。双极晶体管63由结合图5描述的界电隔离区相互隔离。为避免穿通和在n埋层区之间形成一npn寄生晶体管，如结合图2中提到的，在界电隔离区21里再形成一p型过渡区25。p型区25与埋在次一收集极2的n型相隔一距离。
由于双极晶体管和CMOS晶体管在片上的集成度，此实施例实现了一种新颖的大规模集成电路（LSI）器件，该器件既具有由双极晶体管为特色的高驱动能特性又具有由互补金属氧化物半导体（CMOS）为特点的高集成度和低功率消耗。进而，为上述双极晶体管采用深界电隔离区21的绝缘体使得收集电容变小，从而能提高电路的速度。
虽然互补金属氧化物半导体（CMOS）晶体管和npn双极晶体管在上述的实施方案中已集成，本发明不仅局限于这种的联合，也可应用于各种类型的半导体元件的集成。
如上边所描述的，为在一单片上能够高密度地集成不同导电型的陷井区中形成的半导体元件，而又不产生闭锁和穿通，这样可获得具有较好隔离的集成电路。
图8a-8l示出了另一个为前面已述的实施例中使用的具有隔离区的，用于制造陷井的方法的例子。
起初，具有埋层外延硅衬底1的表面经过热氧化。例如形成430A的热氧化膜35，如图8a所示。下一步，淀积厚度为1500A的抗氧化模，例如，氮化硅膜，再进一步淀积上厚度为1000A的多晶硅膜33。
在多晶硅膜33上用高温，低压淀积法（HLD）形成厚度为5000A的多晶硅高温低压淀积（HLD）膜37。
氧化膜35的形成并不是必须做的。在多晶硅膜33上形成的高温低压淀积（HLD）膜37可以是不同的材料，只要具有足够快的腐蚀速度能使膜36和膜33进行湿腐蚀的选择。膜37的厚度是这样进行选择的以使其在下一个工艺步骤8g到来之前没有完全腐蚀。膜35，36，33和37给与任意总的厚度，只要在工艺过程中隔离槽形成之前其厚度没有腐蚀完的任一范围。接着，光阻层38用图8b所示的通常的光刻抗腐蚀工艺刻图，然后高温低压淀积（HLD）膜37和多晶硅膜38用如图8c所示的干腐蚀方法去掉。下一步，比如用氟化氨液体进行湿腐蚀，这样高温低压淀积（HLD）膜37在很窄的刻图部分被去掉，而形成了很窄的多晶硅部分39。对于宽的图形部分，在其上没有高温低压淀积（HLD）膜37的部分34是用侧腐蚀形成的。下一步，去掉光阻层，在氮化硅膜去掉之前用干腐蚀进行，如图8e中所示形成了39和34窄的图形。图8中所示的湿腐蚀条件是这确定的，去掉在窄图形39上的高温低压淀积（HLD）膜获得了予先确定的图形34的宽度。在光膜上的图形39宽度的设置限定在为图形34设置的两倍或小些的值内。应用一个膜，代替高温低压淀积（HLD）膜37，而使其达到湿腐蚀的条件，比对硅氧化膜和氮化硅膜的腐蚀要快，腐蚀继续列在图8c中暴露出氧化膜。在这种情况，多晶硅膜33可不必要。
下一步，注入n型杂质磷到由离子注入被暴露的氧化膜35的部分，如图8f所示，这样形成n型层，接着，留在39和34部分里的多晶硅膜被去除。或者在接下来如图8g氧化发生后，它可以被去除。接着，氮化硅膜36作为膜使用形成热氧化膜35到厚度为4000A。例如，正如图8g所示。氧化膜35做得足够厚以致可以在紧接下述的硅干腐蚀后可作为离子注入用的模。接着，利用热磷酸液去除刻图部分39和34中氮化硅膜，然后腐蚀氧化膜，可形成暴露出来的硅的窄区如图8h所示。接着，硅可干腐蚀成沟槽19的形式如图8i所示。
接着，必要时，沟道限制器或过渡区25，通过例如说氟化硼的离子注入和退火工艺，在每一个沟槽的底部形成，接着，在氮化硅膜36使用热磷酸液去除后，留下来的高温低压淀积（HLD）膜37被去除。注入p型杂质如氟化硼离子形成p型扩散层，如图8i所示。对于该工艺，氧化膜35必须有一足够的厚度以致于它可用作氟化硼注入的模。如果必要，在去除氮化硅膜36之前，应再一次进行氧化。然后，用通常工艺填充隔离沟槽，形成介电隔离区。例如，在沟槽的内壁面氧化后，它被氮化硅膜18复盖着，然后用多晶硅19填充沟槽正如图8K所示。接着，将选择性氧化区19刻图，通过在p型扩散层上选择性氧化区里例如，通过进行氟化硼的离子注入用形成沟道限定器16，进行选择性氧化。必要时，为缩短氧化膜的工艺步骤可以加进来介电隔离区可实现，如图81所示。在P型和n型扩散区之间的边界和在n型扩散区的任意位置上，该工艺提供一形成介电隔离沟槽形式的半导体结构。最后，由通常的方法，双极型和互补金属氧化物半导体（CMOS）结构在各自的隔离区形成，从而完成半导体器件制备。
上述的工艺可以以改变氮化硅膜36和多晶硅膜33的位置或提供另外的复盖膜以实现三层或更多层的结构而加以修改。换句话说，形成适当厚度的氮化硅膜的单层可以代替氮化硅膜36和多晶硅膜33的相结合，”而腐蚀可以进行到厚度的中间点。
虽然在上述的具体实施例中沟槽是在P型和n型扩散层之间的边界和在一个n型扩散层里形成，应被理解成;本发明适用于那些具有在p型和n型区之间的边界和可能在任何n型或p型区的任意位置的具有隔离沟槽的结构，还适用于在区域之间的边界和在p型或n型不同浓度的区域和一种类型区的任意位置上具有隔离沟槽的结构，适用于在一单层n型或p型扩散区的任意位置上具有隔离沟槽的结构上等等。

Claims (53)

1、一种单片互补半导体器件包括：
第一导电型半导体衬底区，衬底区具有一表面;
高杂质浓度的半导体埋层区布设並直接与上述衬底区的表面相接触，而且至少包含一上述第一导电类型的第一埋层区和具有第二导电类型的第二埋层区，该第二导电型是与上述第一导电类型相反的，第一和第二埋层区具有一中间间隔。
与上述埋层区相比，低杂质浓度的半导体陷井区布设在上述埋层区上，半导体陷井区延伸到並在主表面上形成，並具有布置在上述第一埋层区上的至少第一导电型的第一陷井区和在上述第二埋层区的第二个导电型的第二个陷井区，从而在第一和第二陷井区也设置有如在第一和第二埋层区之间的同样间隔;及
一绝缘部分从上述主表面延伸到上述衬底区並填充了（1）上述第一陷井和埋层区及（2）上述第二陷井和其最接的埋层区之间的间隔，上述绝缘部分围绕着上述第二陷井和埋层区，而並不围绕着上述第一陷井和埋层区，从而，由上述绝缘部分使第一陷井和埋层区与第二陷井和埋层区分离开来。
2、根据权利要求1，一单片互补半导体器件，进一步包括：
上述第二导电型的第一掺杂区安置在紧邻上述主要表面的上述第一陷井区;和
上述第一导电型的第二掺杂区是安置在紧邻上述主要表面的上述第二陷井区内。
3、根据权利要求2，一单片互补半导体器件进一步包括：
上述第二导电型的第三掺杂区是安置在紧邻上述主要表面的上述第一陷井区内，并由予先确定的距离与上述第一掺杂区分离;
用于建立电子场和控制上述第一和第三掺杂区之间的电流通路的第一栅装置;
上述第一导电型的第四掺杂区是安置在紧邻上述主要表面的上述第二陷井区内，并予先确定的距离与上述第二掺杂区分离开;
用于设立电子场并控制上述第二和第四掺杂区之间的电流通路的第二栅装置。
4、根据权利要求1，一单片互补半导体器件，其中上述的半导体是硅，上述的绝缘成分包括一多晶硅体，一绝缘材料层围绕在多晶硅体周围。
5、根据权利要求4，一单片互补半导体器件，其中上述的绝缘材料包括氧化硅。
6、根据权利要求1，一单片互补半导体器件进一步包括：
上述的第一导电型半导体隔离区，具有比上述衬底区高的杂质浓度，是扩散在上述的绝缘成分下面的上述衬底中并围绕在上述第二埋层区的周围。
7、根据权利要求1，一单片互补半导体器件，其中的上述埋层区，进一步包括上述第二导电型的一个第三埋层区，上述的陷井区进一步包括一个上述的第二导电型的一个第三陷井区第三陷井区安设在第三埋层区上，该器件进一步包括：
在紧邻上述主要表面的上述的第三陷井区中形成一个上述的第一导电型基区;
在紧邻上述主表面上的上述基区内形成一上述第二导电型的发射区;
在紧邻上述的主要表面的上述的第三陷井区中形成一个上述的第二导电型的一个集电极接触区。
8、根据权利要求7，一单片互补半导体器件，进一步包括：
上述的第一导电型半导体隔离区，具有比上述衬底区高的杂质浓度，是扩散在上述的绝缘成分下面的上述衬底中，并围绕在上述的第三埋层区的周围。
9、根据权利要求8，一单片互补半导体器件，进一步包括：
上述的第二导电型的第一和第三掺杂区是在紧邻上述主要表面的上述第一陷井区，它们之间有一予先确定的距离;
用于建立一电场和控制上述第一和第三掺杂区之间电流通路的第一栅装置;
上述的第一导电型的第二和第四掺杂区是在紧邻上述主要表面的上述第二陷井区，它们之间有一予先确定的距离;和
用于建立一电场和控制上述第二和第四掺杂区之间电流通路的第二栅装置。
10、根据权利要求9，一单片互补半导体器件，进一步包括：
上述第一导电型的道限制区是形成在上述第一陷井区内，围绕在上述第一和第三掺杂区周围，并紧邻上述绝缘成分。
11、根据权利要求8，一单片互补半导体器件，其中上述的半导体隔离区是与上述的埋层区分离开的。
12、一双极型互补金属氧化物半导体（MOS）集成电路器件，其特征在于，包括：
一具有高电阻的一第一导电型半导体片，上述片子具有一表面;
上述半导体片中形成在一双极结晶体管（BJT）上，从片子的上述表面延伸并包括一纵向双极结型晶体管（BJT）其中具有一第二导电型的重掺杂的次一集电极区，是埋在上述双极结型晶体管（BJT）陷井的底部。
互补金属氧化物半导体场效应晶体管（CMOS FET）陷井是在上述半导体片上形成的，从片子的上述表面延伸并包括一个该第一导电型的第一陷井，它包括一个该第二号电型的一金属氧化物半导体（MOS）晶体管，并具有一个埋在该第一陷井底部的第一导电型的第一重掺杂的埋层区，并包括一个该第一导电型的第二陷井，它包括一个该第一导电型的金属氧化物半导体（MOS）晶体管，并具有一个埋在上述第二陷井区底部的第二导电型埋层的第二重掺杂埋入区;
介电隔离成分是在上述半导体片上的，是从上述片子的表面纵向延伸到比上述第一和第二重掺杂埋入区的深度更深，并将上述的双极结型晶体管（BJT）和互补金属氧化物半导体场效应晶体管（CMOS FET）相互分离开;上述介电隔离部分是围绕着上述BJT陷井和上述第二导电型的上述第二陷井，但並不围绕第一导电型的上述第一陷井;和
上述的第一导电型的半导体隔离区具有比该半导体片更高的杂质浓度，是在上述的半导体片中的上述介电隔离成分之下，并围绕着和将其与上述次一集电极区分离开。
13、根据权利要求1，一单片互补半导体器件进一步包含分别在第一和第二陷井区的表面部分提供一相反导电类型的场效应晶体管。
14、根据权利要求1，一单片互补半导体器件，其中第一和第二埋层区是布设在主表面以下的事实上的等水平面上（equal level）。
15、根据权利要求1，一单片互补半导体器件，其中上述绝缘部分包括一在上述主表面上的厚的氧化膜。
16、根据权利要求1，一单片互补半导体器件，其中上述绝缘部分有一来自上述主表面纵向延伸来的侧壁面。
17、根据权项要求1，一单片互补半导体器件，其中上述绝缘部分是一介电隔离部分，它包括间插在（1）第一陷井和埋层区和（2）第二陷井和埋层区之间的绝缘材料，在上述空间间隔之中。
18、一单片互补半导体结构包括：
一个第一导电类型的半导体衬底区，具有一表面的衬底区。
半导体陷井不断地布设在上述衬底区，具有至少一个第一导电型的半导体陷井和至少一个第二导电型的半导体陷井，它是与上述第一种导电型相反的，第一和第二导电型的半导体陷井是相互间隔开的;
每一种第一导电型的半导体陷井包含一不断布设在衬底区的上述第一导电型的高杂质浓度的一个第一埋层区和布设在上述第一埋层区的比上述第一埋层区低的杂质浓度的半导体激活区;
每一种第二导电型的半导体陷井包含一不断布设在衬底区上的上述第二导电型的高杂质浓度的一第二埋层区和布设在上述第二埋层区的比第二埋层区低的杂质浓度的半导体激活区;
形成在结构的主平面上的半导体陷井的半导体激活区，及
一绝缘部分从上述主表面延伸到上述衬底区並填充了第一和第二导电型的半导体陷井间的空间，因此把第一和第二导电型的半导体陷井相互分隔开来，上述绝缘部分围绕着上述至少一个第二导电型的半导体陷井而没有围绕着上述至少一个第一导电型的半导体陷井。
19、根据权利要求18的一单片互补半导体结构，其中上述绝缘部分是一介电隔离部分，它包括插在第一和第二导电型的半导体陷井的空间间隔中的绝缘材料。
20、根据权利要求12的一双极型和互补MOS集成电站器件，其中在上述BJT陷井底部的第二导电型埋层的上述重掺杂次集电极区，以及分别埋在第一和第二陷井底部的第一和第二重掺杂埋层区是直接与第一导电型的半导体片子的半导体材料相接触的。
21、根据权利要求18，一单片互补半导体结构进一步包括：
一上述第一导电型的半导体缓冲区，具有比上述衬底区高的杂质浓度，是在上述绝缘成份之下的上述衬底之中，围绕并将其与上述的第二埋层区分离。
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