JP3500149B2 - 過電圧保護 - Google Patents
過電圧保護Info
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- H—ELECTRICITY
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- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00315—Modifications for increasing the reliability for protection in field-effect transistor circuits
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- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
- H03K17/082—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit
- H03K17/0822—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit in field-effect transistor switches
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- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/09425—Multistate logic
- H03K19/09429—Multistate logic one of the states being the high impedance or floating state
Description
【発明の詳細な説明】
発明の背景
発明の分野
本発明は、過電圧保護に関し、更に詳細には、バッフ
ァ出力上の電圧が、大きさでバッファ内部電源電圧を越
えた場合、又はバッファがパワーダウンされた場合、出
力、及び入／出力バッファにおける電荷漏洩を防止する
ことに関する。
ァ出力上の電圧が、大きさでバッファ内部電源電圧を越
えた場合、又はバッファがパワーダウンされた場合、出
力、及び入／出力バッファにおける電荷漏洩を防止する
ことに関する。
関連技術の説明
電子システムは、時折、異なる電源電圧により電源供
給されるモジュールを組み合わせる。例えば、バッテリ
電源供給されるラップトップ、ノートブック、及び携帯
型コンピュータにおいて、あるモジュールは、3.0V又は
3.3V電圧により電源供給され、一方他のモジュールは、
5.0V電圧により電源供給される。より低い電源電圧の使
用により、消費電力が低減され、従ってバッテリを再充
電、又は交換しなければならない前の、システム動作時
間が延長可能になる。しかし、ディスク駆動装置といっ
ったモジュールは、より高い電圧により電源供給された
場合、より良好に動作するので、5.0Vにより電源供給さ
れる。
給されるモジュールを組み合わせる。例えば、バッテリ
電源供給されるラップトップ、ノートブック、及び携帯
型コンピュータにおいて、あるモジュールは、3.0V又は
3.3V電圧により電源供給され、一方他のモジュールは、
5.0V電圧により電源供給される。より低い電源電圧の使
用により、消費電力が低減され、従ってバッテリを再充
電、又は交換しなければならない前の、システム動作時
間が延長可能になる。しかし、ディスク駆動装置といっ
ったモジュールは、より高い電圧により電源供給された
場合、より良好に動作するので、5.0Vにより電源供給さ
れる。
3.3Vモジュールと5.0Vモジュールが共通バスに接続さ
れ、5.0Vモジュールが、5.0V信号でバスを駆動する場
合、電荷漏洩経路が、バスと3.3V電源間に形成される可
能性がある。例えば、3.3Vモジュールの入／出力バッフ
ァの出力ドライバが、3.3V電圧とバス間に接続された、
PMOSプルアップ・トランジスタを含むと想定する。バス
が、5.0Vモジュールにより駆動された場合、3.3Vモジュ
ールは、3.3VでPMOSトランジスタのゲートを駆動し、そ
のトランジスタをオフにして、バスを３値状態にする。
バス電圧が5.0Vに上昇した場合、PMOSトランジスタは、
オンになり、バスと3.3V電源間に、伝導チャンネルを与
える。更に、PMOSトランジスタのバックゲートは通常、
3.3Vに保持されるので、ドレイン／バックゲート間ダイ
オードが、オンになり、バスと3.3V電源間に、別の伝導
経路が与えられる。望ましくない結果としては、バスを
負荷し、バス信号を劣化させる「バス競合」を生じさ
せ、バス上に潜在的な偽信号を生じさせることが含まれ
る。
れ、5.0Vモジュールが、5.0V信号でバスを駆動する場
合、電荷漏洩経路が、バスと3.3V電源間に形成される可
能性がある。例えば、3.3Vモジュールの入／出力バッフ
ァの出力ドライバが、3.3V電圧とバス間に接続された、
PMOSプルアップ・トランジスタを含むと想定する。バス
が、5.0Vモジュールにより駆動された場合、3.3Vモジュ
ールは、3.3VでPMOSトランジスタのゲートを駆動し、そ
のトランジスタをオフにして、バスを３値状態にする。
バス電圧が5.0Vに上昇した場合、PMOSトランジスタは、
オンになり、バスと3.3V電源間に、伝導チャンネルを与
える。更に、PMOSトランジスタのバックゲートは通常、
3.3Vに保持されるので、ドレイン／バックゲート間ダイ
オードが、オンになり、バスと3.3V電源間に、別の伝導
経路が与えられる。望ましくない結果としては、バスを
負荷し、バス信号を劣化させる「バス競合」を生じさ
せ、バス上に潜在的な偽信号を生じさせることが含まれ
る。
選択されたモジュールが、他のモジュールがパワーア
ップされている間に、パワーダウンされた場合、異なる
電源電圧がそのシステムで使用されているかどうか、と
いう同様の問題が生じる。例えば、電力を節約、又はモ
ジュールを交換するために、モジュールがパワーダウン
された場合、漏洩経路が、バスとモジュール内電源間に
形成され得る。
ップされている間に、パワーダウンされた場合、異なる
電源電圧がそのシステムで使用されているかどうか、と
いう同様の問題が生じる。例えば、電力を節約、又はモ
ジュールを交換するために、モジュールがパワーダウン
された場合、漏洩経路が、バスとモジュール内電源間に
形成され得る。
従って、バスとモジュール内電源間に、漏洩経路を与
えない出力ドライバを設けることが望ましい。
えない出力ドライバを設けることが望ましい。
発明の摘要
本発明は、幾つかの実施例において、バス電圧が、大
きさで内部電源電圧を越えた場合、又はモジュールがパ
ワーダウンされた場合、バスから内部電源への電荷漏洩
を遮断する、出力バッファ、及び入／出力バッファを提
供する。この機能性は、幾つかの実施例において、以下
のように達成される。絶縁トランジスタが、内部電源
と、バスに接続される出力端子との間で、プルアップ・
トランジスタと直列に接続される。イネーブル信号、及
びデータ入力信号に応答して、プルアップ・トランジス
タを制御する回路が又、絶縁トランジスタも制御して、
その結果ドライバが禁止され、プルアップ・トランジス
タがオンである場合、絶縁トランジスタも又オンであ
り、それによりプルアップ・トランジスタが出力端子を
駆動可能となる。別のトランジスタが、回路と絶縁トラ
ンジスタのゲートとの間に設けられ、ドライブが禁止さ
れた場合、回路からゲートを絶縁する。従って、ドライ
バが禁止された場合、回路は絶縁トランジスタを制御し
ない。代わりに、絶縁トランジスタのゲートと出力端子
との間に接続された、通過トランジスタにより、絶縁ト
ランジスタが制御される。ドライバが禁止された場合、
通過トランジスタはオフである。ドライバが禁止され、
出力端子上の電圧が、大きさで内部電源により与えられ
る電圧を、少なくとも所定値だけ越えた場合、通過トラ
ンジスタはオンになり、絶縁トランジスタをオフにす
る。
きさで内部電源電圧を越えた場合、又はモジュールがパ
ワーダウンされた場合、バスから内部電源への電荷漏洩
を遮断する、出力バッファ、及び入／出力バッファを提
供する。この機能性は、幾つかの実施例において、以下
のように達成される。絶縁トランジスタが、内部電源
と、バスに接続される出力端子との間で、プルアップ・
トランジスタと直列に接続される。イネーブル信号、及
びデータ入力信号に応答して、プルアップ・トランジス
タを制御する回路が又、絶縁トランジスタも制御して、
その結果ドライバが禁止され、プルアップ・トランジス
タがオンである場合、絶縁トランジスタも又オンであ
り、それによりプルアップ・トランジスタが出力端子を
駆動可能となる。別のトランジスタが、回路と絶縁トラ
ンジスタのゲートとの間に設けられ、ドライブが禁止さ
れた場合、回路からゲートを絶縁する。従って、ドライ
バが禁止された場合、回路は絶縁トランジスタを制御し
ない。代わりに、絶縁トランジスタのゲートと出力端子
との間に接続された、通過トランジスタにより、絶縁ト
ランジスタが制御される。ドライバが禁止された場合、
通過トランジスタはオフである。ドライバが禁止され、
出力端子上の電圧が、大きさで内部電源により与えられ
る電圧を、少なくとも所定値だけ越えた場合、通過トラ
ンジスタはオンになり、絶縁トランジスタをオフにす
る。
絶縁トランジスタは、幾つかの実施例において、PMOS
トランジスタである。絶縁トランジスタのドレインは、
そのバックゲートに接続されて、ドレイン／バックゲー
ト間ダイオードをオフにする。
トランジスタである。絶縁トランジスタのドレインは、
そのバックゲートに接続されて、ドレイン／バックゲー
ト間ダイオードをオフにする。
本発明の他の特徴を以下で説明する。本発明は、請求
の範囲により規定される。
の範囲により規定される。
図面の簡単な説明
図１−４は、本発明による入／出力バッファの回路図
である。
である。
好適な実施例の説明
図１は、出力ドライバ114、及び入力バッファ118を含
む、入／出力バッファ110の回路図である。ドライバ114
が、イネーブル端子EN上の高い信号により許可された場
合、ドライバ114は、データ入力端子Ａ上の信号に論理
的に等しい出力信号で、入／出力端子YIOを駆動する。
端子EN上の信号が低い場合、ドライバ114は、端子YIOを
３値状態にする。バッファ118は、端子YIO上の入力信号
を増幅して、端子Ｙ上に増幅された信号を与える。
む、入／出力バッファ110の回路図である。ドライバ114
が、イネーブル端子EN上の高い信号により許可された場
合、ドライバ114は、データ入力端子Ａ上の信号に論理
的に等しい出力信号で、入／出力端子YIOを駆動する。
端子EN上の信号が低い場合、ドライバ114は、端子YIOを
３値状態にする。バッファ118は、端子YIO上の入力信号
を増幅して、端子Ｙ上に増幅された信号を与える。
端子YIOは、１つ以上の他のモジュール（不図示）に
接続されたバス（不図示）に接続される。１つ以上のこ
れらモジュールは、バッファ110の内部電源電圧VDDIよ
りも高い電圧で、バスを駆動する。一つの例では、バッ
ファ110は3.3Vにより電源供給され、１つ以上の他のモ
ジュールは、5.0Vでバスを駆動することも可能である。
以下で説明するように、ドライバ114には、バスが5.0V
にある場合、バスからバッファ110電源への電荷漏洩を
防止する、過電圧保護回路要素が含まれる。
接続されたバス（不図示）に接続される。１つ以上のこ
れらモジュールは、バッファ110の内部電源電圧VDDIよ
りも高い電圧で、バスを駆動する。一つの例では、バッ
ファ110は3.3Vにより電源供給され、１つ以上の他のモ
ジュールは、5.0Vでバスを駆動することも可能である。
以下で説明するように、ドライバ114には、バスが5.0V
にある場合、バスからバッファ110電源への電荷漏洩を
防止する、過電圧保護回路要素が含まれる。
ドライバ114には、イネーブル端子ENに接続された一
方の入力、及びデータ入力端子Ａに接続された他方の入
力を有する。NANDゲート126が含まれる。幾つかの実施
例において、ゲート126を含む全ての論理ゲート、及び
全てのインバータは、CMOS技術で実施される。論理ゲー
ト、及びインバータは、内部電源電圧VDDI（VDD 内
部）により電源供給される。幾つかの実施例における、
論理ゲート、及びインバータのトランジスタ寸法は、論
理ゲート、又はインバータの隣りに示されている。従っ
て、幾つかの実施例において、ゲート126の各Ｐチャン
ネルトランジスタは、40μｍのチャンネル幅（「wp＝4
0」）を有する。ゲート126の各Ｎチャンネルトランジス
タは、40μｍのチャンネル幅（「wn＝40」）を有する。
チャンネル長は、別に示されない限り、１μｍである。
方の入力、及びデータ入力端子Ａに接続された他方の入
力を有する。NANDゲート126が含まれる。幾つかの実施
例において、ゲート126を含む全ての論理ゲート、及び
全てのインバータは、CMOS技術で実施される。論理ゲー
ト、及びインバータは、内部電源電圧VDDI（VDD 内
部）により電源供給される。幾つかの実施例における、
論理ゲート、及びインバータのトランジスタ寸法は、論
理ゲート、又はインバータの隣りに示されている。従っ
て、幾つかの実施例において、ゲート126の各Ｐチャン
ネルトランジスタは、40μｍのチャンネル幅（「wp＝4
0」）を有する。ゲート126の各Ｎチャンネルトランジス
タは、40μｍのチャンネル幅（「wn＝40」）を有する。
チャンネル長は、別に示されない限り、１μｍである。
ゲート126の出力は、PMOSプルアップ・トランジスタ1
30のゲートに接続される。幾つかの実施例におけるトラ
ンジスタのチャンネル寸法は、トランジスタの隣りに示
されている。従って、幾つかの実施例において、トラン
ジスタ130は、410μm/1μｍのチャンネル幅／長さ寸法
を有する。
30のゲートに接続される。幾つかの実施例におけるトラ
ンジスタのチャンネル寸法は、トランジスタの隣りに示
されている。従って、幾つかの実施例において、トラン
ジスタ130は、410μm/1μｍのチャンネル幅／長さ寸法
を有する。
トランジスタ130のソースは、電源電圧VDDIを受ける
電源端子136に接続される。幾つかの実施例において、V
DDIは3.3Vである。トランジスタ130のドレインは、PMOS
トランジスタ140のソース140.1に接続され、そのドレイ
ンは端子YIOに接続される。従って、トランジスタ130及
び140は、端子136とYIO間で直列に接続される。
電源端子136に接続される。幾つかの実施例において、V
DDIは3.3Vである。トランジスタ130のドレインは、PMOS
トランジスタ140のソース140.1に接続され、そのドレイ
ンは端子YIOに接続される。従って、トランジスタ130及
び140は、端子136とYIO間で直列に接続される。
トランジスタ140のバックゲートは、ドレイン140.2に
接続される。
接続される。
NANDゲート126の出力は、NMOSトランジスタ146の１つ
のソース／ドレイン端子に接続され、他のソース／ドレ
イン端子は、トランジスタ140のゲートに接続される。N
ANDゲート126の出力は、更にインバータ150の入力に接
続され、その出力は、トランジスタ146のゲートに接続
される。
のソース／ドレイン端子に接続され、他のソース／ドレ
イン端子は、トランジスタ140のゲートに接続される。N
ANDゲート126の出力は、更にインバータ150の入力に接
続され、その出力は、トランジスタ146のゲートに接続
される。
トランジスタ140のゲートは、PMOSトランジスタ156の
ソース／ドレイン端子156.1に接続される。トランジス
タ156の他のソース／ドレイン端子156.2は、端子YIOに
接続される。そのトランジスタのゲートは、電源電圧VD
DIに接続される。トランジスタ156のバックゲートは、
端子156.2に接続される。
ソース／ドレイン端子156.1に接続される。トランジス
タ156の他のソース／ドレイン端子156.2は、端子YIOに
接続される。そのトランジスタのゲートは、電源電圧VD
DIに接続される。トランジスタ156のバックゲートは、
端子156.2に接続される。
イネーブル端子ENは、インバータ160の入力に接続さ
れ、その出力は、NORゲート164の一方の入力に接続され
る。ゲート164の他方の入力は、データ入力端子Ａに接
続される。ゲート164の出力は、プルダウンNMOSトラン
ジスタ168のゲートに接続され、そのドレインは、入／
出力端子YIOに接続され、そのソースは接地に接続され
る。
れ、その出力は、NORゲート164の一方の入力に接続され
る。ゲート164の他方の入力は、データ入力端子Ａに接
続される。ゲート164の出力は、プルダウンNMOSトラン
ジスタ168のゲートに接続され、そのドレインは、入／
出力端子YIOに接続され、そのソースは接地に接続され
る。
入力バッファ118は、端子YIOとＹ間で直列に接続され
た、インバータ176、180により形成される。
た、インバータ176、180により形成される。
トランジスタ140及び156を除いて、バッファ110の全
てのPMOSトランジスタのバックゲートは、電源電圧VDDI
に接続される。バッファ110における全てのNMOSトラン
ジスタのバックゲートは、接地に接続される。
てのPMOSトランジスタのバックゲートは、電源電圧VDDI
に接続される。バッファ110における全てのNMOSトラン
ジスタのバックゲートは、接地に接続される。
幾つかの実施例において、NMOSトランジスタの閾値電
圧VTNは約0.7Vであり、PMOSトランジスタの閾値電圧VTP
は約−0.9Vである。
圧VTNは約0.7Vであり、PMOSトランジスタの閾値電圧VTP
は約−0.9Vである。
イネーブル端子ENが高い場合、ドライバ114は許可さ
れる。ゲート126、164は、それぞれデータ入力端子Ａ上
の信号を反転する。端子Ａが高い場合、ゲート126の出
力は低く、トランジスタ130をオンにする。トランジス
タ164はオンであり、トランジスタ140のゲートに低電圧
を供給し、従ってトランジスタ140をオンにする。トラ
ンジスタ156はオフである。プルダウン・トランジスタ1
68も又オフであり、入／出力端子YIOは、トランジスタ1
30、140により、3.3V信号で駆動される。
れる。ゲート126、164は、それぞれデータ入力端子Ａ上
の信号を反転する。端子Ａが高い場合、ゲート126の出
力は低く、トランジスタ130をオンにする。トランジス
タ164はオンであり、トランジスタ140のゲートに低電圧
を供給し、従ってトランジスタ140をオンにする。トラ
ンジスタ156はオフである。プルダウン・トランジスタ1
68も又オフであり、入／出力端子YIOは、トランジスタ1
30、140により、3.3V信号で駆動される。
端子Ａが低い場合、ゲート126の出力は高く、トラン
ジスタ130をオフにする。インバータ150が、トランジス
タ146のゲートに、0Vを供給して、そのトランジスタを
オフにする。トランジスタ146が、トランジスタ156のソ
ース／ドレイン端子156.1から、NANDゲート126の出力を
絶縁し、それによりソース／ドレイン端子156.1、及び
トランジスタ156のバックゲートにより形成されるダイ
オードを介して、NANDゲート126の出力から端子YIOへの
電荷漏洩が防止される。
ジスタ130をオフにする。インバータ150が、トランジス
タ146のゲートに、0Vを供給して、そのトランジスタを
オフにする。トランジスタ146が、トランジスタ156のソ
ース／ドレイン端子156.1から、NANDゲート126の出力を
絶縁し、それによりソース／ドレイン端子156.1、及び
トランジスタ156のバックゲートにより形成されるダイ
オードを介して、NANDゲート126の出力から端子YIOへの
電荷漏洩が防止される。
プルダウン・トランジスタ168が、端子YIOを0Vに引
く。
く。
イネーブル端子ENが低い場合、トランジスタ130、140
はオフであり、ドライバ114は禁止される。バスが5.0V
で駆動される場合、トランジスタ140、156は、バスから
電源VDDIへの電荷漏洩を遮断する。更に特定として、ト
ランジスタ130をオン可能するために、端子YIO上の電圧
が、少なくともPMOS閾値電圧だけ、電圧VDDIを越えた場
合、トランジスタ156は、オンになり、トランジスタ140
のゲート上の電圧が、端子YIO上の電圧にまで上昇す
る。ゆえに、トランジスタの電界効果による伝導が抑制
される。トランジスタ140のソース／ドレイン端子140.
2、及びそのバックゲートにより形成されるダイオード
を介する伝導も又抑制される。なぜなら、そのバックゲ
ートが、ダイオードが順方向バイアスされないように、
端子140.2に接続されるからである。トランジスタ146は
オフであり、NANDゲート126が、トランジスタ140のゲー
ト上の高電圧から保護される。
はオフであり、ドライバ114は禁止される。バスが5.0V
で駆動される場合、トランジスタ140、156は、バスから
電源VDDIへの電荷漏洩を遮断する。更に特定として、ト
ランジスタ130をオン可能するために、端子YIO上の電圧
が、少なくともPMOS閾値電圧だけ、電圧VDDIを越えた場
合、トランジスタ156は、オンになり、トランジスタ140
のゲート上の電圧が、端子YIO上の電圧にまで上昇す
る。ゆえに、トランジスタの電界効果による伝導が抑制
される。トランジスタ140のソース／ドレイン端子140.
2、及びそのバックゲートにより形成されるダイオード
を介する伝導も又抑制される。なぜなら、そのバックゲ
ートが、ダイオードが順方向バイアスされないように、
端子140.2に接続されるからである。トランジスタ146は
オフであり、NANDゲート126が、トランジスタ140のゲー
ト上の高電圧から保護される。
トランジスタ156のバックゲートが、電圧VDDIではな
く、ソース／ドレイン端子156.2に接続されるので、端
子156.2、及びバックゲートにより形成されるダイオー
ドはオフであり、その結果、ダイオードを介して、端子
YIOから電源VDDIへの漏洩は何も生じない。
く、ソース／ドレイン端子156.2に接続されるので、端
子156.2、及びバックゲートにより形成されるダイオー
ドはオフであり、その結果、ダイオードを介して、端子
YIOから電源VDDIへの漏洩は何も生じない。
図２は、ゲート・ソース間、及びゲート・ドレイン間
電圧が、値5.0Vに到達するのが禁止される回路に適し
た、入／出力バッファ210を示す。5.0Vのゲート・ソー
ス間、及びゲート・ドレイン間電圧は、3.3V動作に対し
て設計された幾つかのバッファにおいて禁止される。と
いうのは、5.0V電圧が、かかるバッファにおける薄いゲ
ート酸化膜を傷つける可能性があるからである。幾つか
の実施例において、許容される最大ゲート・ソース間、
及びゲート・ドレイン間電圧は、約4.2Vである。入／出
力バッファ210は、バッファ110に類似している。禁止電
圧を防止するために、バッファ210には、トランジスタ1
46のソース／ドレイン端子146.1と、トランジスタ140の
ゲートとの間に接続された、NMOSトランジスタ226が含
まれる。トランジスタ226のゲートは、電源電圧VDDIに
接続される。トランジスタ226は、イネーブル端子ENが
低く、トランジスタ140のゲート上の電圧が5.0Vである
場合、トランジスタ146のゲートとソース／ドレイン端
子146.1間の電圧降下が、5.0Vの値に到達するのを防止
する。
電圧が、値5.0Vに到達するのが禁止される回路に適し
た、入／出力バッファ210を示す。5.0Vのゲート・ソー
ス間、及びゲート・ドレイン間電圧は、3.3V動作に対し
て設計された幾つかのバッファにおいて禁止される。と
いうのは、5.0V電圧が、かかるバッファにおける薄いゲ
ート酸化膜を傷つける可能性があるからである。幾つか
の実施例において、許容される最大ゲート・ソース間、
及びゲート・ドレイン間電圧は、約4.2Vである。入／出
力バッファ210は、バッファ110に類似している。禁止電
圧を防止するために、バッファ210には、トランジスタ1
46のソース／ドレイン端子146.1と、トランジスタ140の
ゲートとの間に接続された、NMOSトランジスタ226が含
まれる。トランジスタ226のゲートは、電源電圧VDDIに
接続される。トランジスタ226は、イネーブル端子ENが
低く、トランジスタ140のゲート上の電圧が5.0Vである
場合、トランジスタ146のゲートとソース／ドレイン端
子146.1間の電圧降下が、5.0Vの値に到達するのを防止
する。
同様に、端子YIOとトランジスタ168のドレイン間に接
続された、NMOSトランジスタ232は、端子ENが低く（、
ゆえに、トランジスタ168のゲートは0Vにある）、端子Y
IO上の電圧が5.0Vである場合、トランジスタ168のゲー
ト・ドレイン間電圧が、5.0Vに到達するのを防止する。
続された、NMOSトランジスタ232は、端子ENが低く（、
ゆえに、トランジスタ168のゲートは0Vにある）、端子Y
IO上の電圧が5.0Vである場合、トランジスタ168のゲー
ト・ドレイン間電圧が、5.0Vに到達するのを防止する。
トランジスタ232、226のゲートは、電圧VDDIにあり、
ゆえにトランジスタ232、226のゲート・ソース間、及び
ゲート・ドレイン間電圧は、5.0Vの下にある。
ゆえにトランジスタ232、226のゲート・ソース間、及び
ゲート・ドレイン間電圧は、5.0Vの下にある。
ゲートが電圧VDDIに接続された、NMOSトランジスタ23
6は、インバータ176のトランジスタにおける、ゲート・
ソース間、及びゲート・ドレイン間電圧が、5.0Vに到達
するのを防止する。トランジスタ236は、端子YIOとイン
バータ176の入力間に接続される。
6は、インバータ176のトランジスタにおける、ゲート・
ソース間、及びゲート・ドレイン間電圧が、5.0Vに到達
するのを防止する。トランジスタ236は、端子YIOとイン
バータ176の入力間に接続される。
トランジスタ236のゲートが、電圧VDDIに接続される
ので、トランジスタ236は、端子YIOからインバータ176
の入力に、多くても電圧VDDI−VTNを通す。端子YIO上の
電圧が、3.3V以上である場合、ブートストラップ回路24
2が、インバータ176の入力でのノード246を電圧VDDIに
引いて、CMOSインバータ176における消費電力を低減す
る。ブートストラップ回路242には、PMOSトランジスタ2
50が含まれ、そのソースは、電圧VDDIに接続され、その
ドレインは、NMOSトランジスタ254のドレインに接続さ
れる。トランジスタ254のソースは、接地に接続され
る。トランジスタ250、254は、ノード246に接続され
る。それらのドレインは、PMOSトランジスタ259のゲー
トに接続され、そのソースは、電源電圧VDDIに接続さ
れ、そのドレインは、ノード246に接続される。
ので、トランジスタ236は、端子YIOからインバータ176
の入力に、多くても電圧VDDI−VTNを通す。端子YIO上の
電圧が、3.3V以上である場合、ブートストラップ回路24
2が、インバータ176の入力でのノード246を電圧VDDIに
引いて、CMOSインバータ176における消費電力を低減す
る。ブートストラップ回路242には、PMOSトランジスタ2
50が含まれ、そのソースは、電圧VDDIに接続され、その
ドレインは、NMOSトランジスタ254のドレインに接続さ
れる。トランジスタ254のソースは、接地に接続され
る。トランジスタ250、254は、ノード246に接続され
る。それらのドレインは、PMOSトランジスタ259のゲー
トに接続され、そのソースは、電源電圧VDDIに接続さ
れ、そのドレインは、ノード246に接続される。
トランジスタ250、254により形成される、インバータ
の閾値電圧は、VDDI−VTNの下である。例えば、幾つか
の実施例において、VDDI＝3.3V、VTN＝0.7Vであり、そ
のインバータ閾値電圧は、VDDIの約60％、すなわち約1.
98Vである。ゆえに、トランジスタ236が、ノードVTNをV
DDI−VTNに充電する場合、インバータは、トランジスタ
258のゲートを0Vに駆動する。次に、トランジスタ258
は、ノード246をVDDIにまで引き上げる。従って、トラ
ンジスタ250がオフになり、消費電力が低減される。ト
ランジスタ236がオフになり、ノード246が、端子YIOか
ら絶縁される。
の閾値電圧は、VDDI−VTNの下である。例えば、幾つか
の実施例において、VDDI＝3.3V、VTN＝0.7Vであり、そ
のインバータ閾値電圧は、VDDIの約60％、すなわち約1.
98Vである。ゆえに、トランジスタ236が、ノードVTNをV
DDI−VTNに充電する場合、インバータは、トランジスタ
258のゲートを0Vに駆動する。次に、トランジスタ258
は、ノード246をVDDIにまで引き上げる。従って、トラ
ンジスタ250がオフになり、消費電力が低減される。ト
ランジスタ236がオフになり、ノード246が、端子YIOか
ら絶縁される。
ノード246上の電圧が、0Vである場合、トランジスタ2
58はオフであり、ノード246が、電源電圧VDDIから絶縁
される。
58はオフであり、ノード246が、電源電圧VDDIから絶縁
される。
図３の入／出力バッファ310は、図１の入／出力バッ
ファ110に類似しているが、バッファ310のトランジスタ
146のゲートは、電源電圧VDDIに接続される。図１のイ
ンバータ150は、削除されて、回路が簡略化されてい
る。トランジスタ140のゲートから入／出力端子YIOへの
電荷漏洩を防止するために、PMOSトランジスタ318が、
トランジスタ156と直列に接続される。更に特定とし
て、トランジスタ318のソース／ドレイン端子318.1は、
トランジスタ140のゲートに接続される。トランジスタ3
18のソース／ドレイン端子318.2は、トランジスタ156の
ソース／ドレイン端子156.1に接続される。トランジス
タ156のソース／ドレイン端子156.2は、入／出力端子YI
Oに接続される。ソース／ドレイン端子318.1は、トラン
ジスタ318のバックゲートに接続される。ソース／ドレ
イン端子156.2は、トランジスタ156のバックゲートに接
続される。トランジスタ318、156のゲートは、電源電圧
VDDIに接続される。
ファ110に類似しているが、バッファ310のトランジスタ
146のゲートは、電源電圧VDDIに接続される。図１のイ
ンバータ150は、削除されて、回路が簡略化されてい
る。トランジスタ140のゲートから入／出力端子YIOへの
電荷漏洩を防止するために、PMOSトランジスタ318が、
トランジスタ156と直列に接続される。更に特定とし
て、トランジスタ318のソース／ドレイン端子318.1は、
トランジスタ140のゲートに接続される。トランジスタ3
18のソース／ドレイン端子318.2は、トランジスタ156の
ソース／ドレイン端子156.1に接続される。トランジス
タ156のソース／ドレイン端子156.2は、入／出力端子YI
Oに接続される。ソース／ドレイン端子318.1は、トラン
ジスタ318のバックゲートに接続される。ソース／ドレ
イン端子156.2は、トランジスタ156のバックゲートに接
続される。トランジスタ318、156のゲートは、電源電圧
VDDIに接続される。
トランジスタ156、318のバックゲート接続に起因し
て、トランジスタ318のバックゲート、及びソース／ド
レイン端子318.2により形成されるダイオード、及びト
ランジスタ156のバックゲート、及びソース／ドレイン
端子156.1により形成されるダイオードは、背中合わせ
に接続されて、ダイオード伝導が抑制される。従って、
イネーブル端子ENが高い場合、トランジスタ318、156を
介する、ダイオード伝導と電界効果による伝導の両方が
抑制されるので、トランジスタ140のゲートは、入／出
力端子YIOから絶縁される。
て、トランジスタ318のバックゲート、及びソース／ド
レイン端子318.2により形成されるダイオード、及びト
ランジスタ156のバックゲート、及びソース／ドレイン
端子156.1により形成されるダイオードは、背中合わせ
に接続されて、ダイオード伝導が抑制される。従って、
イネーブル端子ENが高い場合、トランジスタ318、156を
介する、ダイオード伝導と電界効果による伝導の両方が
抑制されるので、トランジスタ140のゲートは、入／出
力端子YIOから絶縁される。
イネーブル端子ENが低く、端子YIO上の電圧が、少な
くともPMOS閾値電圧の絶対値|VTP|だけ、電源電圧VDDI
を越えた場合、トランジスタ156、318はオンになり、ト
ランジスタ140のゲートと、入／出力端子YIOとの間に、
電界効果による伝導が与えられる。
くともPMOS閾値電圧の絶対値|VTP|だけ、電源電圧VDDI
を越えた場合、トランジスタ156、318はオンになり、ト
ランジスタ140のゲートと、入／出力端子YIOとの間に、
電界効果による伝導が与えられる。
図４の入／出力バッファ410は、バッファ310に類似し
ているが、バッファ410には、トランジスタ232、236が
含まれ、ゲート・ソース間、及びゲート・トレイン間電
圧が、5.0Vに到達するのを防止する。トランジスタ23
2、236は、バッファ210（図２）におけるように接続さ
れる。図４のプルアップ回路242は、図２のものと類似
している。バッファ410のトランジスタ146のゲートが、
電源電圧VDDIに接続され、従ってトランジスタ146のゲ
ート・ソース間、及びゲート・ドレイン間電圧が、5.0V
の下であるので、バッファ410は、図２のトランジスタ2
26を含まない。
ているが、バッファ410には、トランジスタ232、236が
含まれ、ゲート・ソース間、及びゲート・トレイン間電
圧が、5.0Vに到達するのを防止する。トランジスタ23
2、236は、バッファ210（図２）におけるように接続さ
れる。図４のプルアップ回路242は、図２のものと類似
している。バッファ410のトランジスタ146のゲートが、
電源電圧VDDIに接続され、従ってトランジスタ146のゲ
ート・ソース間、及びゲート・ドレイン間電圧が、5.0V
の下であるので、バッファ410は、図２のトランジスタ2
26を含まない。
本発明を上記の実施例に関して説明したが、他の実施
例、及び変形も本発明の範囲内にある。特に、本発明
は、トランジスタ寸法、又は特定のトランジスタ接続に
より限定されない。例えば、幾つかの実施例において、
トランジスタ140のソースが、電源電圧VDDIに接続さ
れ、そのドレインが、トランジスタ130のソースに接続
され、トランジスタ130のドレインが、入／出力端子YIO
に接続されるように、トランジスタ140、130は、互いに
入れ替えられる。本発明は、出力バッファに適してお
り、すなわち幾つかの実施例において、入力バッファ11
8は省かれる。本発明は、特定の電圧値により限定され
ない。従って、幾つかの実施例において、VDDIは接地の
下である。幾つかの実施例において、接地電圧は、他の
基準電圧により置き換えられる。本発明は、特定の製造
技術により限定されない。従って、幾つかの実施例にお
いて、本発明は、回路が、Ｐドーピングされた基板上に
形成され、PMOSトランジスタが、１つ以上のＮウェル内
に形成される、ＮウェルCMOS技術を利用して実施され
る。他の実施例において、Ｐウェル技術、又はツインタ
ブ技術が利用される。幾つかの実施例においては、入／
出力バッファ全体が集積化され、一方他の実施例におい
ては、個別部品が使用される。幾つかの実施例において
は、バスは１つ以上のモジュールと一体化される。他の
実施例においては、バスは一体化されない。他の実施
例、及び変形は、請求の範囲により規定される本発明の
範囲内にある。
例、及び変形も本発明の範囲内にある。特に、本発明
は、トランジスタ寸法、又は特定のトランジスタ接続に
より限定されない。例えば、幾つかの実施例において、
トランジスタ140のソースが、電源電圧VDDIに接続さ
れ、そのドレインが、トランジスタ130のソースに接続
され、トランジスタ130のドレインが、入／出力端子YIO
に接続されるように、トランジスタ140、130は、互いに
入れ替えられる。本発明は、出力バッファに適してお
り、すなわち幾つかの実施例において、入力バッファ11
8は省かれる。本発明は、特定の電圧値により限定され
ない。従って、幾つかの実施例において、VDDIは接地の
下である。幾つかの実施例において、接地電圧は、他の
基準電圧により置き換えられる。本発明は、特定の製造
技術により限定されない。従って、幾つかの実施例にお
いて、本発明は、回路が、Ｐドーピングされた基板上に
形成され、PMOSトランジスタが、１つ以上のＮウェル内
に形成される、ＮウェルCMOS技術を利用して実施され
る。他の実施例において、Ｐウェル技術、又はツインタ
ブ技術が利用される。幾つかの実施例においては、入／
出力バッファ全体が集積化され、一方他の実施例におい
ては、個別部品が使用される。幾つかの実施例において
は、バスは１つ以上のモジュールと一体化される。他の
実施例においては、バスは一体化されない。他の実施
例、及び変形は、請求の範囲により規定される本発明の
範囲内にある。
フロントページの続き
(56)参考文献 特開 昭64−72618（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03K 19/00
Claims (17)
- 【請求項１】出力ドライバにおいて、 電圧V1を受けるための電力端子と、 出力端子と、 端子T11及びT12を有し、該端子T11とT12間の伝導経路を
制御するために、制御端子CT1を有する回路C1と、 端子T21及びT22を有し、該端子T21とT22間の伝導経路を
制御するために、制御端子CT2を有する回路C2であっ
て、前記端子T21が、前記端子T12に接続され、前記端子
T11及びT22の一方が、前記電力端子に接続され、前記端
子T11及びT22の他方が、前記出力端子に接続される、回
路C2と、 入力信号、及びイネーブル信号に応答して、前記端子CT
1を制御するための回路C3であって、 前記イネーブル信号が断定されない場合、前記回路C1
は、 前記端子T11とT12間に伝導経路を与えず、及び前記イネ
ーブル信号が断定された場合、前記回路C1を介する、端
子T11とT12間の伝導経路の伝導性が、前記入力信号によ
り制御されるような、 回路C3と、 前記出力端子と前記制御端子CT2間に、伝導経路を与え
るための回路C4であって、 動作時に、前記出力端子上の電圧が、大きさで前記電力
端子上の電圧を越えない場合、前記回路C4は、前記出力
端子と前記端子CT2間に伝導経路を与えず、及び動作時
に、前記出力端子上の電圧が、大きさで少なくとも所定
値だけ、前記電力端子上の電圧を越えた場合、前記回路
C4は、前記出力端子と前記制御端子CT2間に伝導経路を
与え、それによって前記回路C2が、前記端子T21とT22間
に、伝導経路を与えないようにせしめるような、 回路C4と、 前記回路C1と前記制御端子CT2間を介して、伝導経路を
与えるためのトランジスタTRであって、 前記イネーブル信号が断定され、前記回路C1が、端子T1
1とT12間に伝導経路を与える場合、前記回路C1とC2が、
前記出力端子に前記電力端子を直列に接続するように、
前記回路C2は、前記端子T21とT22間に伝導経路を与え、
及び前記イネーブル信号が断定されず、前記出力端子上
の電圧が、大きさで少なくとも前記所定値だけ、前記電
力端子上の電圧を越えた場合、前記トランジスタTRはオ
フであるような、 トランジスタTRと、 からなるドライバ。 - 【請求項２】前記イネーブル信号が断定されない場合、
前記出力端子上の電圧の如何にかかわらず、前記トラン
ジスタTRはオフである、請求項１に記載のドライバ。 - 【請求項３】前記回路C1は、前記端子T11とT12間に接続
されたトランジスタからなる、請求項１に記載のドライ
バ。 - 【請求項４】前記回路C2は、前記端子T21とT22間に接続
されたトランジスタTR1からなる、請求項１に記載のド
ライバ。 - 【請求項５】前記トランジスタTR1は、電界効果トラン
ジスタであり、前記ドライバが更に、前記端子T22、及
び前記トランジスタTR1のバックゲートを前記出力端子
に接続するための手段からなる、請求項４に記載のドラ
イバ。 - 【請求項６】前記回路C4は、電流搬送端子、及びバック
ゲートが、前記出力端子に接続される、電界効果トラン
ジスタTR2からなる、請求項１に記載のドライバ。 - 【請求項７】前記回路C4は、 電流搬送端子TT21及びTT22を有するトランジスタTR2
と、 電流搬送端子TT31及びTT32を有するトランジスタTR3
と、 前記端子TT22を前記端子TT31に接続するための手段と、 前記端子TT21、及び前記トランジスタTR2のバックゲー
トを前記出力端子に接続するための手段と、 前記端子TT32、及び前記トランジスタTR3のバックゲー
トを前記制御端子CT2に接続するための手段と、 からなる、請求項１に記載のドライバ。 - 【請求項８】前記トランジスタTRと直列に接続されたト
ランジスタTR4から更になり、前記トランジスタTR4は、
前記トランジスタTRと前記端子CT2間に接続され、端子T
T41とTT42、及びゲートTT43を有しており、前記ドライ
バは、前記ゲートTT43を前記電圧V1に接続するための手
段を備え、前記トランジスタTR4は、前記端子TT41、TT4
2上の電圧が、大きさで前記電圧V1を越えた場合、動作
時に非伝導性である、請求項１に記載の回路。 - 【請求項９】V1とは異なる電圧V2を受信するための基準
端子と、 前記基準端子に接続された端子T51を有し、且つ端子T52
を有する回路C5であって、前記端子T51とT52間の伝導経
路を制御するために、制御端子CT5を有する回路C5と、 前記入力信号、及び前記イネーブル信号に応答して、前
記端子CT5を制御するための回路C6と、 前記端子T52と前記出力端子間に接続されるトランジス
タTR5であって、前記ドライバは、前記トランジスタTR5
のゲートを前記電圧V1に接続するための手段を備え、前
記端子T52、及び前記出力端子上の電圧が、大きさで前
記トランジスタTR5のゲート上の電圧を越えた場合、動
作時に非伝導性であるトランジスタTR5と、 から更になる、請求項１に記載のドライバ。 - 【請求項１０】請求項１に記載のドライバからなる入／
出力バッファであって、前記出力端子は、前記入／出力
バッファの入／出力端子である、入／出力バッファにお
いて、 前記入／出力端子上の入力信号をバッファリングするた
めの手段と、 端子TT61とTT62、及びゲートTT63を有するトランジスタ
TR6と、 前記ゲートTT63を前記電圧V1に接続するための手段と、 前記端子TT61を前記入／出力端子に接続するための手段
と、 前記端子TT62を前記バッファリング手段の入力に接続す
るための手段とから更になり、 前記トランジスタTR6は、前記端子TT61とTT62上の電圧
が、大きさで前記ゲートTT63上の電圧を越えた場合、動
作時に非伝導性であることを特徴とする入／出力バッフ
ァ。 - 【請求項１１】動作時に、前記入／出力端子上の電圧
が、大きさで前記電圧V1以上である場合、前記電圧V1に
まで前記バッファリング手段の入力を引くために、前記
バッファリング手段の前記入力に接続された回路から更
になる、請求項10に記載の入／出力バッファ。 - 【請求項１２】出力ドライバにおいて、 データ入力端子と、 イネーブル端子と、 電源電圧を受けるための電力端子と、 前記電力端子と前記出力端子間に接続されたプルアップ
・トランジスタと、 前記プルアップ・トランジスタを制御するための回路で
あって、前記データ入力端子に接続された一方の入力、
及び前記イネーブル端子に接続された他方の入力を有
し、前記プルアップ・トランジスタのゲートに接続され
た出力を有する回路と、 前記電力端子と前記出力端子間で、前記プルアップ・ト
ランジスタと直列に接続された絶縁トランジスタであっ
て、動作時に、前記出力端子上の電圧が、大きさで少な
くとも所定値だけ、前記電力端子上の電圧を越えた場
合、前記出力端子から前記電力端子を絶縁する、絶縁ト
ランジスタと、 動作時に、前記出力端子上の電圧が、大きさで少なくと
も前記所定値だけ、前記電力端子上の電圧を越えた場
合、前記絶縁トランジスタをオフにするために、前記出
力端子と前記絶縁トランジスタのゲートを相互接続する
手段と、 前記プルアップ・トランジスタがオンである場合、前記
絶縁トランジスタをオンにするために、前記絶縁トラン
ジスタの前記ゲートへと、前記回路により生成された信
号を制御自在に通すためのトランジスタTR1であって、
前記絶縁トランジスタのゲート上の電圧が、大きさで少
なくとも前記所定値だけ、前記電力端子上の電圧を越え
た場合、オフであるトランジスタTR1と、 からなるドライバ。 - 【請求項１３】前記トランジスタTR1は、前記回路の出
力と前記絶縁トランジスタの前記ゲートとの間に接続さ
れる、請求項12に記載のドライバ。 - 【請求項１４】前記回路の出力に接続された入力、及び
前記トランジスタTR1のゲートに接続された出力を有す
るインバータから更になる、請求項12に記載のドライ
バ。 - 【請求項１５】前記ドライバにおけるゲート・ソース
間、及びゲート・ドレイン間電圧を、前記出力端子上の
最大電圧よりも大きさで低く維持するために、前記トラ
ンジスタTR1と前記絶縁トランジスタの前記ゲートとの
間で、前記トランジスタTR1と直列に接続されるトラン
ジスタTR2から更になる、請求項12に記載のドライバ。 - 【請求項１６】出力ドライバの出力端子と電源間の電荷
漏洩を防止する方法において、 前記出力ドライバが許可され、プルアップ・トランジス
タがオンである場合、絶縁トランジスタをオンにして、
前記電源により与えられる電圧で、プルアップ・トラン
ジスタ、及び絶縁トランジスタを介して、出力端子を駆
動するために、プルアップ・トランジスタのゲートに、
プルアップ・トランジスタと直列に接続される絶縁トラ
ンジスタのゲートを接続するステップと、 前記出力ドライバが禁止、又はパワーダウンされ、前記
出力端子上の電圧が、大きさで少なくとも所定値だけ、
電源により与えられる電圧を越えた場合、プルアップ・
トランジスタのゲートから、絶縁トランジスタのゲート
を切り離し、出力端子に絶縁トランジスタのゲートを接
続し、それにより絶縁トランジスタをオフにするステッ
プと、 を含む方法。 - 【請求項１７】出力端子に絶縁トランジスタのバックゲ
ートを接続するステップを更に含む、請求項16に記載の
方法。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US7337693A | 1993-06-07 | 1993-06-07 | |
| US08/073,376 | 1993-06-07 | ||
| PCT/US1994/005602 WO1994029961A1 (en) | 1993-06-07 | 1994-05-19 | Overvoltage protection |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09501282A JPH09501282A (ja) | 1997-02-04 |
| JP3500149B2 true JP3500149B2 (ja) | 2004-02-23 |
Family
ID=22113333
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50180595A Expired - Fee Related JP3500149B2 (ja) | 1993-06-07 | 1994-05-19 | 過電圧保護 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5555149A (ja) |
| EP (1) | EP0702860B1 (ja) |
| JP (1) | JP3500149B2 (ja) |
| KR (1) | KR100282287B1 (ja) |
| DE (1) | DE69407587T2 (ja) |
| WO (1) | WO1994029961A1 (ja) |
Families Citing this family (33)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100282287B1 (ko) * | 1993-06-07 | 2001-02-15 | 클라크 3세 존 엠. | 과전압에 대한 보호 |
| US5528447A (en) * | 1994-09-30 | 1996-06-18 | At&T Global Information Solutions Company | 5-volt tolerant bi-directional i/o pad for 3-volt-optimized integrated circuits |
| CA2171052C (en) * | 1995-09-29 | 2001-05-15 | Colin Harris | A tristatable output driver for use with 3.3 or 5 volt cmos logic |
| WO1997021272A1 (en) * | 1995-12-01 | 1997-06-12 | Philips Electronics N.V. | Circuit comprising a bus conductor and a bus interface circuit |
| JP3340906B2 (ja) * | 1996-03-13 | 2002-11-05 | 株式会社 沖マイクロデザイン | 出力回路 |
| JP3544819B2 (ja) | 1997-03-31 | 2004-07-21 | 株式会社 沖マイクロデザイン | 入力回路および出力回路ならびに入出力回路 |
| US5990705A (en) * | 1997-06-04 | 1999-11-23 | Oak Technology, Inc. | CMOS I/O circuit with high-voltage input tolerance |
| US5914844A (en) * | 1997-10-14 | 1999-06-22 | Cypress Semiconductor Corp. | Overvoltage-tolerant input-output buffers having a switch configured to isolate a pull up transistor from a voltage supply |
| US6049242A (en) | 1997-10-14 | 2000-04-11 | Cypress Semiconductor Corp. | Voltage reference source for an overvoltage-tolerant bus interface |
| US6043702A (en) * | 1998-01-29 | 2000-03-28 | Sun Microsystems, Inc. | Dynamic biasing for overshoot and undershoot protection circuits |
| US6097237A (en) * | 1998-01-29 | 2000-08-01 | Sun Microsystems, Inc. | Overshoot/undershoot protection scheme for low voltage output buffer |
| US6236235B1 (en) | 1998-02-13 | 2001-05-22 | Matsushita Electric Industrial Co., Ltd | Output circuit |
| US6091265A (en) * | 1998-02-20 | 2000-07-18 | Sun Microsystems, Inc. | Low voltage CMOS input buffer with undershoot/overshoot protection |
| US6141200A (en) * | 1998-04-20 | 2000-10-31 | International Business Machines Corporation | Stacked PFET off-chip driver with a latch bias generator for overvoltage protection |
| US6414360B1 (en) | 1998-06-09 | 2002-07-02 | Aeroflex Utmc Microelectronic Systems, Inc. | Method of programmability and an architecture for cold sparing of CMOS arrays |
| US6081412A (en) * | 1998-07-20 | 2000-06-27 | National Semiconductor Corporation | Gate oxide breakdown protection circuit for deep submicron processes |
| KR20010040990A (ko) * | 1998-12-18 | 2001-05-15 | 롤페스 요하네스 게라투스 알베르투스 | 과전압 보호 ｉ/ｏ 버퍼 |
| US6496054B1 (en) | 2000-05-13 | 2002-12-17 | Cypress Semiconductor Corp. | Control signal generator for an overvoltage-tolerant interface circuit on a low voltage process |
| US6724594B2 (en) * | 2000-12-20 | 2004-04-20 | National Semiconductor Corporation | Over voltage protection test multiplexer and methods of operating the same |
| WO2004075407A1 (ja) * | 2003-02-19 | 2004-09-02 | Fujitsu Limited | 入出力回路 |
| JP2004260776A (ja) * | 2003-02-28 | 2004-09-16 | Matsushita Electric Ind Co Ltd | 容量性負荷駆動回路および液晶表示装置 |
| EP1628399B1 (en) | 2003-05-28 | 2009-05-20 | Fujitsu Microelectronics Limited | Semiconductor device |
| US8018268B1 (en) | 2004-11-19 | 2011-09-13 | Cypress Semiconductor Corporation | Over-voltage tolerant input circuit |
| GB2431785B (en) * | 2005-10-27 | 2008-05-07 | Toumaz Technology Ltd | Current mode logic digital circuits |
| KR101548242B1 (ko) * | 2008-07-21 | 2015-09-04 | 삼성전자주식회사 | 반도체 장치의 출력구동장치, 이의 동작 방법, 및 이를 포함하는 전자 처리 장치 |
| US8462477B2 (en) * | 2010-09-13 | 2013-06-11 | Analog Devices, Inc. | Junction field effect transistor for voltage protection |
| US8400193B2 (en) | 2011-03-21 | 2013-03-19 | Nxp B.V. | Backdrive protection circuit |
| EP2632047B1 (de) | 2012-02-21 | 2014-07-02 | Siemens Aktiengesellschaft | Schutzschaltung und Automatisierungskomponente |
| CN104660248B (zh) * | 2013-11-19 | 2018-06-01 | 中芯国际集成电路制造(上海)有限公司 | 上拉电阻电路 |
| ES2898651T3 (es) * | 2015-06-18 | 2022-03-08 | Esa | Controlador de CMOS tolerante a alto voltaje para buses de comunicación bidireccionales de bajo voltaje |
| JP6461842B2 (ja) * | 2016-03-14 | 2019-01-30 | 株式会社東芝 | 半導体集積回路 |
| US10270239B2 (en) * | 2016-06-15 | 2019-04-23 | Texas Instruments Incorporated | Overvoltage protection and short-circuit withstanding for gallium nitride devices |
| JP2023182877A (ja) * | 2020-11-19 | 2023-12-27 | 日立Astemo株式会社 | 電子装置 |
Family Cites Families (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50144372A (ja) * | 1974-05-09 | 1975-11-20 | ||
| JPS58128089A (ja) * | 1981-12-26 | 1983-07-30 | Fujitsu Ltd | 半導体記憶装置 |
| GB2133946B (en) * | 1983-01-14 | 1986-02-26 | Itt Ind Ltd | Memory output circuit |
| EP0178649B1 (en) * | 1984-10-17 | 1991-07-24 | Hitachi, Ltd. | Complementary semiconductor device |
| JPS61164249A (ja) * | 1985-01-16 | 1986-07-24 | Fujitsu Ltd | 半導体装置 |
| US4670668A (en) * | 1985-05-09 | 1987-06-02 | Advanced Micro Devices, Inc. | Substrate bias generator with power supply control means to sequence application of bias and power to prevent CMOS SCR latch-up |
| US4670861A (en) * | 1985-06-21 | 1987-06-02 | Advanced Micro Devices, Inc. | CMOS N-well bias generator and gating system |
| JPH0770216B2 (ja) * | 1985-11-22 | 1995-07-31 | 株式会社日立製作所 | 半導体集積回路 |
| US4906056A (en) * | 1987-04-14 | 1990-03-06 | Mitsubishi Denki Kabushiki Kaisha | High speed booster circuit |
| US5060044A (en) * | 1987-05-28 | 1991-10-22 | Texas Instruments Incorporated | Integrated bipolar-CMOS circuit isolation for providing different backgate and substrate bias |
| US5087579A (en) * | 1987-05-28 | 1992-02-11 | Texas Instruments Incorporated | Method for fabricating an integrated bipolar-CMOS circuit isolation for providing different backgate and substrate bias |
| US4825275A (en) * | 1987-05-28 | 1989-04-25 | Texas Instruments Incorporated | Integrated bipolar-CMOS circuit isolation for providing different backgate and substrate bias |
| US4782250A (en) | 1987-08-31 | 1988-11-01 | International Business Machines Corporation | CMOS off-chip driver circuits |
| JPH0695545B2 (ja) * | 1988-01-07 | 1994-11-24 | 株式会社東芝 | 半導体集積回路 |
| JPH07105448B2 (ja) * | 1988-03-14 | 1995-11-13 | 日本電気株式会社 | Ｍｏｓ型集積回路 |
| US5004936A (en) * | 1989-03-31 | 1991-04-02 | Texas Instruments Incorporated | Non-loading output driver circuit |
| US4961010A (en) * | 1989-05-19 | 1990-10-02 | National Semiconductor Corporation | Output buffer for reducing switching induced noise |
| US5027008A (en) * | 1990-02-15 | 1991-06-25 | Advanced Micro Devices, Inc. | CMOS clamp circuits |
| US5036222A (en) * | 1990-02-22 | 1991-07-30 | National Semiconductor Corporation | Output buffer circuit with output voltage sensing for reducing switching induced noise |
| US5117129A (en) * | 1990-10-16 | 1992-05-26 | International Business Machines Corporation | Cmos off chip driver for fault tolerant cold sparing |
| US5134316A (en) * | 1990-12-12 | 1992-07-28 | Vlsi Technology, Inc. | Precharged buffer with reduced output voltage swing |
| US5160855A (en) * | 1991-06-28 | 1992-11-03 | Digital Equipment Corporation | Floating-well CMOS output driver |
| US5191244A (en) * | 1991-09-16 | 1993-03-02 | Advanced Micro Devices, Inc. | N-channel pull-up transistor with reduced body effect |
| US5300832A (en) * | 1992-11-10 | 1994-04-05 | Sun Microsystems, Inc. | Voltage interfacing buffer with isolation transistors used for overvoltage protection |
| KR100282287B1 (ko) * | 1993-06-07 | 2001-02-15 | 클라크 3세 존 엠. | 과전압에 대한 보호 |
-
1994
- 1994-05-19 KR KR1019950705543A patent/KR100282287B1/ko not_active IP Right Cessation
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