JP6461842B2

JP6461842B2 - 半導体集積回路

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Publication number: JP6461842B2
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Inventors: 翔平福田
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Description

本発明の実施形態は、半導体集積回路に関する。

ＩＣ（Integration Circuit）の電源が遮断された状態で、ＩＣの信号ピンに電圧が印加されると、ＩＣ内部に大電流が流れて、ＩＣの信頼性を劣化させることがある。これを回避する仕組みは、ホットスワップと呼ばれている。

一方、近年の先端の半導体微細化プロセスを用いたＬＳＩ製品においては、高速動作性と低消費電力化の観点から、ＬＳＩ製品に搭載するＭＯＳＦＥＴなどの素子の耐圧をたとえば１．８Ｖなどに、下げる傾向にある。しかし、ユーザーのボード上には先端のプロセスを用いたＬＳＩ製品とは別に旧世代のプロセスを用いたＬＳＩ製品が混載されることがあり、異世代の異なるＬＳＩ間のインターフェースにおいては、旧世代のＬＳＩの信号レベルの規格（たとえば、３．３Ｖ）でやり取りされることが普通である。このような背景から、先端プロセスを用いたＬＳＩでは、素子の耐圧以上の電圧レベルの信号を扱いながら、素子の耐圧を確保する回路設計手法が用いられる。このような回路設計は、トレラント設計と呼ばれている。

トレラント設計を行うと、一般に回路の動作が遅くなる。このこともあり、ＩＣ内部の回路設計を行う際に、ホットスワップに対応しつつ、トレラント設計を行うことは従来提案されていない。

米国公開公報２００２／０６３０３８

本発明の実施形態は、耐圧以上の電圧振幅のデジタル信号を扱う出力回路において、ホットスワップに対応しつつ、各トランジスタの各端子に印加される電圧が耐圧を超えないようにした半導体集積回路を提供するものである。

本実施形態によれば、第１電源ノードおよび第２電源ノードに印加される電圧にて駆動される出力回路と、
前記第１電源ノードおよび前記第２電源ノードに印加される電圧にて駆動され、前記出力回路を制御する制御回路と、を備え、
前記出力回路は、前記第１電源ノードと前記第２電源ノードとの間に前記出力回路内の複数の素子の耐圧よりも高い所定の電源電圧が印加されている状態では、前記第１電源ノードの電圧をハイレベル、前記第２電源ノードの電圧をロウレベルとするデジタル信号を出力する外部接続端子を有し、
前記制御回路は、前記第１電源ノード、前記第２電源ノードおよび前記外部接続端子の電圧レベルによらず、前記出力回路および前記制御回路内の全素子の各端子間に耐圧以上の電圧が印加されないように、前記全素子の各端子間の電圧を制御するとともに、前記第１電源ノードがハイインピーダンスの状態では、前記外部接続端子の電圧レベルによらず、前記外部接続端子から前記出力回路への電流を遮断する半導体集積回路が提供される。

一実施形態による半導体集積回路の概略的な平面図。図１の各Ｉ／Ｏセルの概念的なブロック図。制御回路内の特徴的な構成を示すブロック図。ホットスワップおよびトレラント設計が施されたＩ／Ｏセルの概略的な回路図。図２の制御回路をより具体的に示したブロック図。第１の場合の第２〜第３ＰＭＯＳトランジスタと第２ＮＭＯＳトランジスタに印加される電圧をまとめた図。第２の場合の第２〜第３ＰＭＯＳトランジスタと第２ＮＭＯＳトランジスタに印加される電圧をまとめた図。第１制御部の内部構成の一例を示す回路図。第２制御部の内部構成の一例を示すブロック図。第３制御部の内部構成の一例を示す回路図。第４制御部の内部構成の一例を示す回路図。

以下、図面を参照しながら、本発明の一実施形態を説明する。

図１は一実施形態による半導体集積回路１の概略的な平面図である。図１の半導体集積回路１は、コア回路２と、コア回路２を取り囲むように配置された複数のＩ／Ｏセル３と、これらＩ／Ｏセル３を取り囲むように配置された複数のパッド４とを備えている。コア回路２と各Ｉ／Ｏセル３とは、例えば不図示の配線パターンで接続されている。各Ｉ／Ｏセル３と、対応するパッド４とは配線パターン接続されている。

複数のパッド４のうち、少なくとも一部のパッド４は、ホットスワップに対応している。ホットスワップに対応したパッド４では、図１の半導体集積回路１の電源端子に所定の電圧（ＶＳＰＥＣ電圧）が印加されていない状態で、このパッド４に高電圧が印加されても、このパッド４に繋がる半導体集積回路１内の回路ブロックに大電流が流れないような回路設計が施されている。また、本実施形態では、ホットスワップに対応したパッド４に繋がる回路ブロックを、トレラント設計にしている。これにより、パッド４に耐圧以上の電圧が印加されても、このパッド４に繋がる回路ブロック内の各トランジスタのソース−ドレイン間、ゲート−ソース間、およびゲート−ドレイン間に印加される電圧が耐圧を超えるおそれがなくなる。よって、本実施形態による半導体集積回路１は、ホットスワップに対応するとともに、トレラント設計により信頼性が向上する。

図２は図１の各Ｉ／Ｏセル３の概念的なブロック図である。図２のＩ／Ｏセル３は、出力回路５と、出力回路５を制御する制御回路７とを備えている。出力回路５と制御回路７はともに、第１電源ノードＶＤＤＩＯと第２電源ノードＶＳＳに印加される電圧にて駆動される。

出力回路５は、第１電源ノードＶＤＤＩＯと第２電源ノードＶＳＳの間に出力回路５内の複数の素子の耐圧よりも高い所定の電源電圧が印加されている状態では、第１電源ノードＶＤＤＩＯの電圧をハイレベル、第２電源ノードＶＳＳの電圧をロウレベルとするデジタル信号を出力する外部接続端子ＰＡＤを有する。

制御回路７は、第１電源ノードＶＤＤＩＯ、第２電源ノードＶＳＳおよび外部接続端子ＰＡＤの電圧レベルによらず、出力回路５および制御回路７内の全素子の各端子間に耐圧以上の電圧が印加されないように、全素子の各端子間の電圧を制御するとともに、第１電源ノードＶＤＤＩＯがハイインピーダンスの状態では、外部接続端子ＰＡＤの電圧レベルによらず、外部接続端子ＰＡＤから出力回路への電流を遮断する。

図３は制御回路７内の特徴的な構成を示すブロック図である。図３の制御回路７は、電圧分圧回路２１と切替器２２とを有する。

電圧分圧回路２１は、電圧入力ノードＷ１と第２電源ノードＶＳＳとの間に印加される電圧を分圧する。前記電圧分圧回路２１で分圧された電圧信号は、前記出力回路に供給される。この電圧信号は、前記出力回路内のトランジスタに耐圧以上の電圧が印加されないように制御する制御信号である。電圧分圧回路２１は、例えば抵抗分圧回路で構成される。

切替器２２は、第１電源ノードＶＤＤＩＯを電圧入力ノードＷ１に導通させるか、外部接続端子ＰＡＤを電圧入力ノードＷ１に導通させるかを切り替える。より詳細には、切替器２２は、第１電源ノードＶＤＤＩＯに電源電圧が印加される第１の場合には、第１電源ノードＶＤＤＩＯを電圧入力ノードＷ１に導通させるとともに、外部接続端子ＰＡＤと電圧入力ノードＷ１との接続を遮断し、第１電源ノードＶＤＤＩＯがハイインピーダンス状態かつ外部接続端子ＰＡＤに電源電圧のデジタル信号が印加される第２の場合には、外部接続端子ＰＡＤを電圧入力ノードＷ１に導通させるとともに、第１電源ノードＶＤＤＩＯと電圧入力ノードＷ１との接続を遮断する。

出力回路５は、電圧分圧回路２１にて分圧された電圧信号に基づいて、出力回路５内の複数の素子に耐圧を超えない電圧を印加する。

図４はホットスワップおよびトレラント設計が施されたＩ／Ｏセル３の概略的な回路図である。図４のＩ／Ｏセル３は、出力回路５と、プリドライバ回路６と、制御回路７とを有する。

出力回路５は、第１電源ノードＶＤＤＩＯと外部接続端子ＰＡＤとの間にカスコード接続された第１ＰＭＯＳトランジスタＰ１、第２ＰＭＯＳトランジスタＰ２および第３ＰＭＯＳトランジスタＰ３と、第２電源ノードＶＳＳと外部接続端子ＰＡＤとの間にカスコード接続された第１ＮＭＯＳトランジスタＮ１および第２ＮＭＯＳトランジスタＮ２を有する。

第１ＰＭＯＳトランジスタＰ１のソースは第１電源ノードＶＤＤＩＯに接続され、第１ＰＭＯＳトランジスタＰ１のドレインは第２ＰＭＯＳトランジスタＰ２のソースに接続されている。第１ＰＭＯＳトランジスタＰ１のゲートには、プリドライバ回路６から出力された第１信号ＩＮ１が供給される。

第１ＮＭＯＳトランジスタＮ１のドレインは第２ＮＭＯＳトランジスタＮ２のソースに接続され、第１ＮＭＯＳトランジスタＮ１のソースは第２電源ノードＶＳＳに接続されている。第１ＮＭＯＳトランジスタＮ１のゲートにはプリドライバ回路６から出力された第２信号ＩＮ２が供給される。

第１ＰＭＯＳトランジスタＰ１のドレインと第２ＰＭＯＳトランジスタＰ２のソースとは直接接続されてもよいし、あるいは第１ＰＭＯＳトランジスタＰ１と第２ＰＭＯＳトランジスタＰ２との間に１つ以上のＰＭＯＳトランジスタをカスコード接続してもよい。この場合、制御回路７は、第１ＰＭＯＳトランジスタＰ１と第２ＰＭＯＳトランジスタＰ２との間にカスコード接続されるＰＭＯＳトランジスタの各端子間の電圧が耐圧を超えないように制御する。

また、第１ＮＭＯＳトランジスタＮ１のドレインと第２ＮＭＯＳトランジスタＮ２のソースとは直接接続されてもよいし、あるいは第１ＮＭＯＳトランジスタＮ１のドレインと第２ＮＭＯＳトランジスタＮ２のソースとの間に１つ以上のＮＭＯＳトランジスタをカスコード接続してもよい。この場合、制御回路７は、第１ＮＭＯＳトランジスタＮ１と第２ＮＭＯＳトランジスタＮ２との間にカスコード接続されるＮＭＯＳトランジスタの各端子間の電圧が耐圧を超えないように制御する。

図１の半導体集積回路１は、第１電源ノードＶＤＤＩＯに所定のＶＳＰＥＣ電圧を印加する場合に動作を行う。図１の半導体集積回路１の動作を停止させる場合は、第１電源ノードＶＤＤＩＯの電圧を第２電源ノードＶＳＳと同じ電圧（例えば、接地電位）に設定する。本明細書では、第１電源ノードＶＤＤＩＯにＶＳＰＥＣ電圧を印加する場合を電源オン状態と呼び、第１電源ノードＶＤＤＩＯに何らの電圧も印加しない場合を電源オフ状態と呼ぶ。電源オフ状態では、第１電源ノードＶＤＤＩＯは、ハイインピーダンス状態となる。ハイインピーダンス状態では、第１電源ノードＶＤＤＩＯは、接地電位ＶＳＳと略等しくなる。本明細書では、第１電源ノードＶＤＤＩＯが電源オン状態のときを第１の場合と呼び、第１電源ノードＶＤＤＩＯが電源オフ状態で、かつ外部接続端子に所定の電圧レベル以上の外部電圧で印加されるときを第２の場合と呼ぶ。本明細書では、第１の場合における第１電源ノードＶＤＤＩＯの電圧と、第２の場合における外部接続端子に印加される外部電圧とを、いずれもＶＳＰＥＣ電圧と呼ぶ。

プリドライバ回路６は、出力回路５と同様に、第１電源ノードＶＤＤＩＯにＶＳＰＥＣ電圧が印加されたときに動作を行う。プリドライバ回路６は、ＶＳＰＥＣ電圧が印加されると、コア回路２からの信号に応じた論理の第１信号ＩＮ１と第２信号ＩＮ２を出力する。第１信号ＩＮ１は、ハイレベルがＶＳＰＥＣ電圧で、ロウレベルが第１電圧ＶＢＩＡＳＰである。第２信号ＩＮ２は、ハイレベルが第２電圧ＶＢＩＡＳＮで、ロウレベルが接地電位である。プリドライバ回路６は、ロウレベルの第１信号ＩＮ１を出力する場合は、ロウレベルの第２信号ＩＮ２を出力し、ハイレベルの第１信号ＩＮ１を出力する場合は、ハイレベルの第２信号ＩＮ２を出力する。

制御回路７は、出力回路５を制御する。より詳細には、制御回路７は、出力回路５内の第２ＰＭＯＳトランジスタＰ２、第３ＰＭＯＳトランジスタＰ３、および第２ＮＭＯＳトランジスタＮ２の各ゲート電圧と、第２ＰＭＯＳトランジスタＰ２のドレインと第３ＰＭＯＳトランジスタＰ３のソースとの接続ノードの電圧と、第２ＰＭＯＳトランジスタＰ２のベース（基板領域）の電圧と、第３ＰＭＯＳトランジスタＰ３のベースの電圧とを制御する。

図５は図４の制御回路７をより具体的に示したブロック図である。図５では、図４のプリドライバ回路６を省略している。図５に示すように、制御回路７は、第１〜第４制御部１１〜１４を有する。第１制御部１１は、第２ＰＭＯＳトランジスタＰ２のベース（基板領域）と第３ＰＭＯＳトランジスタＰ３のベース（基板領域）の電圧を制御する。第２制御部１２は、第２ＰＭＯＳトランジスタＰ２のゲート電圧と第２ＮＭＯＳトランジスタＮ２のゲート電圧とを制御する。第３制御部１３は、第３ＰＭＯＳトランジスタＰ３のゲート電圧を制御する。第４制御部１４は、第２ＰＭＯＳトランジスタＰ２のドレインと第３ＰＭＯＳトランジスタＰ３のソースとの接続ノードの電圧を制御する。

図５に示すように、第１〜第４制御部１１〜１４には、第１電源ノードＶＤＤＩＯと外部接続端子ＰＡＤが接続されている。第１〜第４制御部１１〜１４は、第１電源ノードＶＤＤＩＯと外部接続端子ＰＡＤの電圧により、それぞれの出力電圧を生成する。

より詳細には、第１制御部１１は、第１の場合には、第２ＰＭＯＳトランジスタＰ２のベースと、第３ＰＭＯＳトランジスタＰ３のベースと、電源ノードＶＤＤＩＯとを導通させ、両ベースにＶＳＰＥＣ電圧を印加する。また、第１制御部１１は、電源オフ状態かつ外部接続端子ＰＡＤに外部電圧（ＶＳＰＥＣ電圧）が印加される第２の場合には、第２ＰＭＯＳトランジスタＰ２のベースと、第３ＰＭＯＳトランジスタＰ３のベースと、外部接続端子ＰＡＤとを導通させ、両ベースにＶＳＰＥＣ電圧を印加する。

第２制御部１２は、第１電圧ＶＢＩＡＳＰと第２電圧ＶＢＩＡＳＮを生成する。そして、第２制御部１２は、第１の場合には、第１電圧ＶＢＩＡＳＰを第２ＰＭＯＳトランジスタＰ２のゲートに印加するとともに、第２電圧ＶＢＩＡＳＮを第２ＮＭＯＳトランジスタＮ２のゲートに印加する。また、第２制御部１２は、第２の場合には、第１電圧ＶＢＩＡＳＰを第２ＰＭＯＳトランジスタＰ２のゲートに印加するとともに、第２電圧ＶＢＩＡＳＮを第２ＮＭＯＳトランジスタＮ２のゲートに印加する。

第１電圧ＶＢＩＡＳＰは、第２電源ノードＶＳＳの電圧以上、かつＶＳＰＥＣ電圧以下の電圧で、かつｍａｘ（ＶＢＩＡＳＰ，（ＶＳＰＥＣ−ＶＢＩＡＳＰ））が、出力回路５と制御回路７内の全トランジスタの耐圧を下回り、かつ（ＶＢＩＡＳＰ−ＶＳＰＥＣ）が出力回路５と制御回路７内の全ＰＭＯＳトランジスタの閾値電圧より低くなるようにし、かつ（ＶＳＰＥＣ−ＶＢＩＡＳＰ）を出力回路５と制御回路７内の全ＮＭＯＳトランジスタの閾値電圧より高い電圧である。ここでトランジスタの耐圧とは、トランジスタのゲート−ソース間、ゲート−ドレイン間、ソース−ドレイン間、及び、トランジスタがオフ状態の場合のゲート−ベース間の、信頼性の観点から印加が許容できる最大電圧とする。ドレイン−ベース間、ソース−ベース間の耐圧については、一般にその他の端子間よりも耐圧が高い為、本明細書では言及しない。トランジスタがオン状態でのゲート−ベース間の耐圧についても、反転層がゲート酸化膜下にできるため、ゲート酸化膜にかかり得る実質的な電圧は、ゲート−ソース間電位と同じと考えることができるため、本明細書では言及しない。

第２電圧ＶＢＩＡＳＮは、第２電源ノードＶＳＳの電圧以上、かつＶＳＰＥＣ電圧以下の電圧で、かつｍａｘ（ＶＢＩＡＳＮ，（ＶＳＰＥＣ−ＶＢＩＡＳＮ））が、出力回路５と制御回路７内の全トランジスタの耐圧を下回り、かつ第２電圧ＶＢＩＡＳＮは出力回路５と制御回路７内の全ＮＭＯＳトランジスタの閾値電圧より高い電圧である。

第３制御部１３は、第１電源ノードＶＤＤＩＯにＶＳＰＥＣ電圧が印加される第１の場合には、第３ＰＭＯＳトランジスタＰ３のゲートに第１電圧ＶＢＩＡＳＰを印加し、第１電源ノードＶＤＤＩＯがハイインピーダンス状態かつ外部接続端子ＰＡＤに所定の電圧レベル以上の外部電圧が印加される第２の場合には、第３ＰＭＯＳトランジスタＰ３のゲートを外部接続端子ＰＡＤに導通させて、ＶＳＰＥＣ電圧にする。

第４制御部１４は、外部接続端子ＰＡＤに所定の電圧レベル以上の外部電圧（ＶＳＰＥＣ電圧）が印加される第２の場合には、第２ＰＭＯＳトランジスタＰ２のドレインと第３ＰＭＯＳトランジスタＰ３のソースとの接続ノードを第２ＰＭＯＳトランジスタＰ２のゲートに導通させる。この場合、上記接続ノードには第１電圧ＶＢＩＡＳＰが印加される。第２の場合以外では、接続ノードをハイインピーダンス状態にする。

図６Ａおよび図６Ｂは第２ＰＭＯＳトランジスタＰ２、第３ＰＭＯＳトランジスタＰ３、および第２ＮＭＯＳトランジスタＮ２に印加される電圧をまとめた図である。図６Ａは第１電源ノードＶＤＤＩＯにＶＳＰＥＣ電圧が印加される第１の場合、図６Ｂは第１電源ノードＶＤＤＩＯがハイインピーダンス状態かつ外部接続端子ＰＡＤに所定の電圧レベル以上の外部電圧（ＶＳＰＥＣ電圧）が印加される第２の場合を示している。

図６Ａに示すように、第１の場合では、第２ＰＭＯＳトランジスタＰ２のゲートと第３ＰＭＯＳトランジスタＰ３のゲートには第１電圧ＶＢＩＡＳＰが印加され、第２ＰＭＯＳトランジスタＰ２のベースと第３ＰＭＯＳトランジスタＰ３のベースにはＶＳＰＥＣ電圧が印加され、第２ＮＭＯＳトランジスタＮ２のゲートには第２電圧ＶＢＩＡＳＮが印加される。

図６Ｂに示すように、第２の場合では、第２ＰＭＯＳトランジスタＰ２のゲートとドレインには第１電圧ＶＢＩＡＳＰが印加され、第２ＰＭＯＳトランジスタＰ２のベース、第３ＰＭＯＳトランジスタＰ３のベースおよび第３ＰＭＯＳトランジスタＰ３のゲートには外部電圧が印加され、第２ＮＭＯＳトランジスタＮ２のゲートには第２電圧ＶＢＩＡＳＮが印加される。

後述するように、第１の場合に図６Ａのような電圧を、第２の場合に図６Ｂのような電圧を、各トランジスタの各端子に印加することで、各トランジスタのソース−ドレイン間、ゲート−ソース間、およびゲート−ドレイン間に印加される電圧が耐圧を超えるおそれがなくなり、トレラント設計が保証される。

次に、第１電源ノードＶＤＤＩＯにＶＳＰＥＣ電圧が印加される第１の場合における出力回路５および制御回路７の動作を説明する。

第１の場合、第１制御部１１により、第２ＰＭＯＳトランジスタＰ２のベースと第３ＰＭＯＳトランジスタＰ３のベースは、ＶＳＰＥＣ電圧と導通する。また、第２制御部１２と第３制御部１３により、第２ＰＭＯＳトランジスタＰ２のゲートと第３ＰＭＯＳトランジスタＰ３のゲートには第１電圧ＶＢＩＡＳＰが印加され、第２ＮＭＯＳトランジスタＮ２のゲートには第２電圧ＶＢＩＡＳＮが印加される。また、第４制御部１４により、第２ＰＭＯＳトランジスタＰ２のドレインと第３ＰＭＯＳトランジスタＰ３のソースとの接続ノードはハイインピーダンスになる。

コア回路２がハイレベルの信号を出力すると、プリドライバ回路６から出力される第１信号ＩＮ１と第２信号ＩＮ２はともにハイレベルになり、第１信号ＩＮ１はＶＳＰＥＣ電圧、第２信号ＩＮ２は第２電圧ＶＢＩＡＳＮになる。したがって、第１ＰＭＯＳトランジスタＰ１はオフ、第１ＮＭＯＳトランジスタＮ１はオンする。よって、第１ＮＭＯＳトランジスタＮ１のドレインは接地電位レベルになり、第２ＮＭＯＳトランジスタＮ２もオンする。第１ＰＭＯＳトランジスタＰ１がオフになることで、外部接続端子ＰＡＤの電圧と、第２ＰＭＯＳトランジスタＰ２のソース電圧と、第３ＰＭＯＳトランジスタＰ３のソース電圧とが低下していき、第２ＰＭＯＳトランジスタＰ２と第３ＰＭＯＳトランジスタＰ３の両ソース電圧が第１電圧ＶＢＩＡＳＰ付近のレベルにまで低下すると、第２ＰＭＯＳトランジスタＰ２と第３ＰＭＯＳトランジスタＰ３がともにオフする。よって、このとき、外部接続端子ＰＡＤは接地電位レベルになる。この状態では、第１ＰＭＯＳトランジスタＰ１のソースとゲートはＶＳＰＥＣ電圧、ドレインは第１電圧ＶＢＩＡＳＰ、第２ＰＭＯＳトランジスタＰ２のソース、ゲートおよびドレインは第１電圧ＶＢＩＡＳＰ、第３ＰＭＯＳトランジスタＰ３のソースおよびゲートは第１電圧ＶＢＩＡＳＰ、ドレインは接地電位、第２ＮＭＯＳトランジスタＮ２のドレインとソースは接地電位、ゲートは第２電圧ＶＢＩＡＳＮ、第１ＮＭＯＳトランジスタＮ１のドレインとソースは接地電位、ゲートはＶＳＰＥＣ電圧となる。よって、第１〜第３ＰＭＯＳトランジスタＰ１〜Ｐ３と第１〜第２ＮＭＯＳトランジスタＮ１〜Ｎ２のゲート―ソース間、ソース―ドレイン間、およびゲートードレイン間のいずれにも、耐圧以上の電圧は印加されていない。

コア回路２がロウの信号を出力すると、プリドライバ回路６から出力される第１信号ＩＮ１と第２信号ＩＮ２はともにロウレベルになり、第１信号ＩＮ１は第１電圧ＶＢＩＡＳＰ、第２信号ＩＮ２は接地電位になる。したがって、第１ＰＭＯＳトランジスタＰ１はオンし、第１ＮＭＯＳトランジスタＮ１はオフする。よって、第２ＰＭＯＳトランジスタＰ２のソース電圧はＶＳＰＥＣ電圧になり、第２ＰＭＯＳトランジスタＰ２はオンする。また、第３ＰＭＯＳトランジスタＰ３のソースもＶＳＰＥＣ電圧になり、第３ＰＭＯＳトランジスタＰ３もオンする。このとき、第２ＮＭＯＳトランジスタＮ２のゲートは第２電圧ＶＢＩＡＳＮであり、外部接続端子ＰＡＤの電圧と、第２ＮＭＯＳトランジスタＮ２のソース電圧が増加していく。第２ＮＭＯＳトランジスタＮ２のソース電圧が第２電圧ＶＢＩＡＳＮになったところで第２ＮＭＯＳトランジスタＮ２はオフする。よって、このとき、外部接続端子ＰＡＤはＶＳＰＥＣ電圧レベルになる。この状態では、第１ＰＭＯＳトランジスタＰ１のゲートは第１電圧ＶＢＩＡＳＰ、ソースとドレインはＶＳＰＥＣ電圧、第２ＰＭＯＳトランジスタＰ２のゲートは第１電圧ＶＢＩＡＳＰ、ソースとドレインはＶＳＰＥＣ電圧、第３ＰＭＯＳトランジスタＰ３のゲートは第１電圧ＶＢＩＡＳＰ、ソースとドレインはＶＳＰＥＣ電圧であり、いずれのＰＭＯＳトランジスタでも耐圧が確保されている。また、第１ＮＭＯＳトランジスタＮ１のゲートとは接地電位、ドレインは第２電圧ＶＢＩＡＳＮ、第２ＮＭＯＳトランジスタＮ２のゲートとソースは第２電圧ＶＢＩＡＳＮ、ドレインはＶＳＰＥＣ電圧であり、いずれのＮＭＯＳトランジスタでも耐圧が確保されている。

次に、第１電源ノードＶＤＤＩＯがハイインピーダンス状態かつ外部接続端子ＰＡＤに所定の電圧レベル以上の外部電圧（ＶＳＰＥＣ電圧）が印加される第２の場合における出力回路５および制御回路７の動作を説明する。

第２の場合、第１制御部１１により、第２ＰＭＯＳトランジスタＰ２のベースと第３ＰＭＯＳトランジスタＰ３のベースは、外部接続端子ＰＡＤと導通する。よって、第３ＰＭＯＳトランジスタＰ３のドレイン−ベース間の寄生ＰＮ接合ダイオードはオンしないため、外部接続端子ＰＡＤから第３ＰＭＯＳトランジスタＰ３のベースと第２ＰＭＯＳトランジスタＰ２のベースへの電流経路は遮断される。また、第２制御部１２と第３制御部１３により、第３ＰＭＯＳトランジスタＰ３のゲートは、外部電圧と等しくなる。よって、第３ＰＭＯＳトランジスタＰ３はオフし、外部接続端子ＰＡＤから第３ＰＭＯＳトランジスタＰ３のドレイン−ソース間への電流経路は遮断される。

また、第４制御部１４により、第２ＰＭＯＳトランジスタＰ２のドレインと第３ＰＭＯＳトランジスタＰ３のソースとの接続ノードは第１電圧ＶＢＩＡＳＰになる。

第２の場合には、第１電源ノードＶＤＤＩＯはハイインピーダンス状態であり、プリドライバ回路６の出力もハイインピーダンスとなり、第１ＰＭＯＳトランジスタＰ１のゲートは接地電位となり、第１ＮＭＯＳトランジスタＮ１のゲートも接地電位になる。第１ＰＭＯＳトランジスタＰ１はオフ状態、第２ＰＭＯＳトランジスタＰ２もオフ状態なので、第１ＰＭＯＳトランジスタＰ１のドレインと第２ＰＭＯＳトランジスタＰ２のソースの接続ノードはハイインピーダンスとなり、接地電位となる。

第１ＮＭＯＳトランジスタＮ１のドレインと第２ＮＭＯＳトランジスタＮ２のソースの接続ノードは、第２ＮＭＯＳトランジスタＮ２のゲートが第２電圧ＶＢＩＡＳＮであり、第２ＮＭＯＳトランジスタＮ２のドレインが外部電圧であり、第１ＮＭＯＳトランジスタＮ１のチャネルがオフ状態であることから、第２電圧ＶＢＩＡＳＮ付近となる。

第１ＰＭＯＳトランジスタＰ１のドレイン、ゲート、ソースおよびベースはいずれも接地電位であり、第１ＰＭＯＳトランジスタＰ１の任意の２端子間で耐圧を超えることはない。

同様に、第２ＰＭＯＳトランジスタＰ２のゲートは第１電圧ＶＢＩＡＳＰ、第２ＰＭＯＳトランジスタＰ２のソースは接地電位、第２ＰＭＯＳトランジスタＰ２のドレインは第１電圧ＶＢＩＡＳＰ、第２ＰＭＯＳトランジスタＰ２のベースは外部電圧であり、第２ＰＭＯＳトランジスタＰ２の任意の２端子間で耐圧を超えることはない。

同様に、第３ＰＭＯＳトランジスタＰ３のゲートは外部電圧、第３ＰＭＯＳトランジスタＰ３のソースは第１電圧ＶＢＩＡＳＰ、第３ＰＭＯＳトランジスタＰ３のドレインは外部電圧、第３ＰＭＯＳトランジスタＰ３のベースは外部電圧であり、第３ＰＭＯＳトランジスタＰ３の任意の２端子間で耐圧を超えることはない。

同様に、第１ＮＭＯＳトランジスタＮ１のドレインは第２電圧ＶＢＩＡＳＮ、ソース、ゲートおよびベースはいずれも接地電位であり、第１ＮＭＯＳトランジスタＮ１の任意の２端子間で耐圧を超えることはない。

同様に、第２ＮＭＯＳトランジスタＮ２のドレインは外部電圧、ソースは第２電圧ＶＢＩＡＳＮ、ゲートは第２電圧ＶＢＩＡＳＮ、ベースは接地電位であり、第２ＮＭＯＳトランジスタＮ２の任意の２端子間で耐圧を超えることはない。

次に、制御回路７内の第１制御部１１〜第４制御部１４の内部構成について順に説明する。なお、第１制御部１１〜第４制御部１４の内部構成を示す回路図は、必ずしも後述する回路に限定されるものではない。

図７は第１制御部１１の内部構成の一例を示す回路図である。図７の第１制御部１１は、第４〜第１４ＰＭＯＳトランジスタＰ１〜Ｐ１４と第３ＮＭＯＳトランジスタＮ３を有する。第１制御部１１は、第１の場合にＶＳＰＥＣ電圧を印加する第１電源ノードＶＤＤＩＯと、例えば接地電位に設定される第２電源ノードＶＳＳと、外部電圧が入力される外部接続端子ＰＡＤと、出力ノードＯＵＴと、第１電圧ノードＢＩＡＳＰとを有する。第１電圧ノードＢＩＡＳＰには、第１の場合と第２の場合のいずれにおいても、第１電圧ＶＢＩＡＳＰが印加される。第１制御部１１の全てＰＭＯＳトランジスタのベースは、第１の場合には第１電源ノードＶＤＤＩＯと導通し、ＶＳＰＥＣ電圧が印加され、第２の場合には外部端子ノードＰＡＤと導通し、ＶＳＰＥＣ電圧が印加される。

第４ＰＭＯＳトランジスタＰ４は、第１電圧ノードＢＩＡＳＰに接続されるソースと、第１電源ノードＶＤＤＩＯに接続されるゲートとを有する。

第５ＰＭＯＳトランジスタＰ５は、第１電源ノードＶＤＤＩＯに接続されるソースと、第４ＰＭＯＳトランジスタＰ４のドレインに接続されるドレインと、第１電圧ノードＢＩＡＳＰに接続されるゲートとを有する。第６ＰＭＯＳトランジスタＰ６は、外部接続端子ＰＡＤに接続されるソースと、第１電圧ノードＢＩＡＳＰに接続されるゲートとを有する。

第７ＰＭＯＳトランジスタＰ７は、第６ＰＭＯＳトランジスタＰ６のドレインに接続されるソースと、第４ＰＭＯＳトランジスタＰ４および第５ＰＭＯＳトランジスタＰ５の両ドレインに接続されるゲートを有する。第３ＮＭＯＳトランジスタＮ３は、第７ＭＯＳトランジスタのドレインに接続されるドレインと、第１電圧ノードＢＩＡＳＰに接続されるソースと、第７ＰＭＯＳトランジスタＰ７のゲートに接続されるゲートとを有する。

第８ＰＭＯＳトランジスタＰ８は、第１電圧ノードＢＩＡＳＰに接続されるソースと、第７ＰＭＯＳトランジスタＰ７のソースに接続されるドレインと、外部接続端子ＰＡＤに接続されるゲートとを有する。第９ＰＭＯＳトランジスタＰ９は、第１電源ノードＶＤＤＩＯに接続されるソースと、第１電圧ノードＢＩＡＳＰに接続されるゲートとを有する。

第１０ＰＭＯＳトランジスタＰ１０は、第９ＰＭＯＳトランジスタＰ９のドレインに接続されるソースと、第１制御部１１の出力ノードＯＵＴに接続されるドレインと、第７ＰＭＯＳトランジスタＰ７のドレインに接続されるゲートとを有する。第１１ＰＭＯＳトランジスタＰ１１は、第１電圧ノードＢＩＡＳＰに接続されるソースと、第１０ＰＭＯＳトランジスタＰ１０のソースに接続されるドレインと、第１電源ノードＶＤＤＩＯに接続されるゲートとを有する。

第１２ＰＭＯＳトランジスタＰ１２は、外部接続端子ＰＡＤに接続されるソースと、第１電圧ノードＢＩＡＳＰに接続されるゲートとを有する。第１３ＰＭＯＳトランジスタＰ１３は、第１２ＰＭＯＳトランジスタＰ１２のドレインに接続されるソースと、第１制御部１１の出力ノードＯＵＴに接続されるドレインと、第４ＰＭＯＳトランジスタＰ４のドレインに接続されるゲートとを有する。第１４ＰＭＯＳトランジスタＰ１４は、第１電圧ノードＢＩＡＳＰに接続されるソースと、第１３ＰＭＯＳトランジスタＰ１３のソースに接続されるドレインと、外部接続端子ＰＡＤに接続されるゲートとを有する。

以下に、第１電源ノードＶＤＤＩＯにＶＳＰＥＣ電圧が印加される第１の場合における第１制御部１１の動作を説明する。第１の場合には第５ＰＭＯＳトランジスタＰ５はオンし、第４ＰＭＯＳトランジスタＰ４はオフする。これにより、第５ＰＭＯＳトランジスタＰ５のドレインであるＷ１１ノードはＶＳＰＥＣ電圧になる。よって、第７ＰＭＯＳトランジスタＰ７はオフし、第３ＮＭＯＳトランジスタＮ３はオンし、第３ＮＭＯＳトランジスタＮ３のドレインであるＷ１２ノードは第１電圧ＶＢＩＡＳＰになる。

ここで、外部接続端子ＰＡＤがロウレベル（接地電位）のときは、第８ＰＭＯＳトランジスタＰ８がオンし、第８ＰＭＯＳトランジスタＰ８のドレインであるＷ１３ノードは第１電圧ＶＢＩＡＳＰになる。また、第９ＰＭＯＳトランジスタ９Ｐがオンし、第１０ＰＭＯＳトランジスタのソースはＶＳＰＥＣ電圧になる。Ｗ１２ノードは、第１電圧ＶＢＩＡＳＰであるため、第１０ＰＭＯＳトランジスタＰ１０がオンする。よって、第１０ＰＭＯＳトランジスタＰ１０のドレインに接続された出力ノードＯＵＴは、ＶＳＰＥＣ電圧になる。また、第１１ＰＭＯＳトランジスタＰ１１はオフし、第１２ＰＭＯＳトランジスタＰ１２はオフし、第１４ＰＭＯＳトランジスタＰ１４はオンする。よって、第１４ＰＭＯＳトランジスタＰ１４のドレインに接続されたＷ１５ノードは第１電圧ＶＢＩＡＳＰになる。よって、第１３ＰＭＯＳトランジスタＰ１３はオフする。

第１の場合かつ外部接続端子ＰＡＤがロウレベルのときは、第４ＰＭＯＳトランジスタＰ４のゲートはＶＳＰＥＣ電圧、ソースは第１電圧ＶＢＩＡＳＰ、ドレインはＶＳＰＥＣ電圧であるため、第４ＰＭＯＳトランジスタＰ４の耐圧は確保される。第５ＰＭＯＳトランジスタＰ５のゲートは第１電圧ＶＢＩＡＳＰ、ソースとドレインはＶＳＰＥＣ電圧であるため、第５ＰＭＯＳトランジスタＰ５の耐圧は確保される。第６ＰＭＯＳトランジスタＰ６のゲートは第１電圧ＶＢＩＡＳＰ、ソースは接地電位、ドレインは第１電圧ＶＢＩＡＳＰであるため、第６ＰＭＯＳトランジスタＰ６の耐圧は確保される。第７ＰＭＯＳトランジスタＰ７のゲートはＶＳＰＥＣ電圧、ソースとドレインは第１電圧ＶＢＩＡＳＰであるため、第７ＰＭＯＳトランジスタＰ７の耐圧は確保される。第８ＰＭＯＳトランジスタＰ８のゲートは接地電位、ソースとドレインは第１電圧ＶＢＩＡＳＰであるため、第８ＰＭＯＳトランジスタＰ８の耐圧は確保される。第９ＰＭＯＳトランジスタＰ９のゲートは第１電圧ＶＢＩＡＳＰ、ソースとドレインはＶＳＰＥＣ電圧であるため、第９ＰＭＯＳトランジスタＰ９の耐圧は確保される。第１０ＰＭＯＳトランジスタＰ１０のゲートは第１電圧ＶＢＩＡＳＰ、ソースとドレインはＶＳＰＥＣ電圧であるため、第１０ＰＭＯＳトランジスタＰ１０の耐圧は確保される。第１１ＰＭＯＳトランジスタＰ１１のゲートはＶＳＰＥＣ電圧、ソースは第１電圧ＶＢＩＡＳＰ、ドレインはＶＳＰＥＣ電圧であるため、第１１ＰＭＯＳトランジスタＰ１１の耐圧は確保される。第１２ＰＭＯＳトランジスタＰ１２のゲートは第１電圧ＶＢＩＡＳＰ、ソースは接地電位、ドレインは第１電圧ＶＢＩＡＳＰであるため、第１２ＰＭＯＳトランジスタＰ１２の耐圧は確保される。第１３ＰＭＯＳトランジスタＰ１３のゲートとドレインはＶＳＰＥＣ電圧、ソースは第１電圧ＶＢＩＡＳＰであるため、第１３ＰＭＯＳトランジスタＰ１３の耐圧は確保される。第１４ＰＭＯＳトランジスタのゲートは接地電位、ソースは第１電圧ＶＢＩＡＳＰ、ドレインは第１電圧ＶＢＩＡＳＰであるため、第１４ＰＭＯＳトランジスタＰ１４の耐圧は確保される。第３ＮＭＯＳトランジスタＮ３のゲートはＶＳＰＥＣ電圧、ドレインとソースは第１電圧ＶＢＩＡＳＰであるため、第３ＮＭＯＳトランジスタＮ３の耐圧は確保される。

一方、外部接続端子ＰＡＤがハイレベル（ＶＳＰＥＣ電圧）のときは、第４ＰＭＯＳトランジスタＰ４はオフし、第５ＰＭＯＳトランジスタＰ５はオンする。これにより、Ｗ１１ノードは、ＶＳＰＥＣ電圧になる。また、第６ＰＭＯＳトランジスタＰ６はオンし、第７ＰＭＯＳトランジスタＰ７はオフ、第３ＮＭＯＳトランジスタＮ３はオンする。よって、Ｗ１３ノードはＶＳＰＥＣ電圧になり、Ｗ１２ノードは第１電圧ＶＢＩＡＳＰになる。また、第８ＰＭＯＳトランジスタＰ８はオフし、第９ＰＭＯＳトランジスタＰ９はオンし、第１０ＰＭＯＳトランジスタＰ１０はオンする。よって、Ｗ１４ノードと出力ノードＯＵＴはＶＳＰＥＣ電圧になる。また、第１１ＰＭＯＳトランジスタＰ１１はオフし、第１２ＰＭＯＳトランジスタＰ１２はオンし、第１３ＰＭＯＳトランジスタＰ１３はオフし、第１４ＰＭＯＳトランジスタＰ１４はオフする。よって、Ｗ１５ノードはＶＳＰＥＣ電圧になる。

第１の場合かつ外部接続端子ＰＡＤがハイレベルのときは、第４ＰＭＯＳトランジスタＰ４のゲートはＶＳＰＥＣ電圧、ソースは第１電圧ＶＢＩＡＳＰ、ドレインはＶＳＰＥＣ電圧であるため、第４ＰＭＯＳトランジスタＰ４の耐圧は確保される。第５ＰＭＯＳトランジスタＰ５のゲートは第１電圧ＶＢＩＡＳＰ、ソースとドレインはＶＳＰＥＣ電圧であるため、第５ＰＭＯＳトランジスタＰ５の耐圧は確保される。第６ＰＭＯＳトランジスタＰ６のゲートは第１電圧ＶＢＩＡＳＰ、ソースとドレインはＶＳＰＥＣ電圧であるため、第６ＰＭＯＳトランジスタＰ６の耐圧は確保される。第７ＰＭＯＳトランジスタＰ７のゲートはＶＳＰＥＣ電圧、ソースはＶＳＰＥＣ電圧、ドレインは第１電圧ＶＢＩＡＳＰであるため、第７ＰＭＯＳトランジスタＰ７の耐圧は確保される。第８ＰＭＯＳトランジスタＰ８のゲートはＶＳＰＥＣ電圧、ソースは第１電圧ＶＢＩＡＳＰ、ドレインはＶＳＰＥＣ電圧であるため、第８ＰＭＯＳトランジスタＰ８の耐圧は確保される。第９ＰＭＯＳトランジスタＰ９のゲートは第１電圧ＶＢＩＡＳＰ、ソースとドレインはＶＳＰＥＣ電圧であるため、第９ＰＭＯＳトランジスタＰ９の耐圧は確保される。第１０ＰＭＯＳトランジスタＰ１０のゲートは第１電圧ＶＢＩＡＳＰ、ソースとドレインはＶＳＰＥＣ電圧であるため、第１０ＰＭＯＳトランジスタＰ１０の耐圧は確保される。第１１ＰＭＯＳトランジスタＰ１１のゲートはＶＳＰＥＣ電圧、ソースは第１電圧ＶＢＩＡＳＰ、ドレインはＶＳＰＥＣ電圧であるため、第１１ＰＭＯＳトランジスタＰ１１の耐圧は確保される。第１２ＰＭＯＳトランジスタＰ１２のゲートは第１電圧ＶＢＩＡＳＰ、ソースとドレインはＶＳＰＥＣ電圧であるため、第１２ＰＭＯＳトランジスタＰ１２の耐圧は確保される。第１３ＰＭＯＳトランジスタＰ１３のゲート、ソース、ドレインはＶＳＰＥＣ電圧であるため、第１３ＰＭＯＳトランジスタＰ１３の耐圧は確保される。第１４ＰＭＯＳトランジスタのゲートはＶＳＰＥＣ電圧、ソースは第１電圧ＶＢＩＡＳＰ、ドレインはＶＳＰＥＣ電圧であるため、第１４ＰＭＯＳトランジスタＰ１４の耐圧は確保される。第３ＮＭＯＳトランジスタＮ３のゲートはＶＳＰＥＣ電圧、ドレインとソースは第１電圧ＶＢＩＡＳＰであるため、第３ＮＭＯＳトランジスタＮ３の耐圧は確保される。

次に、第１電源ノードＶＤＤＩＯがハイインピーダンス状態かつ外部接続端子ＰＡＤに所定の電圧レベル以上の外部電圧ＶＳＰＥＣが印加される第２の場合における第１制御部１１の動作を説明する。第２の場合には、第４ＰＭＯＳトランジスタＰ４がオンし、第５ＰＭＯＳトランジスタＰ５がオフする。よって、Ｗ１１ノードは第１電圧ＶＢＩＡＳＰになる。また、第６ＰＭＯＳトランジスタＰ６と第７ＰＭＯＳトランジスタＰ７がオンし、第３ＮＭＯＳトランジスタＮ３がオフする。よって、Ｗ１２ノードはＶＳＰＥＣ電圧になる。

また、第８ＰＭＯＳトランジスタＰ８がオフし、第９ＰＭＯＳトランジスタＰ９はオフし、第１２ＰＭＯＳトランジスタＰ１２はオンする。Ｗ１１ノードが第１電圧ＶＢＩＡＳＰで、Ｗ１２ノードがＶＳＰＥＣ電圧で、Ｗ１５ノードがＶＳＰＥＣ電圧であるため、第１０ＰＭＯＳトランジスタＰ１０がオフし、第１３ＰＭＯＳトランジスタＰ１３がオンする。よって、ＶＳＰＥＣ電圧の外部接続端子ＰＡＤが、第１２ＰＭＯＳトランジスタＰ１２と第１３ＰＭＯＳトランジスタＰ１３を介して出力ノードＯＵＴと導通し、出力ノードＯＵＴはＶＳＰＥＣ電圧になる。また、第１１ＰＭＯＳトランジスタＰ１１がオンし、Ｗ１４ノードは第１電圧ＶＢＩＡＳＰになる。

第２の場合では、第４ＰＭＯＳトランジスタＰ４のゲートは接地電位、ソースとドレインは第１電圧ＶＢＩＡＳＰであるため、第４ＰＭＯＳトランジスタＰ４の耐圧は確保される。第５ＰＭＯＳトランジスタＰ５のゲートは第１電圧ＶＢＩＡＳＰ、ソースは接地電位、ドレインは第１電圧ＶＢＩＡＳＰであるため、第５ＰＭＯＳトランジスタＰ５の耐圧は確保される。第６ＰＭＯＳトランジスタＰ６のゲートは第１電圧ＶＢＩＡＳＰ、ソースとドレインはＶＳＰＥＣ電圧であるため、第６ＰＭＯＳトランジスタＰ６の耐圧は確保される。第７ＰＭＯＳトランジスタＰ７のゲートは第１電圧ＶＢＩＡＳＰ、ソースとドレインはＶＳＰＥＣ電圧であるため、第７ＰＭＯＳトランジスタＰ７の耐圧は確保される。第８ＰＭＯＳトランジスタＰ８のゲートはＶＳＰＥＣ電圧、ソースは第１電圧ＶＢＩＡＳＰ、ドレインはＶＳＰＥＣ電圧であるため、第８ＰＭＯＳトランジスタＰ８の耐圧は確保される。第９ＰＭＯＳトランジスタＰ９のゲートは第１電圧ＶＢＩＡＳＰ、ソースは接地電位、ドレインは第１電圧ＶＢＩＡＳＰであるため、第９ＰＭＯＳトランジスタＰ９の耐圧は確保される。第１０ＰＭＯＳトランジスタＰ１０のゲートはＶＳＰＥＣ電圧、ソースは第１電圧ＶＢＩＡＳＰ、ドレインはＶＳＰＥＣ電圧であるため、第１０ＰＭＯＳトランジスタＰ１０の耐圧は確保される。第１１ＰＭＯＳトランジスタＰ１１のゲートは接地電位、ソースとドレインは第１電圧ＶＢＩＡＳＰであるため、第１１ＰＭＯＳトランジスタＰ１１の耐圧は確保される。第１２ＰＭＯＳトランジスタＰ１２のゲートは第１電圧ＶＢＩＡＳＰ、ソースとドレインはＶＳＰＥＣ電圧であるため、第１２ＰＭＯＳトランジスタＰ１２の耐圧は確保される。第１３ＰＭＯＳトランジスタＰ１３のゲートは第１電圧ＶＢＩＡＳＰ、ソースとドレインはＶＳＰＥＣ電圧であるため、第１３ＰＭＯＳトランジスタＰ１３の耐圧は確保される。第１４ＰＭＯＳトランジスタのゲートはＶＳＰＥＣ電圧、ソースは第１電圧ＶＢＩＡＳＰ、ドレインはＶＳＰＥＣ電圧であるため、第１４ＰＭＯＳトランジスタＰ１４の耐圧は確保される。第３ＮＭＯＳトランジスタＮ３のゲートは第１電圧ＶＢＩＡＳＰ、ドレインはＶＳＰＥＣ電圧、ソースは第１電圧ＶＢＩＡＳＰであるため、第３ＮＭＯＳトランジスタＮ３の耐圧は確保される。

図８は第２制御部１２の内部構成の一例を示すブロック図である。図８の第２制御部１２は、第５制御部１５と、第１抵抗分圧器１６と、第２抵抗分圧器１７とを有する。第５制御部１５は図３の切替器２２に対応し、第１抵抗分圧器１６と第２抵抗分圧器１７は図３の電圧分圧回路２１に対応している。

第５制御部１５は、第１制御部１１と同じ回路で構成され、第１電源ノードＶＤＤＩＯにＶＳＰＥＣ電圧が印加される第１の場合にＶＳＰＥＣ電圧を出力し、第１電源ノードＶＤＤＩＯがハイインピーダンス状態かつ外部接続端子ＰＡＤに所定の電圧レベル以上の外部電圧（ＶＳＰＥＣ電圧）が印加される第２の場合にＶＳＰＥＣ電圧を出力する。第５制御部１５は、例えば図７と同じ回路で構成されている。

第１抵抗分圧器１６は、第５制御部１５の出力電圧から第１電圧ＶＢＩＡＳＰを生成する。例えば、第１抵抗分圧器１６は、第５制御部１５の出力ノードＯＵＴと第２電源ノードＶＳＳとの間に直列接続された２つの抵抗Ｒ１，Ｒ２を有し、これら抵抗Ｒ１，Ｒ２の接続ノードから第１電圧ＶＢＩＡＳＰを出力する。第１電圧ＶＢＩＡＳＰ＝ＶＳＰＥＣ×Ｒ２／(Ｒ１＋Ｒ２)である。

第２抵抗分圧器１７は、第５制御部１５の出力電圧から第２電圧ＶＢＩＡＳＮを生成する。例えば、第１抵抗分圧器１６は、第５制御部１５の出力ノードＯＵＴと第２電源ノードＶＳＳとの間に直列接続された２つの抵抗Ｒ３，Ｒ４を有し、これら抵抗Ｒ３，Ｒ４の接続ノードから第２電圧ＶＢＩＡＳＮを出力する。第２電圧ＶＢＩＡＳＮ＝ＶＳＰＥＣ×Ｒ３／(Ｒ３＋Ｒ４)である。

このように、第５制御部１５は、その内部に第１制御部１１と同様の回路を有するため、第１の場合と第２の場合の双方ともに、第５制御部１５内の各トランジスタの耐圧は確保されている。

なお、第１抵抗分圧器１６と第２抵抗分圧器１７の内部構成は、図８に示した回路に限定されない。

図９は第３制御部１３の内部構成の一例を示す回路図である。図９の第３制御部１３は、第１５ＰＭＯＳトランジスタＰ１５乃至第１９ＰＭＯＳトランジスタＰ１９と、第４ＮＭＯＳトランジスタＮ４とを有する。

第１５ＰＭＯＳトランジスタＰ１５は、第１の場合または第２の場合に第１電圧ＶＢＩＡＳＰが印加される第１電圧ノードＢＩＡＳＰに接続されるソースと、第１電源ノードＶＤＤＩＯに接続されるゲートとを有する。

第１６ＰＭＯＳトランジスタＰ１６は、第１電源ノードＶＤＤＩＯに接続されるソースと、第１５ＰＭＯＳトランジスタＰ１５のドレインに接続されるドレインと、第１電圧ノードＢＩＡＳＰに接続されるゲートとを有する。

第１７ＰＭＯＳトランジスタＰ１７は、外部接続端子ＰＡＤに接続されるソースと、第１電圧ノードＢＩＡＳＰに接続されるゲートとを有する。

第１８ＰＭＯＳトランジスタＰ１８は、第１７ＰＭＯＳトランジスタＰ１７のドレインに接続されるソースと、第１５ＰＭＯＳトランジスタＰ１５のドレインに接続されるゲートとを有する。

第１９ＰＭＯＳトランジスタＰ１９は、第１電圧ノードＢＩＡＳＰに接続されるソースと、第１７ＰＭＯＳトランジスタＰ１７のドレインに接続されるドレインと、外部接続端子ＰＡＤに接続されるゲートとを有する。

第４ＮＭＯＳトランジスタＮ４は、第１８ＰＭＯＳトランジスタＰ１８のドレインおよび第３制御部１３の出力ノードＯＵＴに接続されるドレインと、第１電圧ノードＢＩＡＳＰに接続されるソースと、第１８ＰＭＯＳトランジスタＰ１８のゲートに接続されるゲートとを有する。

図９の第３制御部１３は、図７の第１制御部１１における破線部、すなわち第４ＰＭＯＳトランジスタＰ４乃至第８ＰＭＯＳトランジスタＰ８と第３ＮＭＯＳトランジスタＮ３と同じ回路構成になっており、図７の第７ＰＭＯＳトランジスタＰ７のドレインと第３ＮＭＯＳトランジスタＮ３のドレインとの接続ノードＮ１２が図９の第３制御部１３の出力ノードＯＵＴに対応している。図９の回路構成は、図７の破線部内の回路構成と同じであるため、詳細な説明は省略する。

図１０は第４制御部１４の内部構成の一例を示す回路図である。図１０の第４制御部１４は、第２０ＰＭＯＳトランジスタＰ２０を有する。第２０ＰＭＯＳトランジスタＰ２０は、第１電圧ノードＢＩＡＳＰに接続されるソースと、第２ＰＭＯＳトランジスタＰ２のドレインおよび第３ＰＭＯＳトランジスタＰ３のソースに接続されるドレインと、第１電源電圧ノードＶＤＤＩＯに接続されるゲートとを有する。第３ＰＭＯＳトランジスタＰ３のベースは第１の場合には第１電源ノードＶＤＤＩＯと導通し、第２の場合には外部接続端子ＰＡＤと導通する。

第１電圧ノードＢＩＡＳＰは、第１電源ノードＶＤＤＩＯにＶＳＰＥＣ電圧が印加される第１の場合と、第１電源ノードＶＤＤＩＯがハイインピーダンス状態かつ外部接続端子ＰＡＤに所定の電圧レベル以上の外部電圧（ＶＳＰＥＣ電圧）が印加される第２の場合とにおいて、第１電圧ＶＢＩＡＳＰになる。よって、第１の場合には、第２０ＰＭＯＳトランジスタＰ２０はオフし、第４制御部１４の出力はハイインピーダンス状態になる。第２の場合には、第２０ＰＭＯＳトランジスタＰ２０はオンし、第４制御部１４の出力は第１電圧ＶＢＩＡＳＰになる。第１の場合では、第２０ＰＭＯＳトランジスタＰ２０のゲートはＶＳＰＥＣ電圧、ソースは第１電圧ＶＢＩＡＳＰ、ドレインはＶＳＰＥＣ電圧、または第１電圧ＶＢＩＡＳＰであり、第２０ＰＭＯＳトランジスタＰ２０の耐圧は確保される。第２の場合では、第２０ＰＭＯＳトランジスタＰ２０のゲートは接地電位、ソースとドレインは第１電圧ＶＢＩＡＳＰであり、第２０ＰＭＯＳトランジスタＰ２０の耐圧は確保される。

このように、本実施形態では、ホットスワップに対応したパッド４に繋がるＩ／Ｏセル３内の各トランジスタの耐圧が確保されるように、各トランジスタのゲート電圧を第１制御部１１乃至第４制御部１４にて制御するため、第１電源ノードＶＤＤＩＯが電源オフ状態のときに外部接続端子ＰＡＤに高電圧の外部電圧が印加されたとしても、Ｉ／Ｏセル３内の各トランジスタの耐圧を確保することができ、Ｉ／Ｏセル３の信頼性が向上する。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１半導体集積回路、２コア回路、３Ｉ／Ｏセル、４パッド、５出力回路、６プリドライバ回路、７制御回路、１１第１制御部、１２第２制御部、１３第３制御部、１４第４制御部、１５第５制御部、１６第１抵抗分圧器、１７第２抵抗分圧器

Claims

第１電源ノードおよび第２電源ノードに印加される電圧にて駆動される出力回路と、
前記第１電源ノードおよび前記第２電源ノードに印加される電圧にて駆動され、前記出力回路を制御する制御回路と、を備え、
前記出力回路は、前記第１電源ノードと前記第２電源ノードとの間に前記出力回路内の複数の素子の耐圧よりも高い所定の電源電圧が印加されている状態では、前記第１電源ノードの電圧をハイレベル、前記第２電源ノードの電圧をロウレベルとするデジタル信号を出力する外部接続端子を有し、
前記制御回路は、
電圧入力ノードと、前記第２電源ノードとの間に印加される電圧を分圧する電圧分圧回路と、
前記第１電源ノードを前記電圧入力ノードに導通させるか、前記外部接続端子を前記電圧入力ノードに導通させるかを切り替える切替器と、を有し、
前記制御回路は、前記第１電源ノード、前記第２電源ノードおよび前記外部接続端子の電圧レベルによらず、前記出力回路および前記制御回路内の全素子の各端子間に耐圧以上の電圧が印加されないように、前記全素子の各端子間の電圧を制御するとともに、前記切替器が前記外部接続端子を前記電圧入力ノードに導通させるように切り替えを行い、かつ前記第１電源ノードがハイインピーダンスの状態では、前記外部接続端子の電圧レベルによらず、前記外部接続端子から前記出力回路への電流を遮断
する半導体集積回路。
前記切替器は、前記第１電源ノードに前記電源電圧が印加される第１の場合には、前記第１電源ノードを前記電圧入力ノードに導通させるとともに、前記外部接続端子と前記電圧入力ノードとの接続を遮断し、前記第１電源ノードがハイインピーダンス状態かつ前記外部接続端子に前記電源電圧の前記デジタル信号が印加される第２の場合には、前記外部接続端子を前記電圧入力ノードに導通させるとともに、前記第１電源ノードと前記電圧入力ノードとの接続を遮断し、
前記出力回路は、前記電圧分圧回路にて分圧された電圧信号に基づいて、前記出力回路内の前記複数の素子に耐圧を超えない電圧を印加する請求項１に記載の半導体集積回路。
前記第１の場合に、第１信号および第２信号を前記出力回路に供給するプリドライバ回路を備え、
前記外部接続端子は、前記第１の場合には、前記第１信号および前記第２信号に応じた出力信号を出力し、
前記出力回路は、
ソースが前記第１電源ノードに接続され、ゲートに前記第１信号が入力される第１ＰＭＯＳトランジスタと、
前記第１ＰＭＯＳトランジスタのドレインと前記外部接続端子との間にカスコード接続される第２ＰＭＯＳトランジスタおよび第３ＰＭＯＳトランジスタと、
ソースが第２電源ノードに接続され、ゲートに前記第２信号が入力される第１ＮＭＯＳトランジスタと、
前記外部接続端子と前記第２電源ノードとの間で、前記第１ＮＭＯＳトランジスタにカスコード接続される第２ＮＭＯＳトランジスタと、を有し、
前記制御回路は、
前記第１の場合には、前記第２ＰＭＯＳトランジスタの基板領域と前記第３ＰＭＯＳトランジスタの基板領域とを前記第１電源ノードに導通させ、前記第２の場合には、前記第２ＰＭＯＳトランジスタの基板領域と前記第３ＰＭＯＳトランジスタの基板領域とを前記外部接続端子に導通させる第１制御部と、
前記第１の場合には、第１電圧を前記第２ＰＭＯＳトランジスタのゲートに印加するとともに、第２電圧を前記第２ＮＭＯＳトランジスタのゲートに印加し、第２の場合には、前記第１電圧を前記第２ＰＭＯＳトランジスタのゲートおよびドレインに印加するとともに、前記第２電圧を前記第２ＮＭＯＳトランジスタのゲートに印加する第２制御部と、
前記第１の場合には、前記第１電圧を前記第３ＰＭＯＳトランジスタのゲートに印加し、前記第２の場合には、前記第３ＰＭＯＳトランジスタのゲートを前記外部接続端子に導通させる第３制御部と、
前記第２の場合には、前記第２ＰＭＯＳトランジスタのドレインと前記第３ＰＭＯＳトランジスタのソースとの接続ノードを前記第２ＰＭＯＳトランジスタのゲートに導通し、前記第２の場合以外では、前記接続ノードをハイインピーダンス状態にする第４制御部と、を有し、
前記第１電圧は、前記第２電源ノードの電圧以上で、かつ前記電源電圧以下であり、
前記第１電圧と、前記電源電圧および前記第１電圧の差電圧と、の大きい方の電圧が前記出力回路および前記制御回路内の全トランジスタの耐圧を下回っており、
前記第１電圧から前記電源電圧を減じた電圧が前記出力回路および前記制御回路内の全ＰＭＯＳトランジスタの閾値電圧より低く、かつ前記電源電圧から前記第１電圧を減じた電圧が前記出力回路内の全ＮＭＯＳトランジスタの閾値電圧より高く、
前記第２電圧は、前記第２電源ノードの電圧以上で、かつ前記電源電圧以下であり、
前記第２電圧と、前記電源電圧および前記第２電圧の差電圧と、の大きい方の電圧は前記出力回路および前記制御回路内の全トランジスタの耐圧を下回っており、
前記第２電圧は、前記出力回路および前記制御回路内の全ＮＭＯＳトランジスタの閾値電圧より高い請求項２に記載の半導体集積回路。
前記第１ＰＭＯＳトランジスタのドレインと前記第２ＰＭＯＳトランジスタのソースとは直接接続されるか、または前記第１ＰＭＯＳトランジスタと前記第２ＰＭＯＳトランジスタとの間に１つ以上のＰＭＯＳトランジスタがカスコード接続されており、
前記第１ＮＭＯＳトランジスタのドレインと前記第２ＮＭＯＳトランジスタのソースとは直接接続されるか、または前記第１ＮＭＯＳトランジスタと前記第２ＮＭＯＳトランジスタとの間に１つ以上のＮＭＯＳトランジスタがカスコード接続されており、
前記制御回路は、前記第１ＰＭＯＳトランジスタと前記第２ＰＭＯＳトランジスタとの間にカスコード接続される前記ＰＭＯＳトランジスタの各端子間の電圧を耐圧未満の電圧に設定するとともに、前記第１ＮＭＯＳトランジスタと前記第２ＮＭＯＳトランジスタとの間にカスコード接続される前記ＮＭＯＳトランジスタの各端子間の電圧を耐圧未満の電圧に設定する請求項３に記載の半導体集積回路。
前記第１信号は、ロウレベルが前記第１電圧で、ハイレベルが前記電源電圧であり、
前記第２信号は、ロウレベルが前記第２電源ノードに印加される接地電位で、ハイレベルが前記第２電圧であり、
前記プリドライバ回路は、前記第１信号がロウレベルのときには前記第２信号をロウレベルにし、前記第１信号がハイレベルのときには前記第２信号をハイレベルにする請求項３又は４に記載の半導体集積回路。
前記第１制御部は、
前記第１の場合または前記第２の場合に前記第１電圧が印加される第１電圧ノードにソースが接続され、ゲートが前記第１電源ノードに接続される第４ＰＭＯＳトランジスタと、
ソースが前記第１電源ノードに接続され、ドレインが前記第４ＰＭＯＳトランジスタのドレインに接続され、ゲートが前記第１電圧ノードに接続される第５ＰＭＯＳトランジスタと、
ソースが前記外部接続端子に接続され、ゲートが前記第１電圧ノードに接続される第６ＰＭＯＳトランジスタと、
ソースが前記第６ＰＭＯＳトランジスタのドレインに接続され、ゲートが前記第４ＰＭＯＳトランジスタおよび前記第５ＰＭＯＳトランジスタの両ドレインに接続される第７ＰＭＯＳトランジスタと、
ドレインが前記第７ＰＭＯＳトランジスタのドレインに接続され、ソースが前記第１電圧ノードに接続され、ゲートが前記第７ＰＭＯＳトランジスタのゲートに接続される第３ＮＭＯＳトランジスタと、
ソースが前記第１電圧ノードに接続され、ドレインが前記第７ＰＭＯＳトランジスタのソースに接続され、ゲートが前記外部接続端子に接続される第８ＰＭＯＳトランジスタと、
前記第１電源ノードにソースが接続され、前記第１電圧ノードにゲートが接続される第９ＰＭＯＳトランジスタと、
ソースが前記第９ＰＭＯＳトランジスタのドレインに接続され、ドレインが前記第１制御部の出力ノードに接続され、ゲートが前記第７ＰＭＯＳトランジスタのドレインに接続される第１０ＰＭＯＳトランジスタと、
ソースが前記第１電圧ノードに接続され、ドレインが前記第１０ＰＭＯＳトランジスタのソースに接続され、ゲートが前記第１電源ノードに接続される第１１ＰＭＯＳトランジスタと、
ソースが前記外部接続端子に接続され、ゲートが前記第１電圧ノードに接続される第１２ＰＭＯＳトランジスタと、
ソースが前記第１２ＰＭＯＳトランジスタのドレインに接続され、ドレインが前記第１制御部の出力ノードに接続され、ゲートが前記第４ＰＭＯＳトランジスタのドレインに接続される第１３ＰＭＯＳトランジスタと、
ソースが前記第１電圧ノードに接続され、ドレインが前記第１３ＰＭＯＳトランジスタのソースに接続され、ゲートが前記外部接続端子に接続される第１４ＰＭＯＳトランジスタと、を有する請求項３乃至５のいずれか１項に記載の半導体集積回路。
前記第２制御部は、
前記第１制御部と同じ回路で構成され、前記第１の場合には前記電源電圧を出力し、前記第２の場合には前記外部接続端子に印加された前記電源電圧を出力する第５制御部と、
前記第５制御部の出力電圧から前記第１電圧を生成する第１抵抗分圧器と、
前記第５制御部の出力電圧から前記第２電圧を生成する第２抵抗分圧器と、を有する請求項３乃至６のいずれか１項に記載の半導体集積回路。
前記第３制御部は、
前記第１の場合または前記第２の場合に前記第１電圧が印加される第１電圧ノードにソースが接続され、ゲートが前記第１電源ノードに接続される第１５ＰＭＯＳトランジスタと、
ソースが前記第１電源ノードに接続され、ドレインが前記第１５ＰＭＯＳトランジスタのドレインに接続され、ゲートが前記第１電圧ノードに接続される第１６ＰＭＯＳトランジスタと、
ソースが前記外部接続端子に接続され、ゲートが前記第１電圧ノードに接続される第１７ＰＭＯＳトランジスタと、
ソースが前記第１７ＰＭＯＳトランジスタのドレインに接続され、ゲートが前記第１５ＰＭＯＳトランジスタのドレインに接続される第１８ＰＭＯＳトランジスタと、
ドレインが前記第１８ＰＭＯＳトランジスタのドレインおよび前記第３制御部の出力ノードに接続され、ソースが第１電圧ノードに接続され、ゲートが前記第１８ＰＭＯＳトランジスタのゲートに接続される第４ＮＭＯＳトランジスタと、
ソースが前記第１電圧ノードに接続され、ドレインが前記第１７ＰＭＯＳトランジスタのドレインに接続され、ゲートが前記外部接続端子に接続される第１９ＰＭＯＳトランジスタと、を有する請求項３乃至７のいずれか１項に記載の半導体集積回路。
前記第４制御部は、ソースが前記第１電圧ノードに接続され、ドレインが前記第２ＰＭＯＳトランジスタのドレインおよび前記第３ＰＭＯＳトランジスタのソースに接続され、ゲートが前記第１電源ノードに接続される第２０ＰＭＯＳトランジスタを有する請求項８に記載の半導体集積回路。