KR20220022297A - 반도체 소자의 특성을 검출할 수 있는 반도체 장치 및 그의 동작 방법 - Google Patents
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Abstract
본 발명의 실시예에 따른 반도체 장치는, 제 1 및 제 2 모니터링 패드; 제 1 전압단과 공통 노드 사이에 드레인-소스가 연결된 NMOS 트랜지스터, 상기 공통 노드와 제 2 전압단 사이에 드레인-소스가 연결된 PMOS 트랜지스터, 상기 공통 노드와 제 1 저항을 통해 연결된 일단과, 상기 제 1 모니터링 패드와 연결된 타단을 포함하는 제 1 스위칭 소자, 및 상기 공통 노드와 제 2 저항을 통해 연결된 일단과, 상기 제 2 모니터링 패드와 연결된 타단을 포함하는 제 2 스위칭 소자를 포함하는 테스트 회로; 및 상기 테스트 회로를 제어하기 위한 테스트 제어 회로를 포함할 수 있다.
Description
본 특허문헌은 반도체 설계 기술에 관한 것으로, 구체적으로는 트랜지스터의 동작 전류 특성을 검출할 수 있는 반도체 장치 및 그의 동작 방법에 관한 것이다.
반도체 장치는 일반적으로 실리콘으로 되어 있는 웨이퍼 상에 형성된다. 일반적으로 하나의 웨이퍼에는 수십개에서 수백개의 반도체 장치가 제조된다. 웨이퍼 상에 다수의 반도체 장치가 제조되고 나면, 웨이퍼 상의 반도체 장치에 대해서 정상적으로 동작이 되는지에 대한 테스트가 이루어진다. 웨이퍼 상에서 테스트가 진행된 이후에 정상적으로 동작하는 반도체 장치에 대해서만 이후 패키기 작업이 진행되고, 정상적인 제품으로 출하될 수 있다.
웨이퍼 상태에서 반도체 장치가 정상적으로 동작하는 지를 검사하기 위한 테스트는 다양한 방법으로 진행된다. 우선 반도체 장치에 제조된 각 단위 소자들의 전기적 특성이 예정된 특성인지를 테스트하는 전기적 파라미터에 관한 테스트가 있다. 또한, 반도체 장치가 설계된 대로 작동하는 지에 관한 기능적인 측면에서 하는 테스트가 있다. 이 테스트에서는 반도체 장치에 입력된 신호에 대응하여 출력신호가 제대로 나오는지를 테스트하는 것이다.
전기적 파라미터를 테스트하기 위해, 반도체 장치를 이루는 단위 소자인 트랜지스터와 저항 등에 일정한 전압을 인가하고 그 때 흐르게 되는 동작 전류를 측정할 수 있다. 그러나, 다양한 회로 속에 배치된 트랜지스터와 저항에 일정한 전압을 인가하는 것은 거의 불가능하다. 따라서 현재는 반도체 장치에 구현되는 트랜지스터와 저항과 같은 소자를 포함하는 테스트 패턴/블록을 제조하고, 테스트 블록에 전압을 인가하고, 그에 대응하여 흐르는 전류를 측정하여, 실제 반도체 장치에 제조된 트랜지스터와 저항 등의 전기적 파라미터/특성을 추정하고 있다.
본 발명의 실시예가 해결하고자 하는 기술적 과제는 칩 내부 환경을 반영하여 트랜지스터의 특성을 검출할 수 있는 반도체 장치 및 그의 동작 방법을 제공하는 데 있다.
본 발명의 일 실시예에 따르면, 반도체 장치는, 제 1 및 제 2 모니터링 패드; 제 1 전압단과 공통 노드 사이에 드레인-소스가 연결된 NMOS 트랜지스터, 상기 공통 노드와 제 2 전압단 사이에 드레인-소스가 연결된 PMOS 트랜지스터, 상기 공통 노드와 제 1 저항을 통해 연결된 일단과, 상기 제 1 모니터링 패드와 연결된 타단을 포함하는 제 1 스위칭 소자, 및 상기 공통 노드와 제 2 저항을 통해 연결된 일단과, 상기 제 2 모니터링 패드와 연결된 타단을 포함하는 제 2 스위칭 소자를 포함하는 테스트 회로; 및 상기 테스트 회로를 제어하기 위한 테스트 제어 회로를 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 반도체 장치의 동작 방법은, 제 1 전압단과 공통 노드 사이에 드레인-소스가 연결된 NMOS 트랜지스터, 상기 공통 노드와 제 2 전압단 사이에 드레인-소스가 연결된 PMOS 트랜지스터, 상기 공통 노드와 제 1 저항을 통해 연결된 일단과, 제 1 모니터링 패드와 연결된 타단을 포함하는 제 1 스위칭 소자, 및 상기 공통 노드와 제 2 저항을 통해 연결된 일단과, 제 2 모니터링 패드와 연결된 타단을 포함하는 제 2 스위칭 소자를 포함하는 반도체 장치에 있어서, 제 1 측정 모드 시, 상기 제 1 모니터링 패드에 접지 전압 레벨이 인가되면, 상기 제 2 전압단으로부터 상기 제 1 모니터링 패드로 제 1 전류 경로를 형성한 후, 상기 NMOS 트랜지스터의 드레인-소스 전압 및 게이트-소스 전압을 조절하는 단계; 및 제 2 측정 모드 시, 상기 제 1 모니터링 패드에 전원 전압 레벨이 인가되면, 상기 제 1 모니터링 패드로부터 상기 제 1 전압단으로 제 2 전류 경로를 형성한 후, 상기 PMOS 트랜지스터의 드레인-소스 전압 및 게이트-소스 전압을 조절하는 단계를 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 전류 측정 방법은, 반도체 장치의 NMOS 트랜지스터와 PMOS 트랜지스터의 공통 노드와 연결된 제 1 및 제 2 모니터링 패드를 통해 각 트랜지스터의 포화 전류를 측정하기 위한 전류 측정 장치에 있어서, 상기 제 1 모니터링 패드로 접지 전압 레벨을 인가하여 상기 NMOS 트랜지스터와 상기 제 1 모니터링 패드 사이에 제 1 전류 경로를 형성하는 단계; 상기 제 1 모니터링 패드를 통해 흐르는 제 1 전류를 측정하는 단계; 상기 제 2 모니터링 패드를 통해 상기 공통 노드의 전압을 검출하여 검출 신호를 생성하여 상기 반도체 장치로 제공하는 단계; 상기 제 1 모니터링 패드를 통해 제 2 전류를 측정하는 단계; 및 상기 제 1 전류 및 상기 제 2 전류를 토대로 상기 NMOS 트랜지스터의 포화 전류를 산출하는 단계를 포함할 수 있다.
제안된 실시예에 따른 반도체 장치는, 정확한 트랜지스터의 특성을 검출할 수 있어 최종적으로 제조되는 반도체 장치의 특성을 향상시킬 수 있는 효과가 있다.
제안된 실시예에 따른 반도체 장치는, 정확한 트랜지스터의 특성을 검출할 수 있어 수율을 향상시키고, 반도체 장치에 고속 동작이 요구되는 경우에도 오동작 발생을 감소시킬 수 있는 효과가 있다.
도 1 은 본 발명의 실시예에 따른 테스트 회로의 회로도 이다.
도 2 는 본 발명의 실시예에 따른 반도체 장치 및 전류 측정 장치를 포함하는 반도체 시스템의 블록도 이다.
도 3 은 도 1 의 비-측정 모드 시 테스트 회로의 상태를 설명하기 위한 도면 이다.
도 4 내지 도 5b 는 제 1 측정 모드 시 NMOS 트랜지스터의 포화 전류를 측정하기 전류 측정 방법을 설명하기 위한 도면 이다.
도 6 내지 도 7b 는 제 2 측정 모드 시 PMOS 트랜지스터의 포화 전류를 측정하기 전류 측정 방법을 설명하기 위한 도면 이다.
도 8 은 본 발명의 실시예에 따른 전류 측정 방법을 설명하기 위한 순서도 이다.
도 2 는 본 발명의 실시예에 따른 반도체 장치 및 전류 측정 장치를 포함하는 반도체 시스템의 블록도 이다.
도 3 은 도 1 의 비-측정 모드 시 테스트 회로의 상태를 설명하기 위한 도면 이다.
도 4 내지 도 5b 는 제 1 측정 모드 시 NMOS 트랜지스터의 포화 전류를 측정하기 전류 측정 방법을 설명하기 위한 도면 이다.
도 6 내지 도 7b 는 제 2 측정 모드 시 PMOS 트랜지스터의 포화 전류를 측정하기 전류 측정 방법을 설명하기 위한 도면 이다.
도 8 은 본 발명의 실시예에 따른 전류 측정 방법을 설명하기 위한 순서도 이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예들을 첨부 도면을 참조하여 설명하고자 한다.
트랜지스터의 동작 전류(IOP)를 측정하기 위한 방법으로, 데이터 패드를 트랜지스터와 연결하고 데이터 패드에 흐르는 전류를 측정하는 방법이 제안되었다. 하지만, 데이터 입출력 동작이 고속으로 수행될수록 데이터 패드와 연결된 트랜지스터로 인해 데이터 패드의 로딩이 증가하게 되었다. 또 다른 방법으로, 별도의 전압 측정용 패드(Voltage measure Pad)를 트랜지스터와 연결하고 켈빈 콘택트 프로브를 이용하여 전압 측정용 패드에 흐르는 동작 전류(IOP)를 측정할 수 있다. 켈빈 콘택트 프로브는 전류를 공급하는 포스(force) 프로브와 전압을 검출하는 센스(sense) 프로브를 절연시킨 상태의 것이며, 이 2개의 프로브를 반도체 장치의 외부 단자에 접촉시킬 수 있다. 하지만, 켈빈 콘택트 방식을 이용하여 전류를 측정하는 경우, 포스(force) 프로브가 접지 전압(VSS) 이하의 전압을 인가하게 되며, 이 경우 누설 경로(Leakage Path)가 발생하여 정확한 측정이 힘들게 된다.
따라서, 제안 발명에서는 새로운 방식의 동작 전류 측정 방법을 제안한다.
도 1 은 본 발명의 실시예에 따른 테스트 회로(100)의 회로도 이다.
도 1 을 참조하면, 테스트 회로(100)는, 제 1 전압단(V1)과 공통 노드(COM_S) 사이에 드레인-소스가 연결된 NMOS 트랜지스터(N1), 공통 노드(COM_S)와 제 2 전압단(V2) 사이에 드레인-소스가 연결된 PMOS 트랜지스터(P1), 공통 노드(COM_S)와 제 1 저항(R1)을 통해 연결된 일단과, 제 1 모니터링 패드(VM1_PAD)와 연결된 타단을 포함하는 제 1 스위칭 소자(SW1), 및 공통 노드(COM_S)와 제 2 저항(R2)을 통해 연결된 일단과, 제 2 모니터링 패드(VM2_PAD)와 연결된 타단을 포함하는 제 2 스위칭 소자(SW2)를 포함할 수 있다. 바람직하게, 제 1 저항(R1) 및 제 2 저항(R2)은 메탈 라인에 기생하는 기생 라인 저항(parasitic Line resistor)일 수 있다.
보다 자세하게, NMOS 트랜지스터(N1)의 드레인은 제 1 전압단(V1)에 연결되고, 소스는 공통 노드(COM_S)에 연결되고, 게이트로는 제 1 제어 신호(TM_N)를 수신할 수 있다. PMOS 트랜지스터(P1)의 드레인은 제 2 전압단(V2)에 연결되고, 소스는 공통 노드(COM_S)에 연결되고, 게이트로는 제 2 제어 신호(TM_P)를 수신할 수 있다. 특히, 제안 발명의 실시예에서, NMOS 트랜지스터(N1)의 벌크와 소스 및 NMOS 트랜지스터(N1)의 벌크와 소스가 공통 노드(COM_S)와 연결될 수 있다. 따라서, 벌크-소스간 전압이 실질적으로 0 V 가 되어 바디 이펙트(Body Effect)에 의한 모스 트랜지스터의 문턱 전압이 불안정하게 변동하는 것을 방지함으로써 정확한 트랜지스터의 특성을 모니터링할 수 있다.
제 1 스위칭 소자(SW1)는, 제 3 제어 신호(TM_FS) 및 반전된 제 3 제어 신호(TM_FSB)에 따라 턴온될 수 있다. 제 2 스위칭 소자(SW2)는, 제 4 제어 신호(TM_DS) 및 반전된 제 4 제어 신호(TM_DSB)에 따라 턴온될 수 있다. 제 1 스위칭 소자(SW1) 및 제 2 스위칭 소자(SW2)는, 각각 트랜스미션 게이트(transmission Gate)로 구현될 수 있다.
제안 발명의 실시예에서, 제 1 모니터링 패드(VM1_PAD) 및 제 2 모니터링 패드(VM2_PAD)는, 데이터 패드(DQ)와는 구별되는 모니터링 전용 패드로 구현될 수 있으며, 예를 들어, 전압 측정용 패드(Voltage measure Pad)를 포함할 수 있다. 즉, 제 1 모니터링 패드(VM1_PAD) 및 제 2 모니터링 패드(VM2_PAD)는, 비-측정 모드, 예를 들어, 데이터 입출력 동작 시에는 플로팅되거나 소정 전압 레벨로 고정(STUCK)되어 동작하지 않도록 제어될 수 있다.
도 2 는 본 발명의 실시예에 따른 반도체 장치(200) 및 측정 장치(300)를 포함하는 반도체 시스템의 블록도 이다. 도 3 은 도 1 의 비-측정 모드 시 테스트 회로(210)의 상태를 설명하기 위한 도면 이다.
도 2 를 참조하면, 반도체 장치(200)는, 제 1 모니터링 패드(VM1_PAD), 제 2 모니터링 패드(VM2_PAD), 테스트 회로(210) 및 테스트 제어 회로(220)를 포함할 수 있다.
제 1 모니터링 패드(VM1_PAD), 제 2 모니터링 패드(VM2_PAD) 및 테스트 회로(210)는 도 1 의 제 1 모니터링 패드(VM1_PAD), 제 2 모니터링 패드(VM2_PAD) 및 테스트 회로(100)와 실질적으로 유사하므로 상세한 설명의 생략하기로 한다.
테스트 제어 회로(220)는, 측정 장치(300)에서 제공되는 검출 신호(DET_VA) 및 테스트 모드 신호(TM)에 따라 제 1 내지 제 4 제어 신호(TM_N, TM_P, TM_FS, TM_DS)를 생성하고, 제 1 전압단(V1) 및 제 2 전압단(V2)에 제공되는 전압 레벨을 조절하여 테스트 회로(210)를 제어할 수 있다. 검출 신호(DET_VA) 및 테스트 모드 신호(TM)는, 제 1 모니터링 패드(VM1_PAD) 및 제 2 모니터링 패드(VM2_PAD)와는 다른 커맨드/어드레스용 패드 또는 데이터 패드 등의 패드를 통해 입력될 수 있다. 한편, 테스트 제어 회로(220)는, 제 3 및 제 4 제어 신호(TM_FS, TM_DS)를 반전하여 반전된 제 3 및 제 4 제어 신호(TM_FSB, TM_DSB)를 생성할 수 있다. 이하에서는, 설명의 편의를 위해, 반전된 제 3 및 제 4 제어 신호(TM_FSB, TM_DSB)에 대한 설명은 생략하기로 한다.
보다 자세하게, 테스트 제어 회로(220)는, 테스트 모드 신호(TM)에 따라 테스트 회로(210)가 비-측정 모드 또는 측정 모드로 동작하도록 테스트 회로(210)를 제어할 수 있다.
도 3 을 참조하면, 테스트 제어 회로(220)는, 비-측정 모드 시, 테스트 모드 신호(TM)에 따라 제 1 제어 신호(TM_N)는 로직 로우 레벨(즉, 접지 전압(VSS) 레벨)로, 제 2 제어 신호(TM_P)는 로직 하이 레벨(즉, 전원 전압(VDD) 레벨)로, 제 3 및 제 4 제어 신호(TM_FS, TM_DS)는, 로직 로우 레벨로 생성할 수 있다. 이에 따라, NMOS 트랜지스터(N1), PMOS 트랜지스터(P1), 제 1 스위칭 소자(SW1) 및 제 2 스위칭 소자(SW2)가 모두 턴오프되어 제 1 모니터링 패드(VM1_PAD) 및 제 2 모니터링 패드(VM2_PAD)는 플로팅될 수 있다. 이 때, NMOS 트랜지스터(N1), PMOS 트랜지스터(P1), 제 1 스위칭 소자(SW1) 및 제 2 스위칭 소자(SW2)가 모두 턴오프되어 누설 경로(Leakage Path)가 차단될 수 있다. 실시예에 따라, 테스트 제어 회로(220)는, 비-측정 모드 시, 테스트 모드 신호(TM)에 따라 제 1 및 제 2 제어 신호(TM_N, TM_P)를 로직 로우 레벨로, 제 3 및 제 4 제어 신호(TM_FS, TM_DS)를 로직 하이 레벨로 생성하고, 제 2 전압단(V2)을 접지 전압(VSS) 레벨로 구동할 수 있다. 이에 따라, NMOS 트랜지스터(N1)가 턴오프되고, PMOS 트랜지스터(P1), 제 1 스위칭 소자(SW1) 및 제 2 스위칭 소자(SW2)가 모두 턴온되어, 제 1 모니터링 패드(VM1_PAD) 및 제 2 모니터링 패드(VM2_PAD)가 소정 전압 레벨(예를 들어, 접지 전압 레벨)로 고정(STUCK)될 수 있다. 상기와 같이, 테스트 제어 회로(220)는, 데이터 입출력 동작과 같은 비-측정 모드 시, 제 1 모니터링 패드(VM1_PAD) 및 제 2 모니터링 패드(VM2_PAD)를 플로팅시키거나 소정 전압 레벨로 고정함으로써 데이터 입출력 동작을 수행하는 데이터 패드(DQ)의 동작에 영향을 주지 않도록 제어할 수 있다.
다시 도 2 를 참조하면, 테스트 제어 회로(220)는, 측정 모드 시, 테스트 모드 신호(TM)에 따라, NMOS 트랜지스터(N1)와 PMOS 트랜지스터(P1) 중 특성을 테스트하기 위해 선택된 트랜지스터(이하, “타겟 트랜지스터”라고 한다)와 제 1 모니터링 패드(VM1_PAD) 사이에 전류 경로가 형성되도록 테스트 회로(210)를 제어할 수 있다. 측정 모드는, NMOS 트랜지스터의 특성(예를 들어, 포화 전류)를 측정하기 위한 제 1 측정 모드 및 PMOS 트랜지스터의 특성(예를 들어, 포화 전류)를 측정하기 위한 제 2 측정 모드를 포함할 수 있다. 예를 들어, 테스트 제어 회로(220)는, 제 1 측정 모드 시, NMOS 트랜지스터(N1)와 제 1 모니터링 패드(VM1_PAD) 사이에 전류 경로가 형성되도록 테스트 회로(210)를 제어하고, 제 2 측정 모드 시, PMOS 트랜지스터(P1)와 제 1 모니터링 패드(VM1_PAD) 사이에 전류 경로가 형성되도록 테스트 회로(210)를 제어할 수 있다. 또한, 테스트 제어 회로(220)는, 검출 신호(DET_VA)에 따라, 제 1 측정 모드에서 NMOS 트랜지스터의 드레인-소스 전압 및 게이트-소스 전압을 조절할 수 있다.
측정 장치(300)는, 비-측정 모드, 제 1 측정 모드 및 제 2 측정 모드를 구분하기 위한 테스트 모드 신호(TM)를 생성할 수 있다. 예를 들어, 테스트 모드 신호(TM)는 2-비트로 구성되어 비-측정 모드 시 “00”, 제 1 측정 모드 시 “01”, 제 2 측정 모드 시 “10”의 값을 가질 수 있다. 측정 장치(300)는, 측정 모드 시, 제 1 모니터링 패드(VM1_PAD) 및 제 2 모니터링 패드(VM2_PAD)를 이용하여 반도체 장치(200)의 NMOS 트랜지스터(N1) 및 PMOS 트랜지스터(P1)의 포화 전류를 측정할 수 있다. 측정 장치(300)는, 측정 모드 시, 제 1 모니터링 패드(VM1_PAD)로 소정 전압 레벨을 인가하고, 타겟 트랜지스터와 제 1 모니터링 패드(VM1_PAD) 사이에 전류 경로가 형성된 상태에서, 제 1 모니터링 패드(VM1_PAD)를 통해 흐르는 제 1 전류를 측정할 수 있다. 또한, 측정 장치(300)는, 제 2 모니터링 패드(VM2_PAD)를 통해 공통 노드(COM_S)의 전압(VA)을 검출하고, 검출된 전압 레벨을 이용하여 생성된 검출 신호(DET_VA)를 반도체 장치(200)로 제공하거나 제 2 모니터링 패드(VM2_PAD)의 전압 레벨을 조절할 수 있다. 이 후, 타겟 트랜지스터의 드레인-소스 전압 및 게이트-소스 전압이 조절되면, 측정 장치(300)는, 제 1 모니터링 패드(VM1_PAD)를 통해 제 2 전류를 측정할 수 있다. 측정 장치(300)는, 제 1 전류 및 제 2 전류를 토대로 타겟 트랜지스터의 포화 전류를 산출할 수 있다. 즉, 측정 장치(300)는, NMOS 트랜지스터(N1) 혹은 PMOS 트랜지스터(P1) 만을 선택한 상태에서, 해당 트랜지스터의 상태를 변화시켜가며 제 1 모니터링 패드(VM1_PAD)를 통해 측정된 전류들을 이용하여 해당 트랜지스터의 포화 전류를 산출할 수 있다.
또한, 측정 장치(300)는, NMOS 트랜지스터(N1) 및 PMOS 트랜지스터(P1)의 포화 전류를 토대로 동작 전류(IOP)를 산출할 수 있다. 예를 들어, 측정 장치(300)는, 다음의 수식을 이용하여 동작 전류(IOP)를 산출할 수 있다. 따라서, 제안 발명에서는, 각 트랜지스터의 포화 전류를 토대로 동작 전류(IOP)를 산출함으로써 소자 특성을 테스트할 수 있다.
[수식 1]
IOP = NMOS Idsat + k*PMOS Idsat
NMOS Idsat는, NMOS 트랜지스터의 포화 전류,
PMOS Idsat는, PMOS 트랜지스터의 포화 전류,
k는 PN-ratio
이하에서는, 도면을 참조하여, 테스트 회로(210)의 각 구성의 상태를 토대로 제 1 측정 모드 및 제 2 측정 모드 시 테스트 제어 회로(220)와 측정 장치(300)의 동작을 설명하기로 한다.
도 4 내지 도 5b 는 제 1 측정 모드 시 NMOS 트랜지스터(N1)의 포화 전류를 측정하기 전류 측정 방법을 설명하기 위한 도면 이다.
도 4 및 도 5a 를 참조하면, 제 1 측정 모드 시, 측정 장치(300)는 제 1 모니터링 패드(VM1_PAD)로 접지 전압(VSS) 레벨을 인가할 수 있다. 테스트 제어 회로(220)는, 테스트 모드 신호(TM)에 따라 제 3 및 제 4 제어 신호(TM_FS, TM_DS)를 로직 하이 레벨(즉, 전원 전압(VDD) 레벨)로 생성하고, 제 1 전압단(V1)에 전원 전압(VDD) 레벨을 인가하고, 제 2 전압단(V2)에 접지 전압(VSS) 레벨을 인가할 수 있다. 이에 따라, PMOS 트랜지스터(P1)는 턴오프되고, NMOS 트랜지스터(N1), 제 1 스위칭 소자(SW1) 및 제 2 스위칭 소자(SW2)는 모두 턴온된다. 결과적으로, 제 1 전압단(V1)으로부터 NMOS 트랜지스터(N1) 및 공통 노드(COM_S)를 통해 제 1 모니터링 패드(VM1_PAD)로 제 1 전류 경로가 형성될 수 있다. 이 때, NMOS 트랜지스터(N1)의 드레인-소스 전압(VDS) 및 게이트-소스 전압(VGS)은 모두 (VDD-VA) 레벨이 되어, NMOS 트랜지스터(N1)는 포화(SATURATION) 상태일 수 있다.
제 1 전류 경로가 형성된 상태에서, 측정 장치(300)는, 제 1 모니터링 패드(VM1_PAD)를 통해 흐르는 제 1 전류를 측정할 수 있다. 또한, 측정 장치(300)는, 제 2 모니터링 패드(VM2_PAD)를 통해 공통 노드(COM_S)의 전압(VA)을 검출할 수 있다. 이 때, 제 1 저항(R1)의 양단에 걸리는 전압이 강하 전합(Vdrop)이라고 가정하면, 공통 노드(COM_S)의 전압(VA)은 강하 전압(Vdrop) 레벨일 수 있다. 측정 장치(300)는, 검출된 전압 레벨을 이용하여 생성된 검출 신호(DET_VA)를 반도체 장치(200)로 제공할 수 있다.
도 4 및 도 5b 를 참조하면, 테스트 제어 회로(220)는 검출 신호(DET_VA)에 따라 제 1 제어 신호(TM_N)의 전압 레벨과 제 1 전압단(V1)의 전압 레벨을 조절할 수 있다. 바람직하게, 테스트 제어 회로(220)는, 제 1 제어 신호(TM_N) 및 제 1 전압단(V1)의 전압 레벨을 검출 신호(DET_VA)에 따라 결정된 공통 노드(COM_S)의 전압(VA)과 전원 전압(VDD)을 더한 전압 레벨(VDD+VA)로 조절할 수 있다. 이에 따라, NMOS 트랜지스터(N1)의 드레인-소스 전압(VDS) 및 게이트-소스 전압(VGS)이 모두 전원 전압(VDD) 레벨이 된다. 이 때, NMOS 트랜지스터(N1)는 여전히 포화(SATURATION) 상태일 수 있다.
측정 장치(300)는, 제 1 모니터링 패드(VM1_PAD)를 통해 제 2 전류를 측정할 수 있다. 측정 장치(300)는, 제 1 전류 및 제 2 전류를 토대로 NMOS 트랜지스터(N1)의 포화 전류를 산출할 수 있다. 예를 들어, 전원 전압(VDD) 레벨이 1.05V 이고, 강하 전합(Vdrop) 레벨이 0.1V 라고 가정하면, 제 1 전류는 NMOS 트랜지스터(N1)의 드레인-소스 전압(VDS) 및 게이트-소스 전압(VGS)이 모두 0.95 V인 경우의 드레인 포화 전류이고, 제 2 전류는 NMOS 트랜지스터(N1)의 드레인-소스 전압(VDS) 및 게이트-소스 전압(VGS)이 모두 1.05 V인 경우의 드레인 포화 전류이다. 따라서, 측정 장치(300)는, NMOS 트랜지스터(N1) 만을 선택한 상태에서, NMOS 트랜지스터(N1)의 상태를 변화시켜가며 제 1 모니터링 패드(VM1_PAD)를 통해 측정된 전류들을 이용하여 NMOS 트랜지스터(N1)의 정확한 포화 전류를 산출할 수 있다.
한편, 상기의 실시예에서는, 측정 장치(300)가 공통 노드(COM_S)의 전압(VA)에 대응되는 검출 신호(DET_VA)를 제공하고, 테스트 제어 회로(220)가 이를 토대로 제 1 제어 신호(TM_N)의 전압 레벨과 제 1 전압단(V1)의 전압 레벨을 조절하는 점을 설명하였다. 하지만, 제안 발명은 이에 한정되지 않는다. 실시예에 따라, 측정 장치(300)는, 공통 노드(COM_S)의 전압(VA)을 토대로, 즉, 검출 신호(DET_VA)에 따라 테스트 회로(210)의 전원 전압 레벨을 공통 노드(COM_S)의 전압(VA) 만큼 상승시킨 (VDD+VA) 레벨로 조절할 수 있다. 즉, 도 4 에 점선으로 도시된 바와 같이, 제 1 내지 제 4 제어 신호(TM_N, TM_P, TM_FS, TM_DS) 및 제 1 전압단(V1)이 모두 (VDD+VA) 레벨로 구동될 수 있다.
도 6 내지 도 7b 는 제 2 측정 모드 시 PMOS 트랜지스터(P1)의 포화 전류를 측정하기 전류 측정 방법을 설명하기 위한 도면 이다.
도 6 및 도 7a 를 참조하면, 제 2 측정 모드 시, 측정 장치(300)는 제 1 모니터링 패드(VM1_PAD)로 전원 전압(VDD) 레벨을 인가할 수 있다. 테스트 제어 회로(220)는, 테스트 모드 신호(TM)에 따라 제 1 및 제 2 제어 신호(TM_N, TM_P)를 로직 로우 레벨로 생성하고, 제 3 및 제 4 제어 신호(TM_FS, TM_DS)를 로직 하이 레벨로 생성하고, 제 2 전압단(V2)에 접지 전압(VSS) 레벨을 인가할 수 있다. 이에 따라, NMOS 트랜지스터(N1)는 턴오프되고, PMOS 트랜지스터(P1), 제 1 스위칭 소자(SW1) 및 제 2 스위칭 소자(SW2)는 모두 턴온된다. 결과적으로, 제 1 모니터링 패드(VM1_PAD)로부터 공통 노드(COM_S) 및 PMOS 트랜지스터(P1)를 통해 제 2 전압단(V2)으로 제 2 전류 경로가 형성될 수 있다. 이 때, PMOS 트랜지스터(P1)의 드레인-소스 전압(VDS) 및 게이트-소스 전압(VGS)의 크기는 모두 공통 노드(COM_S)의 전압(VA) 레벨이 되어, PMOS 트랜지스터(P1)는 포화(SATURATION) 상태일 수 있다.
제 2 전류 경로가 형성된 상태에서, 측정 장치(300)는, 제 1 모니터링 패드(VM1_PAD)를 통해 흐르는 제 3 전류를 측정할 수 있다. 또한, 측정 장치(300)는, 제 2 모니터링 패드(VM2_PAD)를 통해 공통 노드(COM_S)의 전압(VA)을 검출할 수 있다. 이 때, 제 1 저항(R1)의 양단에 걸리는 전압이 강하 전합(Vdrop)이라고 가정하면, 공통 노드(COM_S)의 전압(VA)은 전원 전압(VDD) 레벨로부터 강하 전압(Vdrop) 레벨을 뺀 전압 레벨(VDD-Vdrop)일 수 있다.
도 6 및 도 7b 를 참조하면, 측정 장치(300)는, 검출된 전압 레벨을 이용하여 제 1 모니터링 패드(VM1_PAD)의 전압 레벨을 조절할 수 있다. 측정 장치(300)는, 검출된 전압 레벨을 이용하여 제 1 저항(R1)의 양단에 걸리는 전압 레벨을 계산하고, 제 1 모니터링 패드(VM1_PAD)의 전압 레벨을 제 1 저항의 양단에 걸리는 전압과 전원 전압을 더한 전압 레벨(VDD+Vdrop)로 조절할 수 있다. 예를 들어, 측정 장치(300)는, 전원 전압(VDD) 레벨과 검출된 전압 레벨(VDD-Vdrop)의 차이(즉, Vdrop)를 계산하여 제 1 저항(R1)의 양단에 걸리는 전압 레벨(Vdrop)을 산출하고, 산출된 전압 레벨(Vdrop)과 전원 전압(VDD)을 더한 전압 레벨(VDD+Vdrop)로 제 1 모니터링 패드(VM1_PAD)의 전압 레벨을 조절할 수 있다. 이에 따라, 공통 노드(COM_S)의 전압(VA)은 전원 전압(VDD) 레벨이 되고, PMOS 트랜지스터(P1)의 드레인-소스 전압(VDS) 및 게이트-소스 전압(VGS)의 크기가 모두 전원 전압(VDD) 레벨이 된다. 이 때, NMOS 트랜지스터(N1)는 여전히 포화(SATURATION) 상태일 수 있다.
측정 장치(300)는, 제 1 모니터링 패드(VM1_PAD)를 통해 제 4 전류를 측정할 수 있다. 측정 장치(300)는, 제 3 전류 및 제 4 전류를 토대로 PMOS 트랜지스터(P1)의 포화 전류를 산출할 수 있다. 예를 들어, 전원 전압(VDD) 레벨이 1.05V 이고, 강하 전합(Vdrop) 레벨이 0.1V 라고 가정하면, 제 3 전류는 PMOS 트랜지스터(P1)의 드레인-소스 전압(VDS) 및 게이트-소스 전압(VGS)의 크기가 모두 0.95 V인 경우의 드레인 포화 전류이고, 제 4 전류는 PMOS 트랜지스터(P1)의 드레인-소스 전압(VDS) 및 게이트-소스 전압(VGS)의 크기가 모두 1.05 V인 경우의 드레인 포화 전류이다. 따라서, 측정 장치(300)는, PMOS 트랜지스터(P1) 만을 선택한 상태에서, PMOS 트랜지스터(P1)의 상태를 변화시켜가며 제 1 모니터링 패드(VM1_PAD)를 통해 측정된 전류들을 이용하여 PMOS 트랜지스터(P1)의 포화 전류를 산출할 수 있다.
도 8 은 본 발명의 실시예에 따른 전류 측정 방법을 설명하기 위한 순서도 이다.
도 8 을 참조하면, 측정 장치(300)는 비-측정 모드, 제 1 측정 모드 혹은 제 2 측정 모드로 진입하기 위한 테스트 모드 신호(TM)를 테스트 제어 회로(220)로 전달한다.
비-측정 모드를 알리는 테스트 모드 신호(TM)가 전달된 경우, 예를 들어, 데이터 입출력 동작 시에는 제 1 모니터링 패드(VM1_PAD) 및 제 2 모니터링 패드(VM2_PAD)는 플로팅되거나 소정 전압 레벨로 고정(STUCK)되어 동작하지 않도록 제어될 수 있다.
먼저, 제 1 측정 모드 시, 측정 장치(300)는, 제 1 모니터링 패드(VM1_PAD)로 접지 전압(VSS) 레벨을 인가한다. 테스트 제어 회로(220)는, 제 1 측정 모드를 알리는 테스트 모드 신호(TM)에 따라, NMOS 트랜지스터(N1)와 제 1 모니터링 패드(VM1_PAD) 사이에 제 1 전류 경로가 형성되도록 테스트 회로(210)를 제어한다(S810).
제 1 전류 경로가 형성된 상태에서, 측정 장치(300)는, NMOS 트랜지스터(N1)의 드레인 포화 전류로서, 제 1 모니터링 패드(VM1_PAD)를 통해 흐르는 제 1 전류를 측정한다(S820). 또한, 측정 장치(300)는, 제 2 모니터링 패드(VM2_PAD)를 통해 공통 노드(COM_S)의 전압(VA)을 검출하고, 검출된 전압 레벨을 이용하여 생성된 검출 신호(DET_VA)를 반도체 장치(200)로 제공한다(S830).
테스트 제어 회로(220)는, 제 1 제어 신호(TM_N) 및 제 1 전압단(V1)의 전압 레벨을 검출 신호(DET_VA)에 따라 결정된 공통 노드(COM_S)의 전압(VA)과 전원 전압(VDD)을 더한 전압 레벨(VDD+VA)로 조절할 수 있다. 실시예에 따라, 측정 장치(300)가, 공통 노드(COM_S)의 전압(VA)을 토대로 테스트 회로(210)의 전원 전압 레벨을 (VDD+VA) 레벨로 조절할 수 있다. 이에 따라, NMOS 트랜지스터(N1)의 드레인-소스 전압(VDS) 및 게이트-소스 전압(VGS)이 모두 전원 전압(VDD) 레벨이 되도록 조절될 수 있다(S840).
측정 장치(300)는, NMOS 트랜지스터(N1)의 드레인 포화 전류로서, 제 1 모니터링 패드(VM1_PAD)를 통해 흐르는 제 2 전류를 측정한다(S850). 측정 장치(300)는, 제 1 전류 및 제 2 전류를 토대로 NMOS 트랜지스터(N1)의 포화 전류를 산출할 수 있다(S860).
이후, 제 2 측정 모드가 수행될 수 있다.
측정 장치(300)는, 제 1 모니터링 패드(VM1_PAD)로 전원 전압(VDD) 레벨을 인가한다. 테스트 제어 회로(220)는, 제 2 측정 모드를 알리는 테스트 모드 신호(TM)에 따라, PMOS 트랜지스터(P1)와 제 1 모니터링 패드(VM1_PAD) 사이에 제 2 전류 경로가 형성되도록 테스트 회로(210)를 제어한다(S810).
제 2 전류 경로가 형성된 상태에서, 측정 장치(300)는, PMOS 트랜지스터(P1)의 드레인 포화 전류로서, 제 1 모니터링 패드(VM1_PAD)를 통해 흐르는 제 3 전류를 측정한다(S820). 또한, 측정 장치(300)는, 제 2 모니터링 패드(VM2_PAD)를 통해 공통 노드(COM_S)의 전압(VA)을 검출하고, 검출된 전압 레벨을 이용하여 제 1 모니터링 패드(VM1_PAD)의 전압 레벨을 조절한다. 이에 따라, 공통 노드(COM_S)의 전압(VA)은 전원 전압(VDD) 레벨이 되고, PMOS 트랜지스터(P1)의 드레인-소스 전압(VDS) 및 게이트-소스 전압(VGS)의 크기가 모두 전원 전압(VDD) 레벨이 되도록 조절될 수 있다(S840).
측정 장치(300)는, PMOS 트랜지스터(P1)의 드레인 포화 전류로서, 제 1 모니터링 패드(VM1_PAD)를 통해 흐르는 제 4 전류를 측정한다(S850). 측정 장치(300)는, 제 3 전류 및 제 4 전류를 토대로 PMOS 트랜지스터(P1)의 포화 전류를 산출할 수 있다(S860).
이 후, 측정 장치(300)는, NMOS 트랜지스터(N1) 및 PMOS 트랜지스터(P1)의 포화 전류를 토대로 동작 전류(IOP)를 산출할 수 있다.
한편, 상기의 실시예에서는, NMOS 트랜지스터(N1)의 포화 전류 측정 후 PMOS 트랜지스터(P1)의 포화 전류를 측정하는 것으로 설명하였지만, 제안 발명은 이에 한정되지 않으며, PMOS 트랜지스터(P1)의 포화 전류 측정 후 NMOS 트랜지스터(N1)의 포화 전류를 측정할 수도 있다.
상기와 같이, 본 발명의 실시예에 따른 반도체 장치는 칩 내부의 테스트 회로를 이용하여 전류를 측정함으로써 칩 내부 환경을 반영하여 트랜지스터의 특성을 검출할 수 있다. 아울러, 접지 전압 이하의 전압 레벨을 인가할 필요 없는 스킴을 이용하여 전류를 측정함으로써 누설 전류 없이 트랜지스터의 특성을 정확하게 검출할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
Claims (20)
- 제 1 및 제 2 모니터링 패드;
제 1 전압단과 공통 노드 사이에 드레인-소스가 연결된 NMOS 트랜지스터, 상기 공통 노드와 제 2 전압단 사이에 드레인-소스가 연결된 PMOS 트랜지스터, 상기 공통 노드와 제 1 저항을 통해 연결된 일단과, 상기 제 1 모니터링 패드와 연결된 타단을 포함하는 제 1 스위칭 소자, 및 상기 공통 노드와 제 2 저항을 통해 연결된 일단과, 상기 제 2 모니터링 패드와 연결된 타단을 포함하는 제 2 스위칭 소자를 포함하는 테스트 회로; 및
상기 테스트 회로를 제어하기 위한 테스트 제어 회로
를 포함하는 반도체 장치.
- 제 1 항에 있어서,
상기 테스트 제어 회로는,
데이터 입출력 동작 시,
상기 NMOS 트랜지스터, 상기 PMOS 트랜지스터, 상기 제 1 스위칭 소자 및 상기 제 2 스위칭 소자를 모두 턴오프시켜 상기 제 1 및 제 2 모니터링 패드를 플로팅되도록 제어하는 반도체 장치.
- 제 1 항에 있어서,
상기 테스트 제어 회로는,
제 1 측정 모드 시,
상기 제 1 모니터링 패드에 접지 전압 레벨이 인가되면, 상기 제 1 전압단으로부터 상기 제 1 모니터링 패드로 제 1 전류 경로를 형성한 후, 상기 NMOS 트랜지스터의 드레인-소스 전압 및 게이트-소스 전압을 조절하는 반도체 장치.
- 제 3 항에 있어서,
상기 테스트 제어 회로는,
상기 제 1 전압단에 전원 전압 레벨을 공급하고, 상기 NMOS 트랜지스터, 상기 제 1 스위칭 소자 및 상기 제 2 스위칭 소자를 턴온시켜 상기 제 1 전류 경로를 형성하는 반도체 장치.
- 제 3 항에 있어서,
상기 테스트 제어 회로는,
상기 제 1 전압단 및 상기 NMOS 트랜지스터의 게이트의 전압 레벨을 상기 공통 노드의 전압과 상기 전원 전압을 더한 전압 레벨로 조절하여 상기 NMOS 트랜지스터의 드레인-소스 전압 및 게이트-소스 전압을 조절하는 반도체 장치.
- 제 1 항에 있어서,
상기 테스트 제어 회로는,
제 2 측정 모드 시,
상기 제 1 모니터링 패드에 전원 전압 레벨이 인가되면, 상기 제 1 모니터링 패드로부터 상기 제 2 전압단으로 제 2 전류 경로를 형성한 후, 상기 PMOS 트랜지스터의 드레인-소스 전압 및 게이트-소스 전압을 조절하는 반도체 장치.
- 제 6 항에 있어서,
상기 테스트 제어 회로는,
상기 제 2 전압단에 접지 전압 레벨을 공급하고, 상기 PMOS 트랜지스터, 상기 제 1 스위칭 소자 및 상기 제 2 스위칭 소자를 턴온시켜 상기 제 2 전류 경로를 형성하는 반도체 장치.
- 제 6 항에 있어서,
상기 제 1 모니터링 패드의 전압 레벨이 상기 제 1 저항의 양단에 걸리는 전압과 상기 전원 전압을 더한 전압 레벨로 조절되어 상기 NMOS 트랜지스터의 드레인-소스 전압 및 게이트-소스 전압이 조절되는 반도체 장치.
- 제 1 항에 있어서,
상기 NMOS 트랜지스터의 벌크와 소스 및 상기 PMOS 트랜지스터의 벌크와 소스가 상기 공통 노드와 연결되는 반도체 장치.
- 제 1 전압단과 공통 노드 사이에 드레인-소스가 연결된 NMOS 트랜지스터, 상기 공통 노드와 제 2 전압단 사이에 드레인-소스가 연결된 PMOS 트랜지스터, 상기 공통 노드와 제 1 저항을 통해 연결된 일단과, 제 1 모니터링 패드와 연결된 타단을 포함하는 제 1 스위칭 소자, 및 상기 공통 노드와 제 2 저항을 통해 연결된 일단과, 제 2 모니터링 패드와 연결된 타단을 포함하는 제 2 스위칭 소자를 포함하는 반도체 장치에 있어서,
제 1 측정 모드 시, 상기 제 1 모니터링 패드에 접지 전압 레벨이 인가되면, 상기 제 2 전압단으로부터 상기 제 1 모니터링 패드로 제 1 전류 경로를 형성한 후, 상기 NMOS 트랜지스터의 드레인-소스 전압 및 게이트-소스 전압을 조절하는 단계; 및
제 2 측정 모드 시, 상기 제 1 모니터링 패드에 전원 전압 레벨이 인가되면, 상기 제 1 모니터링 패드로부터 상기 제 1 전압단으로 제 2 전류 경로를 형성한 후, 상기 PMOS 트랜지스터의 드레인-소스 전압 및 게이트-소스 전압을 조절하는 단계
를 포함하는 반도체 장치의 동작 방법.
- 제 10 항에 있어서,
데이터 입출력 동작 시, 상기 PMOS 트랜지스터, 상기 NMOS 트랜지스터, 상기 제 1 스위칭 소자 및 상기 제 2 스위칭 소자를 모두 턴오프시켜 상기 제 1 및 제 2 모니터링 패드를 플로팅되도록 제어하는 단계
를 더 포함하는 반도체 장치의 동작 방법.
- 제 10 항에 있어서,
상기 제 1 측정 모드 시, 상기 제 2 전압단에 전원 전압 레벨을 공급하고, 상기 NMOS 트랜지스터, 상기 제 1 스위칭 소자 및 상기 제 2 스위칭 소자를 턴온시켜 상기 제 1 전류 경로를 형성하는 반도체 장치의 동작 방법.
- 제 10 항에 있어서,
상기 제 1 측정 모드 시, 상기 제 2 전압단의 전압 레벨을 상기 공통 노드의 전압과 상기 전원 전압을 더한 전압 레벨로 조절하여 상기 NMOS 트랜지스터의 드레인-소스 전압 및 게이트-소스 전압을 조절하는 반도체 장치의 동작 방법.
- 제 10 항에 있어서,
상기 제 2 측정 모드 시, 상기 제 1 전압단으로 접지 전압 레벨을 공급하고, 상기 PMOS 트랜지스터, 상기 제 1 스위칭 소자 및 상기 제 2 스위칭 소자를 턴온시켜 상기 제 2 전류 경로를 형성하는 반도체 장치의 동작 방법.
- 제 10 항에 있어서,
상기 제 2 측정 모드 시, 상기 제 1 모니터링 패드의 전압 레벨은 상기 제 1 저항의 양단에 걸리는 전압과 상기 전원 전압을 더한 전압 레벨로 조절되어 상기 PMOS 트랜지스터의 드레인-소스 전압 및 게이트-소스 전압을 조절하는 반도체 장치의 동작 방법.
- 반도체 장치의 NMOS 트랜지스터와 PMOS 트랜지스터의 공통 노드와 연결된 제 1 및 제 2 모니터링 패드를 통해 각 트랜지스터의 포화 전류를 측정하기 위한 전류 측정 장치에 있어서,
상기 제 1 모니터링 패드로 접지 전압 레벨을 인가하여 상기 NMOS 트랜지스터와 상기 제 1 모니터링 패드 사이에 제 1 전류 경로를 형성하는 단계;
상기 제 1 모니터링 패드를 통해 흐르는 제 1 전류를 측정하는 단계;
상기 제 2 모니터링 패드를 통해 상기 공통 노드의 전압을 검출하여 검출 신호를 생성하여 상기 반도체 장치로 제공하는 단계;
상기 제 1 모니터링 패드를 통해 제 2 전류를 측정하는 단계; 및
상기 제 1 전류 및 상기 제 2 전류를 토대로 상기 NMOS 트랜지스터의 포화 전류를 산출하는 단계
를 포함하는 전류 측정 방법.
- 제 16 항에 있어서,
상기 검출 신호에 따라 상기 반도체 장치의 전원 전압 레벨을 상기 공통 노드의 전압 만큼 상승시키는 단계
를 더 포함하는 전류 측정 방법.
- 제 16 항에 있어서,
상기 제 1 모니터링 패드로 전원 전압 레벨을 인가하여 상기 제 1 모니터링 패드와 상기 PMOS 트랜지스터 사이에 전류 경로를 형성하는 단계;
상기 제 1 모니터링 패드를 통해 흐르는 상기 제 3 전류를 측정하는 단계;
상기 제 2 모니터링 패드를 통해 상기 공통 노드의 전압을 검출하고, 검출된 전압을 이용하여 상기 제 1 모니터링 패드의 전압 레벨을 조절하는 단계;
상기 제 1 모니터링 패드를 통해 상기 제 4 전류를 측정하는 단계; 및
상기 제 3 전류 및 상기 제 4 전류를 토대로 상기 PMOS 트랜지스터의 포화 전류를 산출하는 전류 측정 방법.
- 제 18 항에 있어서,
상기 제 1 모니터링 패드의 전압 레벨이, 상기 전원 전압 레벨과 상기 검출된 전압 레벨의 차와, 상기 전원 전압을 더한 전압 레벨로 조절되는 전류 측정 방법.
- 제 16 항에 있어서,
상기 PMOS 트랜지스터와 NMOS 트랜지스터의 포화 전류를 토대로 동작 전류를 산출하는 단계
를 더 포함하는 전류 측정 방법.
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