JP3340906B2 - 出力回路 - Google Patents
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00315—Modifications for increasing the reliability for protection in field-effect transistor circuits
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路に関
するものであり特にＭＯＳトランジスタを利用した出力
回路に関するものである。
するものであり特にＭＯＳトランジスタを利用した出力
回路に関するものである。
【０００２】
【従来の技術】従来、半導体集積回路の出力回路には図
8に示すようなものがあった。以下、図8を用いて従来の
出力回路について説明する。
8に示すようなものがあった。以下、図8を用いて従来の
出力回路について説明する。
【０００３】従来の出力回路は信号入力端子1、イネー
ブル信号入力端子2、インバータ3、2入力ＮＡＮＤ回路
4、2入力ＮＯＲ回路5、ＰＭＯＳトランジスタＰ1、ＮＭ
ＯＳトランジスタＮ1、３Ｖの電源電位が与えられた電
源端子6、接地電位が与えられた接地端子7、及び出力端
子8から構成されている。
ブル信号入力端子2、インバータ3、2入力ＮＡＮＤ回路
4、2入力ＮＯＲ回路5、ＰＭＯＳトランジスタＰ1、ＮＭ
ＯＳトランジスタＮ1、３Ｖの電源電位が与えられた電
源端子6、接地電位が与えられた接地端子7、及び出力端
子8から構成されている。
【０００４】信号入力端子1は2入力ＮＡＮＤ回路4、2入
力ＮＯＲ回路5のそれぞれ一方の入力端子に接続され、
イネーブル信号入力端子2は2入力ＮＡＮＤ回路4の他方
の入力端子及びインバータ回路3の入力端子に接続され
ている。インバータ回路3の出力端子は2入力ＮＯＲ回路
5の他方の入力端子に接続されている。2入力ＮＡＮＤ回
路4及び2入力ＮＯＲ回路5の出力端子はそれぞれＰＭＯ
ＳトランジスタＰ1、ＮＭＯＳトランジスタＮ1のゲート
電極に接続されている。ＰＭＯＳトランジスタＰ1は電
源端子6（３Ｖ）と出力端子8の間に接続され、ＰＭＯＳ
トランジスタＰ1の基板であるＮウェルは3Ｖの電源端子
6に接続されている。ＮＭＯＳトランジスタＮ1は接地端
子7と出力端子8の間に接続され、ＮＭＯＳトランジスタ
Ｎ1の基板（Ｐウェル）は接地端子7に接続されている。
力ＮＯＲ回路5のそれぞれ一方の入力端子に接続され、
イネーブル信号入力端子2は2入力ＮＡＮＤ回路4の他方
の入力端子及びインバータ回路3の入力端子に接続され
ている。インバータ回路3の出力端子は2入力ＮＯＲ回路
5の他方の入力端子に接続されている。2入力ＮＡＮＤ回
路4及び2入力ＮＯＲ回路5の出力端子はそれぞれＰＭＯ
ＳトランジスタＰ1、ＮＭＯＳトランジスタＮ1のゲート
電極に接続されている。ＰＭＯＳトランジスタＰ1は電
源端子6（３Ｖ）と出力端子8の間に接続され、ＰＭＯＳ
トランジスタＰ1の基板であるＮウェルは3Ｖの電源端子
6に接続されている。ＮＭＯＳトランジスタＮ1は接地端
子7と出力端子8の間に接続され、ＮＭＯＳトランジスタ
Ｎ1の基板（Ｐウェル）は接地端子7に接続されている。
【０００５】つぎにこの回路の動作を説明する。まずイ
ネーブル信号入力端子2に入力信号として”Ｌ”レベル
（0Ｖ）の信号が入力された場合、2入力ＮＡＮＤ回路
4、2入力ＮＯＲ回路5の出力がそれぞれ”Ｈ”レベ
ル、”Ｌ”レベルとなるのでＰＭＯＳトランジスタＰ
1、ＮＭＯＳトランジスタＮ1はオフ状態となる。この結
果出力端子8は信号入力端子1への入力信号に係わらずフ
ローティングの状態となる。
ネーブル信号入力端子2に入力信号として”Ｌ”レベル
（0Ｖ）の信号が入力された場合、2入力ＮＡＮＤ回路
4、2入力ＮＯＲ回路5の出力がそれぞれ”Ｈ”レベ
ル、”Ｌ”レベルとなるのでＰＭＯＳトランジスタＰ
1、ＮＭＯＳトランジスタＮ1はオフ状態となる。この結
果出力端子8は信号入力端子1への入力信号に係わらずフ
ローティングの状態となる。
【０００６】つぎにイネーブル信号入力端子2に入力信
号として”Ｈ”レベルの信号が入力された場合、信号入
力端子1に”Ｌ”レベルの信号が入力されるとＰＭＯＳ
トランジスタＰ1はオフ状態、ＮＭＯＳトランジスタＮ1
はオン状態となる。その結果出力端子8は”Ｌ”レベル
の信号を出力する。一方信号入力端子1に”Ｈ”レベル
の信号が入力されるとＰＭＯＳトランジスタＰ1はオン
状態、ＮＭＯＳトランジスタＮ1はオフ状態となる。そ
の結果出力端子8は”Ｈ”レベルの信号を出力する。
号として”Ｈ”レベルの信号が入力された場合、信号入
力端子1に”Ｌ”レベルの信号が入力されるとＰＭＯＳ
トランジスタＰ1はオフ状態、ＮＭＯＳトランジスタＮ1
はオン状態となる。その結果出力端子8は”Ｌ”レベル
の信号を出力する。一方信号入力端子1に”Ｈ”レベル
の信号が入力されるとＰＭＯＳトランジスタＰ1はオン
状態、ＮＭＯＳトランジスタＮ1はオフ状態となる。そ
の結果出力端子8は”Ｈ”レベルの信号を出力する。
【０００７】
【発明が解決しようとする課題】しかしながら図8の様
な従来の出力回路では、出力端子8に3Ｖよりも高い電源
電圧の外部素子、例えば5Ｖの信号が与えられるバスな
どを接続した場合、出力端子8がフローティング状態と
なっているときに出力端子8にバスに与えられた5Ｖの電
圧が加わると、ＰＭＯＳトランジスタＰ1のドレイン
（Ｐアクティブ）が5Ｖとなる。このＰＭＯＳトランジ
スタＰ1の基板（Ｎウェル）は3Ｖの電源端子6に接続さ
れているため、ドレイン（Ｐアクティブ）ー基板（Ｎウ
ェル）間のダイオードに順方向の電圧が加わることとな
りこのドレインー基板間ダイオードに電流が流れてしま
う。このように出力端子8に5Ｖの信号が与えられるバス
等の影響により5Ｖの電圧が印加されると5Ｖの信号が与
えられるバス→出力端子8→ＰＭＯＳトランジスタＰ1の
ドレイン→ＰＭＯＳトランジスタＰ1の基板→出力回路
の電源端子6という経路で数ｍＡという単位のリーク電
流が流れてしまうという場合があり改善が望まれてい
た。
な従来の出力回路では、出力端子8に3Ｖよりも高い電源
電圧の外部素子、例えば5Ｖの信号が与えられるバスな
どを接続した場合、出力端子8がフローティング状態と
なっているときに出力端子8にバスに与えられた5Ｖの電
圧が加わると、ＰＭＯＳトランジスタＰ1のドレイン
（Ｐアクティブ）が5Ｖとなる。このＰＭＯＳトランジ
スタＰ1の基板（Ｎウェル）は3Ｖの電源端子6に接続さ
れているため、ドレイン（Ｐアクティブ）ー基板（Ｎウ
ェル）間のダイオードに順方向の電圧が加わることとな
りこのドレインー基板間ダイオードに電流が流れてしま
う。このように出力端子8に5Ｖの信号が与えられるバス
等の影響により5Ｖの電圧が印加されると5Ｖの信号が与
えられるバス→出力端子8→ＰＭＯＳトランジスタＰ1の
ドレイン→ＰＭＯＳトランジスタＰ1の基板→出力回路
の電源端子6という経路で数ｍＡという単位のリーク電
流が流れてしまうという場合があり改善が望まれてい
た。
【０００８】
【課題を解決するための手段】本発明は前記課題を解決
する為になされたものであり、その代表的なものは第1
のノードに接続されたゲートと、第1の電位を持つ第1の
電源端子に接続された一方の端子と、第2のノードに接
続された他方の端子を有する第1のＭＯＳトランジスタ
と、第1のノードに接続されたゲートと、第2のノードに
接続された一方の端子と、出力端子に接続された他方の
端子とを有するフローティング状態のウェル内に形成さ
れた第2のＭＯＳトランジスタと、第1の電位を持つ第1
の電源端子に接続されたゲートと、第1のノードに接続
された一方の端子と、出力端子に接続された他方の端子
を有するフローティング状態のウェル内に形成された第
3のＭＯＳトランジスタとを有することを特徴とする出
力回路である。
する為になされたものであり、その代表的なものは第1
のノードに接続されたゲートと、第1の電位を持つ第1の
電源端子に接続された一方の端子と、第2のノードに接
続された他方の端子を有する第1のＭＯＳトランジスタ
と、第1のノードに接続されたゲートと、第2のノードに
接続された一方の端子と、出力端子に接続された他方の
端子とを有するフローティング状態のウェル内に形成さ
れた第2のＭＯＳトランジスタと、第1の電位を持つ第1
の電源端子に接続されたゲートと、第1のノードに接続
された一方の端子と、出力端子に接続された他方の端子
を有するフローティング状態のウェル内に形成された第
3のＭＯＳトランジスタとを有することを特徴とする出
力回路である。
【０００９】
【発明の実施の形態】図1は本発明第1の実施の形態の出
力回路を示す回路図である。なお図8と共通する部分に
は同一の符号を付してある。以下、図1を用いて本発明
の出力回路について説明する。
力回路を示す回路図である。なお図8と共通する部分に
は同一の符号を付してある。以下、図1を用いて本発明
の出力回路について説明する。
【００１０】信号入力端子1は2入力ＮＡＮＤ回路4、2入
力ＮＯＲ回路5のそれぞれ一方の入力端子に接続され、
イネーブル信号入力端子2は2入力ＮＡＮＤ回路4の他方
の入力端子、インバータ回路3の入力端子に接続されて
いる。インバータ回路3の出力端子は2入力ＮＯＲ回路5
の他方の入力端子に接続されている。2入力ＮＡＮＤ回
路4の出力端子はＰＭＯＳトランジスタＰ1のゲート電
極、ＮＭＯＳトランジスタＮ11のソースに接続されてい
る。ＰＭＯＳトランジスタＰ1のソースは電源端子6（３
Ｖ）に、ドレインはＰＭＯＳトランジスタＰ12のソース
及びＰＭＯＳトランジスタＰ13のソースに接続されてい
る。ＮＭＯＳトランジスタＮ11のゲート電極は電源端子
6（３Ｖ）、ドレインはＰＭＯＳトランジスタＰ12及び
Ｐ13のゲート電極及びＰＭＯＳトランジスタＰ14のソー
スへと接続されている。ＰＭＯＳトランジスタＰ12のド
レインはＰＭＯＳトランジスタＰ12、Ｐ13及びＰ14の基
板であるＮウェルＢ1に接続されている。このＰＭＯＳ
トランジスタＰ12、Ｐ13及びＰ14の基板であるＮウェル
Ｂ1は電源端子6（3Ｖ）には接続されておらず、ウェル
全体がフローティング状態となっている。言い換えれば
ＰＭＯＳトランジスタＰ12、Ｐ13、Ｐ14はフローティン
グ状態のＮウェルＢ1内に形成されているトランジスタ
である。ＰＭＯＳトランジスタＰ13のドレイン及びＰＭ
ＯＳトランジスタＰ14のドレインは出力端子8に接続さ
れている。ＰＭＯＳトランジスタＰ14のゲート電極は電
源端子6（３Ｖ）に接続されている。2入力ＮＯＲ回路5
の出力端子はＮＭＯＳトランジスタＮ1のゲート電極に
接続され、ＮＭＯＳトランジスタＮ1のソースは接地端
子7とドレインはＮＭＯＳトランジスタＮ12のソースと
接続されている。ＮＭＯＳトランジスタＮ12のドレイン
は出力端子8、ゲート電極は電源端子6（3Ｖ）に接続さ
れている。なおＰＭＯＳトランジスタＰ1の基板は電源
端子6に接続されている。
力ＮＯＲ回路5のそれぞれ一方の入力端子に接続され、
イネーブル信号入力端子2は2入力ＮＡＮＤ回路4の他方
の入力端子、インバータ回路3の入力端子に接続されて
いる。インバータ回路3の出力端子は2入力ＮＯＲ回路5
の他方の入力端子に接続されている。2入力ＮＡＮＤ回
路4の出力端子はＰＭＯＳトランジスタＰ1のゲート電
極、ＮＭＯＳトランジスタＮ11のソースに接続されてい
る。ＰＭＯＳトランジスタＰ1のソースは電源端子6（３
Ｖ）に、ドレインはＰＭＯＳトランジスタＰ12のソース
及びＰＭＯＳトランジスタＰ13のソースに接続されてい
る。ＮＭＯＳトランジスタＮ11のゲート電極は電源端子
6（３Ｖ）、ドレインはＰＭＯＳトランジスタＰ12及び
Ｐ13のゲート電極及びＰＭＯＳトランジスタＰ14のソー
スへと接続されている。ＰＭＯＳトランジスタＰ12のド
レインはＰＭＯＳトランジスタＰ12、Ｐ13及びＰ14の基
板であるＮウェルＢ1に接続されている。このＰＭＯＳ
トランジスタＰ12、Ｐ13及びＰ14の基板であるＮウェル
Ｂ1は電源端子6（3Ｖ）には接続されておらず、ウェル
全体がフローティング状態となっている。言い換えれば
ＰＭＯＳトランジスタＰ12、Ｐ13、Ｐ14はフローティン
グ状態のＮウェルＢ1内に形成されているトランジスタ
である。ＰＭＯＳトランジスタＰ13のドレイン及びＰＭ
ＯＳトランジスタＰ14のドレインは出力端子8に接続さ
れている。ＰＭＯＳトランジスタＰ14のゲート電極は電
源端子6（３Ｖ）に接続されている。2入力ＮＯＲ回路5
の出力端子はＮＭＯＳトランジスタＮ1のゲート電極に
接続され、ＮＭＯＳトランジスタＮ1のソースは接地端
子7とドレインはＮＭＯＳトランジスタＮ12のソースと
接続されている。ＮＭＯＳトランジスタＮ12のドレイン
は出力端子8、ゲート電極は電源端子6（3Ｖ）に接続さ
れている。なおＰＭＯＳトランジスタＰ1の基板は電源
端子6に接続されている。
【００１１】次にこの回路の動作について説明する。
【００１２】まずイネーブル信号入力端子2に入力信号
として”Ｌ”レベル（0Ｖ）の信号が入力された場合、2
入力ＮＡＮＤ回路4の出力は”Ｈ”レベル（3Ｖ）となり
ＰＭＯＳトランジスタＰ1はオフ状態となる。またイン
バータ回路3を介して”Ｈ”レベルの信号が2入力ＮＯＲ
回路5に入力されるため2入力ＮＯＲ回路5の出力は”
Ｌ”レベルとなりＮＭＯＳトランジスタＮ1はオフ状態
となる。このようにイネーブル信号入力端子2への入力
信号が ”Ｌ”レベルの場合、ＰＭＯＳトランジスタＰ
1、ＮＭＯＳトランジスタＮ1がともにオフ状態となり出
力端子8は信号入力端子1への入力信号に係わらずフロー
ティングの状態となる。
として”Ｌ”レベル（0Ｖ）の信号が入力された場合、2
入力ＮＡＮＤ回路4の出力は”Ｈ”レベル（3Ｖ）となり
ＰＭＯＳトランジスタＰ1はオフ状態となる。またイン
バータ回路3を介して”Ｈ”レベルの信号が2入力ＮＯＲ
回路5に入力されるため2入力ＮＯＲ回路5の出力は”
Ｌ”レベルとなりＮＭＯＳトランジスタＮ1はオフ状態
となる。このようにイネーブル信号入力端子2への入力
信号が ”Ｌ”レベルの場合、ＰＭＯＳトランジスタＰ
1、ＮＭＯＳトランジスタＮ1がともにオフ状態となり出
力端子8は信号入力端子1への入力信号に係わらずフロー
ティングの状態となる。
【００１３】この状態で出力端子8に対して外部の電源
端子等より5Ｖが印加された場合、（例えば出力端子8が
接続されているバスが5Ｖになった場合など）ＰＭＯＳ
トランジスタＰ13、Ｐ14のドレインー基板間のダイオー
ドに順方向の電圧がバイアスされ、ドレインのＰアクテ
ィブから基板のＮウェルＢ1へと電流が流れ、フローテ
ィング状態であるＮウェルＢ1は5Ｖ付近まで電位が上昇
する。ＮウェルＢ1が5Ｖ付近まで上昇した結果、ＰＭＯ
ＳトランジスタＰ14のゲート電位は3Ｖであるため基板
電位の方が相対的に高くなりＰＭＯＳトランジスタＰ14
がオン状態になる。ＰＭＯＳトランジスタＰ14がオン状
態になるためＰＭＯＳトランジスタＰ14はソースも出力
端子8に印加された電圧（5Ｖ）となり、このＰＭＯＳト
ランジスタＰ14のソースに接続されているＰＭＯＳトラ
ンジスタＰ12、Ｐ13のゲート電位も5Ｖとなる。このた
めＰＭＯＳトランジスタＰ12、Ｐ13はオフ状態となり出
力端子8に与えられた5ＶがＰＭＯＳトランジスタＰ1に
伝わりＰ1の基板を通してリーク電流が流れてしまうこ
とはない。またこのＰＭＯＳトランジスタＰ12、Ｐ13の
基板であるＮウェルＢ1はフローティング状態であり、3
Ｖの電源端子6には接続されていないためＰＭＯＳトラ
ンジスタＰ12、Ｐ13のドレインー基板間ダイオードによ
り基板のＮウェルＢ1を通して電源端子6にリーク電流が
流れてしまう心配もない。
端子等より5Ｖが印加された場合、（例えば出力端子8が
接続されているバスが5Ｖになった場合など）ＰＭＯＳ
トランジスタＰ13、Ｐ14のドレインー基板間のダイオー
ドに順方向の電圧がバイアスされ、ドレインのＰアクテ
ィブから基板のＮウェルＢ1へと電流が流れ、フローテ
ィング状態であるＮウェルＢ1は5Ｖ付近まで電位が上昇
する。ＮウェルＢ1が5Ｖ付近まで上昇した結果、ＰＭＯ
ＳトランジスタＰ14のゲート電位は3Ｖであるため基板
電位の方が相対的に高くなりＰＭＯＳトランジスタＰ14
がオン状態になる。ＰＭＯＳトランジスタＰ14がオン状
態になるためＰＭＯＳトランジスタＰ14はソースも出力
端子8に印加された電圧（5Ｖ）となり、このＰＭＯＳト
ランジスタＰ14のソースに接続されているＰＭＯＳトラ
ンジスタＰ12、Ｐ13のゲート電位も5Ｖとなる。このた
めＰＭＯＳトランジスタＰ12、Ｐ13はオフ状態となり出
力端子8に与えられた5ＶがＰＭＯＳトランジスタＰ1に
伝わりＰ1の基板を通してリーク電流が流れてしまうこ
とはない。またこのＰＭＯＳトランジスタＰ12、Ｐ13の
基板であるＮウェルＢ1はフローティング状態であり、3
Ｖの電源端子6には接続されていないためＰＭＯＳトラ
ンジスタＰ12、Ｐ13のドレインー基板間ダイオードによ
り基板のＮウェルＢ1を通して電源端子6にリーク電流が
流れてしまう心配もない。
【００１４】図3の上図は出力端子8に加えられる電圧を
ＯＵＴとしてＯＵＴを0→5.5Ｖと変化させた場合のフロ
ーティング状態のＮウェルＢ1の電位変化、ＰＭＯＳト
ランジスタＰ12、Ｐ13のゲート電極に与えられる電位
（Ｓ13）の変化、下図はこの回路の電源端子6（3Ｖ）側
からみた電流をＩＭ1としてＩＭ1を示したものである。
前述で説明したとおりフローティング状態のＮウェルＢ
1は出力端子8に5Ｖが加えられた場合、5Ｖ付近まで上昇
する。またＰＭＯＳトランジスタＰ12、Ｐ13のゲート電
極に与えられるＳ13は5Ｖとなっている。回路に流れる
電流ＩＭ1は8ｎＡ程度であり従来の数ｍＡというリーク
電流に比べはるかに小さくなっていることが分かる。
ＯＵＴとしてＯＵＴを0→5.5Ｖと変化させた場合のフロ
ーティング状態のＮウェルＢ1の電位変化、ＰＭＯＳト
ランジスタＰ12、Ｐ13のゲート電極に与えられる電位
（Ｓ13）の変化、下図はこの回路の電源端子6（3Ｖ）側
からみた電流をＩＭ1としてＩＭ1を示したものである。
前述で説明したとおりフローティング状態のＮウェルＢ
1は出力端子8に5Ｖが加えられた場合、5Ｖ付近まで上昇
する。またＰＭＯＳトランジスタＰ12、Ｐ13のゲート電
極に与えられるＳ13は5Ｖとなっている。回路に流れる
電流ＩＭ1は8ｎＡ程度であり従来の数ｍＡというリーク
電流に比べはるかに小さくなっていることが分かる。
【００１５】つぎにイネーブル信号入力端子2に入力信
号として”Ｈ”レベルの信号が入力されている場合、信
号入力端子1に入力信号として”Ｌ”レベルの信号が入
力されると2入力ＮＡＮＤ回路4の出力は”Ｈ”レベルと
なりＰＭＯＳトランジスタＰ1はオフ状態となる。2入力
ＮＯＲ回路5はどちらの入力端子にも”Ｌ”レベルの信
号が入力されるため、出力は”Ｈ”レベルとなりＮＭＯ
ＳトランジスタＮ1はオン状態となる。またＮＭＯＳト
ランジスタＮ11は常にオン状態であるため ＰＭＯＳト
ランジスタＰ12、Ｐ13のゲート電極には2入力ＮＡＮＤ
回路4の出力である”Ｈ”レベルの信号が与えられＰＭ
ＯＳトランジスタＰ12、Ｐ13共にオフ状態となる。その
結果出力端子8は”Ｌ”レベルの信号を出力する。信号
入力端子1に入力信号として”Ｈ”レベルの信号が入力
されると2入力ＮＡＮＤ回路4の出力は”Ｌ”レベルとな
りＰＭＯＳトランジスタＰ1はオン状態となる。2入力Ｎ
ＯＲ回路5の出力は”Ｌ”レベルとなりＮＭＯＳトラン
ジスタＮ1はオフ状態となる。またＰＭＯＳトランジス
タＰ12、Ｐ13のゲート電極には2入力ＮＡＮＤ回路4の出
力である”Ｌ”レベルの信号が与えられている。ＰＭＯ
ＳトランジスタＰ12、Ｐ13にはソースー基板間のダイオ
ードが存在するので基板のＮウェルＢ1の電位が3Ｖより
も低い場合はこのダイオードに順方向の電圧が加わるこ
とになり、このソースー基板間のダイオードに電流が流
れる。この電流によりＰＭＯＳトランジスタＰ12、Ｐ1
3、Ｐ14の基板であるＮウェルＢ1は3Ｖ付近まで上昇し
ているため、ＰＭＯＳトランジスタＰ12、Ｐ13のゲート
電位よりも基板電位の方が相対的に高くなりＰＭＯＳト
ランジスタＰ12、Ｐ13がオン状態となる。ＰＭＯＳトラ
ンジスタＰ12はオン状態になることによりフローティン
グ状態のＮウェルＢ1の電位を3Ｖまで確実に上昇させＰ
ＭＯＳトランジスタＰ13の動作をより安定させる効果が
ある。以上の動作の結果出力端子8は”Ｈ”レベル（3
Ｖ）の信号を出力する。
号として”Ｈ”レベルの信号が入力されている場合、信
号入力端子1に入力信号として”Ｌ”レベルの信号が入
力されると2入力ＮＡＮＤ回路4の出力は”Ｈ”レベルと
なりＰＭＯＳトランジスタＰ1はオフ状態となる。2入力
ＮＯＲ回路5はどちらの入力端子にも”Ｌ”レベルの信
号が入力されるため、出力は”Ｈ”レベルとなりＮＭＯ
ＳトランジスタＮ1はオン状態となる。またＮＭＯＳト
ランジスタＮ11は常にオン状態であるため ＰＭＯＳト
ランジスタＰ12、Ｐ13のゲート電極には2入力ＮＡＮＤ
回路4の出力である”Ｈ”レベルの信号が与えられＰＭ
ＯＳトランジスタＰ12、Ｐ13共にオフ状態となる。その
結果出力端子8は”Ｌ”レベルの信号を出力する。信号
入力端子1に入力信号として”Ｈ”レベルの信号が入力
されると2入力ＮＡＮＤ回路4の出力は”Ｌ”レベルとな
りＰＭＯＳトランジスタＰ1はオン状態となる。2入力Ｎ
ＯＲ回路5の出力は”Ｌ”レベルとなりＮＭＯＳトラン
ジスタＮ1はオフ状態となる。またＰＭＯＳトランジス
タＰ12、Ｐ13のゲート電極には2入力ＮＡＮＤ回路4の出
力である”Ｌ”レベルの信号が与えられている。ＰＭＯ
ＳトランジスタＰ12、Ｐ13にはソースー基板間のダイオ
ードが存在するので基板のＮウェルＢ1の電位が3Ｖより
も低い場合はこのダイオードに順方向の電圧が加わるこ
とになり、このソースー基板間のダイオードに電流が流
れる。この電流によりＰＭＯＳトランジスタＰ12、Ｐ1
3、Ｐ14の基板であるＮウェルＢ1は3Ｖ付近まで上昇し
ているため、ＰＭＯＳトランジスタＰ12、Ｐ13のゲート
電位よりも基板電位の方が相対的に高くなりＰＭＯＳト
ランジスタＰ12、Ｐ13がオン状態となる。ＰＭＯＳトラ
ンジスタＰ12はオン状態になることによりフローティン
グ状態のＮウェルＢ1の電位を3Ｖまで確実に上昇させＰ
ＭＯＳトランジスタＰ13の動作をより安定させる効果が
ある。以上の動作の結果出力端子8は”Ｈ”レベル（3
Ｖ）の信号を出力する。
【００１６】図4はイネーブル信号入力端子2に”Ｈ”レ
ベルの信号が入力されている場合の信号入力端子1に与
える電位をＩＮとしてＩＮを0→3Ｖ（Ｌ→Ｈ）と変化さ
せた場合の出力端子8の電位ＯＵＴ、ＰＭＯＳトランジ
スタＰ1のゲート電位Ｓ11、ＮＭＯＳトランジスタＮ1の
ゲート電位Ｓ12、ＰＭＯＳトランジスタＰ12、Ｐ13のゲ
ート電位Ｓ13、フローティング状態のＮウェルＢ1の電
位である。図のように信号入力端子1に与えられる信号
ＩＮが”Ｌ”レベルで出力端子8はＯＵＴとして”Ｌ”
レベル、信号ＩＮが”Ｈ”レベルで出力端子8はＯＵＴ
として”Ｈ”レベルの信号を出力している。
ベルの信号が入力されている場合の信号入力端子1に与
える電位をＩＮとしてＩＮを0→3Ｖ（Ｌ→Ｈ）と変化さ
せた場合の出力端子8の電位ＯＵＴ、ＰＭＯＳトランジ
スタＰ1のゲート電位Ｓ11、ＮＭＯＳトランジスタＮ1の
ゲート電位Ｓ12、ＰＭＯＳトランジスタＰ12、Ｐ13のゲ
ート電位Ｓ13、フローティング状態のＮウェルＢ1の電
位である。図のように信号入力端子1に与えられる信号
ＩＮが”Ｌ”レベルで出力端子8はＯＵＴとして”Ｌ”
レベル、信号ＩＮが”Ｈ”レベルで出力端子8はＯＵＴ
として”Ｈ”レベルの信号を出力している。
【００１７】なおこの回路においてＮＭＯＳトランジス
タＮ11、Ｎ12は出力端子8に5Ｖの電圧が印加された場
合、その5Ｖの電圧が直接に2入力ＮＡＮＤ回路4及びＮ
ＭＯＳトランジスタＮ1にかかって2入力ＮＡＮＤ回路4
及びＮＭＯＳトランジスタＮ1等が破壊されてしまうお
それを防ぐ役割をはたしている。
タＮ11、Ｎ12は出力端子8に5Ｖの電圧が印加された場
合、その5Ｖの電圧が直接に2入力ＮＡＮＤ回路4及びＮ
ＭＯＳトランジスタＮ1にかかって2入力ＮＡＮＤ回路4
及びＮＭＯＳトランジスタＮ1等が破壊されてしまうお
それを防ぐ役割をはたしている。
【００１８】以上本発明第1の実施の形態による出力回
路によれば、各入力端子に与えられる入力信号に対して
は従来の出力回路と同様の出力信号を出力端子8から出
力する。一方出力端子8に電源端子6の電位（3Ｖ）より
も高い電位（5Ｖ）が外部回路などより入力された場
合、ＰＭＯＳトランジスタＰ12、Ｐ13、Ｐ14の基板であ
るフローティング状態のＮウェルＢ1が5Ｖ付近まで上昇
することによりＰＭＯＳトランジスタＰ12、Ｐ13がオフ
状態となる。このようにＰＭＯＳトランジスタＰ12、Ｐ
13がオフ状態となればＰＭＯＳトランジスタＰ1に対し
て5Ｖの電位が加わりＰＭＯＳトランジスタＰ1のドレイ
ン→基板を通して電源端子6にリーク電流が流れてしま
うことはない。またＰＭＯＳトランジスタＰ12、Ｐ13、
Ｐ14の基板であるフローティング状態のＮウェルＢ1自
体は3Ｖの電源端子6には接続されていないので出力端子
8から電源端子6へリーク電流が流れてしまうことを防ぐ
ことができる。
路によれば、各入力端子に与えられる入力信号に対して
は従来の出力回路と同様の出力信号を出力端子8から出
力する。一方出力端子8に電源端子6の電位（3Ｖ）より
も高い電位（5Ｖ）が外部回路などより入力された場
合、ＰＭＯＳトランジスタＰ12、Ｐ13、Ｐ14の基板であ
るフローティング状態のＮウェルＢ1が5Ｖ付近まで上昇
することによりＰＭＯＳトランジスタＰ12、Ｐ13がオフ
状態となる。このようにＰＭＯＳトランジスタＰ12、Ｐ
13がオフ状態となればＰＭＯＳトランジスタＰ1に対し
て5Ｖの電位が加わりＰＭＯＳトランジスタＰ1のドレイ
ン→基板を通して電源端子6にリーク電流が流れてしま
うことはない。またＰＭＯＳトランジスタＰ12、Ｐ13、
Ｐ14の基板であるフローティング状態のＮウェルＢ1自
体は3Ｖの電源端子6には接続されていないので出力端子
8から電源端子6へリーク電流が流れてしまうことを防ぐ
ことができる。
【００１９】図2は本発明第2の実施の形態の出力回路を
示す回路図である。なお図1と共通する部分には同一の
符号を付してある。以下、図2を用いて本発明第2の実施
の形態の出力回路について説明する。
示す回路図である。なお図1と共通する部分には同一の
符号を付してある。以下、図2を用いて本発明第2の実施
の形態の出力回路について説明する。
【００２０】信号入力端子1は2入力ＮＡＮＤ回路4、2入
力ＮＯＲ回路5のそれぞれ一方の入力端子に接続され、
イネーブル信号入力端子2は2入力ＮＡＮＤ回路4の他方
の入力端子、インバータ回路3の入力端子に接続されて
いる。インバータ回路3の出力端子は2入力ＮＯＲ回路5
の他方の入力端子に接続されている。2入力ＮＡＮＤ回
路4の出力端子はＰＭＯＳトランジスタＰ1のゲート電
極、ＮＭＯＳトランジスタＮ11のソースに接続されてい
る。ＰＭＯＳトランジスタＰ1のソースは電源端子6(3
Ｖ）に、ドレインはＰＭＯＳトランジスタＰ12のソース
及びＰＭＯＳトランジスタＰ13のソースに接続されてい
る。ＮＭＯＳトランジスタＮ11のゲート電極は電源端子
6（3Ｖ）に、ドレインはＰＭＯＳトランジスタＰ12及び
Ｐ13のゲート電極及びＰＭＯＳトランジスタＰ14のソー
スへと接続されている。ＰＭＯＳトランジスタＰ12のド
レインはＰＭＯＳトランジスタＰ12、Ｐ13、Ｐ14及びＰ
25の基板であるＮウェルＢ1に接続され、このＮウェル
は第1の実施の形態と同様にフローティングの状態であ
る。つまり第2の実施の形態ではＰＭＯＳトランジスタ
Ｐ12、Ｐ13、Ｐ14及びＰ25がフローティング状態のＮウ
ェルＢ1内に形成されている。ＰＭＯＳトランジスタＰ2
5のソースはこのフローティング状態のＮウェルＢ1に接
続されている。ＰＭＯＳトランジスタＰ13、Ｐ14及びＰ
25のドレインは出力端子8に接続されている。ＰＭＯＳ
トランジスタＰ14及びＰ25のゲート電極は電源端子6（3
Ｖ）に接続されている。2入力ＮＯＲ回路5の出力端子は
ＮＭＯＳトランジスタＮ1のゲート電極に接続され、Ｎ
ＭＯＳトランジスタＮ1のソースは接地端子7とドレイン
はＮＭＯＳトランジスタＮ12のソースと接続されてい
る。ＮＭＯＳトランジスタＮ12のドレインは出力端子
8、ゲート電極は電源端子6（3Ｖ）に接続されている。
なおＰＭＯＳトランジスタＰ1の基板は電源端子6に接続
されている。
力ＮＯＲ回路5のそれぞれ一方の入力端子に接続され、
イネーブル信号入力端子2は2入力ＮＡＮＤ回路4の他方
の入力端子、インバータ回路3の入力端子に接続されて
いる。インバータ回路3の出力端子は2入力ＮＯＲ回路5
の他方の入力端子に接続されている。2入力ＮＡＮＤ回
路4の出力端子はＰＭＯＳトランジスタＰ1のゲート電
極、ＮＭＯＳトランジスタＮ11のソースに接続されてい
る。ＰＭＯＳトランジスタＰ1のソースは電源端子6(3
Ｖ）に、ドレインはＰＭＯＳトランジスタＰ12のソース
及びＰＭＯＳトランジスタＰ13のソースに接続されてい
る。ＮＭＯＳトランジスタＮ11のゲート電極は電源端子
6（3Ｖ）に、ドレインはＰＭＯＳトランジスタＰ12及び
Ｐ13のゲート電極及びＰＭＯＳトランジスタＰ14のソー
スへと接続されている。ＰＭＯＳトランジスタＰ12のド
レインはＰＭＯＳトランジスタＰ12、Ｐ13、Ｐ14及びＰ
25の基板であるＮウェルＢ1に接続され、このＮウェル
は第1の実施の形態と同様にフローティングの状態であ
る。つまり第2の実施の形態ではＰＭＯＳトランジスタ
Ｐ12、Ｐ13、Ｐ14及びＰ25がフローティング状態のＮウ
ェルＢ1内に形成されている。ＰＭＯＳトランジスタＰ2
5のソースはこのフローティング状態のＮウェルＢ1に接
続されている。ＰＭＯＳトランジスタＰ13、Ｐ14及びＰ
25のドレインは出力端子8に接続されている。ＰＭＯＳ
トランジスタＰ14及びＰ25のゲート電極は電源端子6（3
Ｖ）に接続されている。2入力ＮＯＲ回路5の出力端子は
ＮＭＯＳトランジスタＮ1のゲート電極に接続され、Ｎ
ＭＯＳトランジスタＮ1のソースは接地端子7とドレイン
はＮＭＯＳトランジスタＮ12のソースと接続されてい
る。ＮＭＯＳトランジスタＮ12のドレインは出力端子
8、ゲート電極は電源端子6（3Ｖ）に接続されている。
なおＰＭＯＳトランジスタＰ1の基板は電源端子6に接続
されている。
【００２１】次にこの回路の動作について説明する。
【００２２】まずイネーブル信号入力端子2に入力信号
として”Ｌ”レベル（0Ｖ）の信号が入力された場合、2
入力ＮＡＮＤ回路4の出力は”Ｈ”レベル（3Ｖ）となり
ＰＭＯＳトランジスタＰ1はオフ状態となる。またイン
バータ回路3を介して”Ｈ”レベルの信号が2入力ＮＯＲ
回路5に入力されるため2入力ＮＯＲ回路5の出力は”
Ｌ”レベルとなりＮＭＯＳトランジスタＮ1はオフ状態
となる。このようにイネーブル信号入力端子2への入力
信号が”Ｌ”レベルの場合、ＰＭＯＳトランジスタＰ
1、ＮＭＯＳトランジスタＮ1がともにオフ状態となり出
力端子8は信号入力端子1への入力信号に係わらずフロー
ティングの状態となる。
として”Ｌ”レベル（0Ｖ）の信号が入力された場合、2
入力ＮＡＮＤ回路4の出力は”Ｈ”レベル（3Ｖ）となり
ＰＭＯＳトランジスタＰ1はオフ状態となる。またイン
バータ回路3を介して”Ｈ”レベルの信号が2入力ＮＯＲ
回路5に入力されるため2入力ＮＯＲ回路5の出力は”
Ｌ”レベルとなりＮＭＯＳトランジスタＮ1はオフ状態
となる。このようにイネーブル信号入力端子2への入力
信号が”Ｌ”レベルの場合、ＰＭＯＳトランジスタＰ
1、ＮＭＯＳトランジスタＮ1がともにオフ状態となり出
力端子8は信号入力端子1への入力信号に係わらずフロー
ティングの状態となる。
【００２３】この状態で出力端子8に対して外部の電源
端子等より5Ｖが印加された場合（例えば出力端子8が接
続されているバスが5Ｖになった場合など）、ＰＭＯＳ
トランジスタＰ13、Ｐ14、Ｐ25のドレインー基板間のダ
イオードに順方向の電圧が加わることになり、これらの
ダイオードに電流が流れる。この結果、基板であるＮウ
ェルＢ1が5Ｖ付近まで上昇する。ＮウェルＢ1が5Ｖ付近
まで上昇した結果ＰＭＯＳトランジスタＰ14及びＰ25は
ゲート電位が3Ｖであるため基板電位の方が相対的に高
くなりオン状態になる。ＰＭＯＳトランジスタＰ14がオ
ン状態になるため出力端子に印加された5ＶはＰＭＯＳ
トランジスタＰ14のソースに現われ、このＰＭＯＳトラ
ンジスタＰ14のソースに接続されているＰＭＯＳトラン
ジスタＰ12、Ｐ13のゲート電極が5Ｖとなる。またＰＭ
ＯＳトランジスタＰ25もオン状態になるためＮウェルＢ
1の電位は第1の実施の形態のように5Ｖ付近（5-α）で
はなく5Ｖとなっており基板のＮウェルＢ1とＰＭＯＳト
ランジスタＰ12、Ｐ13のゲート電位が全く同じ電位とな
る。このためＰＭＯＳトランジスタＰ12、Ｐ13は第1の
実施の形態よりも安定した動作でオフ状態となる。ＰＭ
ＯＳトランジスタＰ12、Ｐ13がオフ状態になれば出力端
子8に与えられた5ＶがＰＭＯＳトランジスタＰ1に伝わ
りＰＭＯＳトランジスタＰ1の基板を通してリーク電流
が流れてしまうことはない。なおこの第2の実施の形態
においてＰＭＯＳトランジスタＰ12、Ｐ13、Ｐ25の基板
であるＮウェルＢ1は第1の実施の形態同様フローティン
グ状態であるためＰＭＯＳトランジスタＰ12、Ｐ13、Ｐ
25のドレインー基板間ダイオードにより基板のＮウェル
Ｂ1を通して電源端子6にリーク電流が流れてしまう心配
もない。
端子等より5Ｖが印加された場合（例えば出力端子8が接
続されているバスが5Ｖになった場合など）、ＰＭＯＳ
トランジスタＰ13、Ｐ14、Ｐ25のドレインー基板間のダ
イオードに順方向の電圧が加わることになり、これらの
ダイオードに電流が流れる。この結果、基板であるＮウ
ェルＢ1が5Ｖ付近まで上昇する。ＮウェルＢ1が5Ｖ付近
まで上昇した結果ＰＭＯＳトランジスタＰ14及びＰ25は
ゲート電位が3Ｖであるため基板電位の方が相対的に高
くなりオン状態になる。ＰＭＯＳトランジスタＰ14がオ
ン状態になるため出力端子に印加された5ＶはＰＭＯＳ
トランジスタＰ14のソースに現われ、このＰＭＯＳトラ
ンジスタＰ14のソースに接続されているＰＭＯＳトラン
ジスタＰ12、Ｐ13のゲート電極が5Ｖとなる。またＰＭ
ＯＳトランジスタＰ25もオン状態になるためＮウェルＢ
1の電位は第1の実施の形態のように5Ｖ付近（5-α）で
はなく5Ｖとなっており基板のＮウェルＢ1とＰＭＯＳト
ランジスタＰ12、Ｐ13のゲート電位が全く同じ電位とな
る。このためＰＭＯＳトランジスタＰ12、Ｐ13は第1の
実施の形態よりも安定した動作でオフ状態となる。ＰＭ
ＯＳトランジスタＰ12、Ｐ13がオフ状態になれば出力端
子8に与えられた5ＶがＰＭＯＳトランジスタＰ1に伝わ
りＰＭＯＳトランジスタＰ1の基板を通してリーク電流
が流れてしまうことはない。なおこの第2の実施の形態
においてＰＭＯＳトランジスタＰ12、Ｐ13、Ｐ25の基板
であるＮウェルＢ1は第1の実施の形態同様フローティン
グ状態であるためＰＭＯＳトランジスタＰ12、Ｐ13、Ｐ
25のドレインー基板間ダイオードにより基板のＮウェル
Ｂ1を通して電源端子6にリーク電流が流れてしまう心配
もない。
【００２４】図5の上図は出力端子8に加える電圧をＯＵ
ＴとしてＯＵＴを0→5.5Ｖと変化させた場合のフローテ
ィング状態のＮウェルＢ1の電位変化、ＰＭＯＳトラン
ジスタＰ12、Ｐ13のゲート電極に与えられる電位（Ｓ2
3）の変化、下図はこの回路の電源端子（3Ｖ）側からみ
た電流をＩＭ2としてＩＭ2を示したものである。前述で
説明したとおりフローティング状態のＮウェルＢ1は出
力端子8に5Ｖが加えられた場合、5Ｖまで上昇しており
ＰＭＯＳトランジスタＰ12、Ｐ13のゲート電極には同じ
5Ｖの電圧が加えられている。このように基板とゲート
に与えられる電位が完全に一致した結果回路の動作はさ
らに安定し回路に流れる電流ＩＭ2は3ｎＡ程度であり第
1の実施の形態に比べさらに小さくなっていることが分
かる。
ＴとしてＯＵＴを0→5.5Ｖと変化させた場合のフローテ
ィング状態のＮウェルＢ1の電位変化、ＰＭＯＳトラン
ジスタＰ12、Ｐ13のゲート電極に与えられる電位（Ｓ2
3）の変化、下図はこの回路の電源端子（3Ｖ）側からみ
た電流をＩＭ2としてＩＭ2を示したものである。前述で
説明したとおりフローティング状態のＮウェルＢ1は出
力端子8に5Ｖが加えられた場合、5Ｖまで上昇しており
ＰＭＯＳトランジスタＰ12、Ｐ13のゲート電極には同じ
5Ｖの電圧が加えられている。このように基板とゲート
に与えられる電位が完全に一致した結果回路の動作はさ
らに安定し回路に流れる電流ＩＭ2は3ｎＡ程度であり第
1の実施の形態に比べさらに小さくなっていることが分
かる。
【００２５】つぎにイネーブル信号入力端子2に入力信
号として”Ｈ”レベルの信号が入力された場合、信号入
力端子1に入力信号として”Ｌ”レベルの信号が入力さ
れると2入力ＮＡＮＤ回路4の出力は”Ｈ”レベルとなり
ＰＭＯＳトランジスタＰ1はオフ状態となる。2入力ＮＯ
Ｒ回路5はどちらの入力端子にも”Ｌ”レベルの信号が
入力されるため、出力は”Ｈ”レベルとなりＮＭＯＳト
ランジスタＮ1はオン状態となる。またＮＭＯＳトラン
ジスタＮ11は常にオン状態であるためＰＭＯＳトランジ
スタＰ12、Ｐ13のゲート電極には2入力ＮＡＮＤ回路4の
出力である”Ｈ”レベルの信号が与えられＰＭＯＳトラ
ンジスタＰ12、Ｐ13共にオフ状態となる。その結果出力
端子8は”Ｌ”レベル（0Ｖ）の信号を出力する。信号入
力端子1に入力信号として”Ｈ”レベルの信号が入力さ
れると2入力ＮＡＮＤ回路4の出力は”Ｌ”レベルとなり
ＰＭＯＳトランジスタＰ1はオン状態となる。2入力ＮＯ
Ｒ回路5の出力は”Ｌ”レベルとなりＮＭＯＳトランジ
スタＮ1はオフ状態となる。またＮＭＯＳトランジスタ
Ｎ11はオン状態であるためＰＭＯＳトランジスタＰ12、
Ｐ13のゲート電極には2入力ＮＡＮＤ回路4の出力であ
る”Ｌ”レベルの信号が与えられている。ＰＭＯＳトラ
ンジスタＰ12、Ｐ13のソースー基板間のダイオードによ
りＰＭＯＳトランジスタＰ12、Ｐ13、Ｐ14の基板である
ＮウェルＢ1は3Ｖ付近まで上昇しているため、ＰＭＯＳ
トランジスタＰ12、Ｐ13は相対的に基板の方が高い電位
となり共にオン状態となる。その結果出力端子8は”
Ｈ”レベル（3Ｖ）の信号を出力する。
号として”Ｈ”レベルの信号が入力された場合、信号入
力端子1に入力信号として”Ｌ”レベルの信号が入力さ
れると2入力ＮＡＮＤ回路4の出力は”Ｈ”レベルとなり
ＰＭＯＳトランジスタＰ1はオフ状態となる。2入力ＮＯ
Ｒ回路5はどちらの入力端子にも”Ｌ”レベルの信号が
入力されるため、出力は”Ｈ”レベルとなりＮＭＯＳト
ランジスタＮ1はオン状態となる。またＮＭＯＳトラン
ジスタＮ11は常にオン状態であるためＰＭＯＳトランジ
スタＰ12、Ｐ13のゲート電極には2入力ＮＡＮＤ回路4の
出力である”Ｈ”レベルの信号が与えられＰＭＯＳトラ
ンジスタＰ12、Ｐ13共にオフ状態となる。その結果出力
端子8は”Ｌ”レベル（0Ｖ）の信号を出力する。信号入
力端子1に入力信号として”Ｈ”レベルの信号が入力さ
れると2入力ＮＡＮＤ回路4の出力は”Ｌ”レベルとなり
ＰＭＯＳトランジスタＰ1はオン状態となる。2入力ＮＯ
Ｒ回路5の出力は”Ｌ”レベルとなりＮＭＯＳトランジ
スタＮ1はオフ状態となる。またＮＭＯＳトランジスタ
Ｎ11はオン状態であるためＰＭＯＳトランジスタＰ12、
Ｐ13のゲート電極には2入力ＮＡＮＤ回路4の出力であ
る”Ｌ”レベルの信号が与えられている。ＰＭＯＳトラ
ンジスタＰ12、Ｐ13のソースー基板間のダイオードによ
りＰＭＯＳトランジスタＰ12、Ｐ13、Ｐ14の基板である
ＮウェルＢ1は3Ｖ付近まで上昇しているため、ＰＭＯＳ
トランジスタＰ12、Ｐ13は相対的に基板の方が高い電位
となり共にオン状態となる。その結果出力端子8は”
Ｈ”レベル（3Ｖ）の信号を出力する。
【００２６】図6はイネーブル信号入力端子2に”Ｈ”レ
ベルの信号が入力されている場合の信号入力端子1に与
える電位をＩＮとしてＩＮを0→3Ｖ（Ｌ→Ｈ）と変化さ
せた場合の出力端子8の電位ＯＵＴ、ＰＭＯＳトランジ
スタＰ1のゲート電位Ｓ21、ＮＭＯＳトランジスタＮ1の
ゲート電位Ｓ22、ＰＭＯＳトランジスタＰ12、Ｐ13のゲ
ート電位Ｓ23、フローティング状態のＮウェルＢ1の電
位である。図のように信号入力端子1に与えられる信号
ＩＮが”Ｌ”レベルで出力端子8はＯＵＴとして”Ｌ”
レベル、信号ＩＮが”Ｈ”レベルで出力端子8はＯＵＴ
として”Ｈ”レベルの信号を出力している。
ベルの信号が入力されている場合の信号入力端子1に与
える電位をＩＮとしてＩＮを0→3Ｖ（Ｌ→Ｈ）と変化さ
せた場合の出力端子8の電位ＯＵＴ、ＰＭＯＳトランジ
スタＰ1のゲート電位Ｓ21、ＮＭＯＳトランジスタＮ1の
ゲート電位Ｓ22、ＰＭＯＳトランジスタＰ12、Ｐ13のゲ
ート電位Ｓ23、フローティング状態のＮウェルＢ1の電
位である。図のように信号入力端子1に与えられる信号
ＩＮが”Ｌ”レベルで出力端子8はＯＵＴとして”Ｌ”
レベル、信号ＩＮが”Ｈ”レベルで出力端子8はＯＵＴ
として”Ｈ”レベルの信号を出力している。
【００２７】以上本発明第2の実施の形態による出力回
路によれば、各信号入力端子に加えられる入力信号に対
しては従来の出力回路と同様の出力信号を出力端子8に
出力する。また出力端子8に電源端子6の電位（3Ｖ）よ
りも高い電位（5Ｖ）が外部回路などより入力されても
ＰＭＯＳトランジスタＰ25の働きによりＰＭＯＳトラン
ジスタＰ12、Ｐ13等の基板であるのＮウェルＢ1がＰＭ
ＯＳトランジスタＰ12、Ｐ13のゲート電位と同電位であ
る5Ｖまで上昇する。このことによりＰＭＯＳトランジ
スタＰ12、Ｐ13は第1の実施の形態よりさらに安定した
動作を行ない出力端子8から電源端子6へリーク電流が流
れてしまうことをより確実に防ぐことができる。
路によれば、各信号入力端子に加えられる入力信号に対
しては従来の出力回路と同様の出力信号を出力端子8に
出力する。また出力端子8に電源端子6の電位（3Ｖ）よ
りも高い電位（5Ｖ）が外部回路などより入力されても
ＰＭＯＳトランジスタＰ25の働きによりＰＭＯＳトラン
ジスタＰ12、Ｐ13等の基板であるのＮウェルＢ1がＰＭ
ＯＳトランジスタＰ12、Ｐ13のゲート電位と同電位であ
る5Ｖまで上昇する。このことによりＰＭＯＳトランジ
スタＰ12、Ｐ13は第1の実施の形態よりさらに安定した
動作を行ない出力端子8から電源端子6へリーク電流が流
れてしまうことをより確実に防ぐことができる。
【００２８】図7は本発明第3の実施の形態の出力回路を
示す回路図である。なお図1、図2と共通する部分には同
一の符号を付してある。以下、図3を用いて本発明の出
力回路について説明する。
示す回路図である。なお図1、図2と共通する部分には同
一の符号を付してある。以下、図3を用いて本発明の出
力回路について説明する。
【００２９】信号入力端子1は2入力ＮＡＮＤ回路4、2入
力ＮＯＲ回路5のそれぞれ一方の入力端子及びＮＭＯＳ
トランジスタＮ75のゲート電極に接続され、イネーブル
信号入力端子2は2入力ＮＡＮＤ回路4の他方の入力端
子、インバータ回路3の入力端子及びＮＭＯＳトランジ
スタＮ76のゲート電極に接続されている。インバータ回
路3の出力端子は2入力ＮＯＲ回路5の他方の入力端子に
接続されている。2入力ＮＡＮＤ回路4の出力端子はＰＭ
ＯＳトランジスタ6のゲート電極、ＮＭＯＳトランジス
タＮ11のソースに接続されている。ＰＭＯＳトランジス
タＰ1のソースは電源端子6（3Ｖ）に、ドレインはＰＭ
ＯＳトランジスタＰ12のソース及びＰＭＯＳトランジス
タＰ13のソースに接続されている。ＮＭＯＳトランジス
タＮ11のドレインはＰＭＯＳトランジスタＰ12及びＰ13
のゲート電極、及びＰＭＯＳトランジスタＰ14のソー
ス、ＮＭＯＳトランジスタＮ74のドレインと接続されて
いる。ＮＭＯＳトランジスタＮ74のソースはＮＭＯＳト
ランジスタＮ75のドレインと接続されている。ＮＭＯＳ
トランジスタＮ75のソースはＮＭＯＳトランジスタＮ76
のドレインと、ＮＭＯＳトランジスタＮ76のソースは接
地端子7と接続されている。ＰＭＯＳトランジスタＰ12
のドレインはＰＭＯＳトランジスタＰ12、Ｐ13及びＰ14
の基板であるフローティング状態のＮウェルＢ1に接続
され、ＰＭＯＳトランジスタＰ13のドレイン及びＰＭＯ
ＳトランジスタＰ14のドレインは出力端子8に接続され
ている。ＰＭＯＳトランジスタＰ14のゲート電極は電源
端子6（3Ｖ）に接続されている。2入力ＮＯＲ回路5の出
力端子はＮＭＯＳトランジスタＮ1のゲート電極に接続
され、ＮＭＯＳトランジスタＮ1のソースは接地端子7と
ドレインはＮＭＯＳトランジスタＮ12のソースと接続さ
れている。ＮＭＯＳトランジスタＮ12のドレインは出力
端子8、ゲート電極は電源端子6（3Ｖ）に接続されてい
る。なおＰＭＯＳトランジスタＰ1の基板は電源端子6に
接続されている。
力ＮＯＲ回路5のそれぞれ一方の入力端子及びＮＭＯＳ
トランジスタＮ75のゲート電極に接続され、イネーブル
信号入力端子2は2入力ＮＡＮＤ回路4の他方の入力端
子、インバータ回路3の入力端子及びＮＭＯＳトランジ
スタＮ76のゲート電極に接続されている。インバータ回
路3の出力端子は2入力ＮＯＲ回路5の他方の入力端子に
接続されている。2入力ＮＡＮＤ回路4の出力端子はＰＭ
ＯＳトランジスタ6のゲート電極、ＮＭＯＳトランジス
タＮ11のソースに接続されている。ＰＭＯＳトランジス
タＰ1のソースは電源端子6（3Ｖ）に、ドレインはＰＭ
ＯＳトランジスタＰ12のソース及びＰＭＯＳトランジス
タＰ13のソースに接続されている。ＮＭＯＳトランジス
タＮ11のドレインはＰＭＯＳトランジスタＰ12及びＰ13
のゲート電極、及びＰＭＯＳトランジスタＰ14のソー
ス、ＮＭＯＳトランジスタＮ74のドレインと接続されて
いる。ＮＭＯＳトランジスタＮ74のソースはＮＭＯＳト
ランジスタＮ75のドレインと接続されている。ＮＭＯＳ
トランジスタＮ75のソースはＮＭＯＳトランジスタＮ76
のドレインと、ＮＭＯＳトランジスタＮ76のソースは接
地端子7と接続されている。ＰＭＯＳトランジスタＰ12
のドレインはＰＭＯＳトランジスタＰ12、Ｐ13及びＰ14
の基板であるフローティング状態のＮウェルＢ1に接続
され、ＰＭＯＳトランジスタＰ13のドレイン及びＰＭＯ
ＳトランジスタＰ14のドレインは出力端子8に接続され
ている。ＰＭＯＳトランジスタＰ14のゲート電極は電源
端子6（3Ｖ）に接続されている。2入力ＮＯＲ回路5の出
力端子はＮＭＯＳトランジスタＮ1のゲート電極に接続
され、ＮＭＯＳトランジスタＮ1のソースは接地端子7と
ドレインはＮＭＯＳトランジスタＮ12のソースと接続さ
れている。ＮＭＯＳトランジスタＮ12のドレインは出力
端子8、ゲート電極は電源端子6（3Ｖ）に接続されてい
る。なおＰＭＯＳトランジスタＰ1の基板は電源端子6に
接続されている。
【００３０】次にこの回路の動作について説明する。
【００３１】まずイネーブル信号入力端子2に入力信号
として”Ｌ”レベルの信号が入力された場合、2入力Ｎ
ＡＮＤ回路4の出力は”Ｈ”レベルとなりＰＭＯＳトラ
ンジスタＰ1はオフ状態となる。またインバータ回路3を
介して”Ｈ”レベルの信号が2入力ＮＯＲ回路5に入力さ
れるため2入力ＮＯＲ回路5の出力は”Ｌ”レベルとなり
ＮＭＯＳトランジスタＮ1はオフ状態となる。このよう
にイネーブル信号入力端子2への入力信号が”Ｌ”レベ
ルの場合、ＰＭＯＳトランジスタＰ1、ＮＭＯＳトラン
ジスタＮ1がともにオフ状態となり出力端子8は信号入力
端子1への入力信号に係わらずフローティングの状態と
なる。
として”Ｌ”レベルの信号が入力された場合、2入力Ｎ
ＡＮＤ回路4の出力は”Ｈ”レベルとなりＰＭＯＳトラ
ンジスタＰ1はオフ状態となる。またインバータ回路3を
介して”Ｈ”レベルの信号が2入力ＮＯＲ回路5に入力さ
れるため2入力ＮＯＲ回路5の出力は”Ｌ”レベルとなり
ＮＭＯＳトランジスタＮ1はオフ状態となる。このよう
にイネーブル信号入力端子2への入力信号が”Ｌ”レベ
ルの場合、ＰＭＯＳトランジスタＰ1、ＮＭＯＳトラン
ジスタＮ1がともにオフ状態となり出力端子8は信号入力
端子1への入力信号に係わらずフローティングの状態と
なる。
【００３２】この状態で出力端子8に対して外部の電源
端子等より5Ｖが印加された場合（例えば出力端子8が接
続されているバスが5Ｖになった場合など）、ＰＭＯＳ
トランジスタＰ13、Ｐ14のドレインー基板間のダイオー
ドに順方向の電圧が加わることになり、このダイオード
に電流が流れることによりＰＭＯＳトランジスタＰ13、
Ｐ14の基板であるＮウェルＢ1が5Ｖ付近まで上昇する。
ＮウェルＢ1が5Ｖ付近まで上昇した結果、ＰＭＯＳトラ
ンジスタＰ14のゲート電位は3Ｖであるため基板電位の
方が相対的に高くなりＰＭＯＳトランジスタＰ14がオン
状態になる。ＰＭＯＳトランジスタＰ14がオン状態にな
るためＰＭＯＳトランジスタＰ14はソースも出力端子8
に印加された電圧（5Ｖ）となり、このＰＭＯＳトラン
ジスタＰ14のソースに接続されているＰＭＯＳトランジ
スタＰ12、Ｐ13のゲート電位も5Ｖとなる。ＰＭＯＳト
ランジスタＰ12、Ｐ13のゲート電位が5ＶとなるとＰＭ
ＯＳトランジスタＰ12、Ｐ13はオフ状態となる。そのた
め出力端子8に与えられた5ＶがＰＭＯＳトランジスタＰ
1に伝わりＰ1の基板を通してリーク電流が流れてしまう
ことはない。またこのＰＭＯＳトランジスタＰ12、Ｐ13
の基板であるＮウェルＢ1はフローティング状態である
ためＰＭＯＳトランジスタＰ12、Ｐ13のドレインー基板
間のダイオードにより電源端子6にリーク電流が流れて
しまう心配もない。
端子等より5Ｖが印加された場合（例えば出力端子8が接
続されているバスが5Ｖになった場合など）、ＰＭＯＳ
トランジスタＰ13、Ｐ14のドレインー基板間のダイオー
ドに順方向の電圧が加わることになり、このダイオード
に電流が流れることによりＰＭＯＳトランジスタＰ13、
Ｐ14の基板であるＮウェルＢ1が5Ｖ付近まで上昇する。
ＮウェルＢ1が5Ｖ付近まで上昇した結果、ＰＭＯＳトラ
ンジスタＰ14のゲート電位は3Ｖであるため基板電位の
方が相対的に高くなりＰＭＯＳトランジスタＰ14がオン
状態になる。ＰＭＯＳトランジスタＰ14がオン状態にな
るためＰＭＯＳトランジスタＰ14はソースも出力端子8
に印加された電圧（5Ｖ）となり、このＰＭＯＳトラン
ジスタＰ14のソースに接続されているＰＭＯＳトランジ
スタＰ12、Ｐ13のゲート電位も5Ｖとなる。ＰＭＯＳト
ランジスタＰ12、Ｐ13のゲート電位が5ＶとなるとＰＭ
ＯＳトランジスタＰ12、Ｐ13はオフ状態となる。そのた
め出力端子8に与えられた5ＶがＰＭＯＳトランジスタＰ
1に伝わりＰ1の基板を通してリーク電流が流れてしまう
ことはない。またこのＰＭＯＳトランジスタＰ12、Ｐ13
の基板であるＮウェルＢ1はフローティング状態である
ためＰＭＯＳトランジスタＰ12、Ｐ13のドレインー基板
間のダイオードにより電源端子6にリーク電流が流れて
しまう心配もない。
【００３３】またこの回路構成ではＰＭＯＳトランジス
タＰ14のソースつまり出力端子に5Ｖが加えられた場合
に5Ｖとなる部分にＮＭＯＳトランジスタＮ74、Ｎ75、
Ｎ76が接続されている。この場合出力端子8から接地端
子7へのリーク電流が考えられる。しかしイネーブル信
号入力端子2に与えられる信号が”Ｌ”レベルの場合、
ＮＭＯＳトランジスタＮ76は常にオフ状態となってい
る。そのため信号入力端子1に与えられる信号が”Ｈ”
レベルに変化してＮＭＯＳトランジスタＮ75がオン状態
になってもイネーブル信号入力端子2に与えられる信号
が”Ｌ”レベルであるかぎり出力端子8からトランジス
タＰ14→Ｎ74→Ｎ75→Ｎ76という順路で接地端子7にリ
ーク電流が流れてしまうことはありえない。
タＰ14のソースつまり出力端子に5Ｖが加えられた場合
に5Ｖとなる部分にＮＭＯＳトランジスタＮ74、Ｎ75、
Ｎ76が接続されている。この場合出力端子8から接地端
子7へのリーク電流が考えられる。しかしイネーブル信
号入力端子2に与えられる信号が”Ｌ”レベルの場合、
ＮＭＯＳトランジスタＮ76は常にオフ状態となってい
る。そのため信号入力端子1に与えられる信号が”Ｈ”
レベルに変化してＮＭＯＳトランジスタＮ75がオン状態
になってもイネーブル信号入力端子2に与えられる信号
が”Ｌ”レベルであるかぎり出力端子8からトランジス
タＰ14→Ｎ74→Ｎ75→Ｎ76という順路で接地端子7にリ
ーク電流が流れてしまうことはありえない。
【００３４】つぎにイネーブル信号入力端子2に入力信
号として”Ｈ”レベルの信号が入力された場合、信号入
力端子1に入力信号として”Ｌ”レベルの信号が入力さ
れると2入力ＮＡＮＤ回路4の出力は”Ｈ”レベルとなり
ＰＭＯＳトランジスタＰ1はオフ状態となる。2入力ＮＯ
Ｒ回路5はどちらの入力端子にも”Ｌ”レベルの信号が
入力されるため、出力は”Ｈ”レベルとなりＮＭＯＳト
ランジスタＮ1はオン状態となる。またＮＭＯＳトラン
ジスタＮ11は常にオン状態であるためＰＭＯＳトランジ
スタＰ12、Ｐ13のゲート電極には2入力ＮＡＮＤ回路4の
出力である”Ｈ”レベルの信号が与えられＰＭＯＳトラ
ンジスタＰ12、Ｐ13共にオフ状態となる。その結果出力
端子8は”Ｌ”レベルの信号を出力する。信号入力端子1
に入力信号として”Ｈ”レベルの信号が入力されると2
入力ＮＡＮＤ回路4の出力は”Ｌ”レベルとなりＰＭＯ
ＳトランジスタＰ1はオン状態となる。2入力ＮＯＲ回路
5の出力は”Ｌ”レベルとなりＮＭＯＳトランジスタＮ1
はオフ状態となる。またＮＭＯＳトランジスタＮ11はオ
ン状態であるためＰＭＯＳトランジスタＰ12、Ｐ13のゲ
ート電極には2入力ＮＡＮＤ回路4の出力である”Ｌ”レ
ベルの信号が与えられている。ＰＭＯＳトランジスタＰ
12、Ｐ13のソースー基板間のダイオードによりＰＭＯＳ
トランジスタＰ12、Ｐ13、Ｐ14の基板であるＮウェルは
3Ｖ付近まで上昇しているため、ＰＭＯＳトランジスタ
Ｐ12、Ｐ13共にオン状態となる。その結果出力端子8
は”Ｈ”レベル（3Ｖ）の信号を出力する。
号として”Ｈ”レベルの信号が入力された場合、信号入
力端子1に入力信号として”Ｌ”レベルの信号が入力さ
れると2入力ＮＡＮＤ回路4の出力は”Ｈ”レベルとなり
ＰＭＯＳトランジスタＰ1はオフ状態となる。2入力ＮＯ
Ｒ回路5はどちらの入力端子にも”Ｌ”レベルの信号が
入力されるため、出力は”Ｈ”レベルとなりＮＭＯＳト
ランジスタＮ1はオン状態となる。またＮＭＯＳトラン
ジスタＮ11は常にオン状態であるためＰＭＯＳトランジ
スタＰ12、Ｐ13のゲート電極には2入力ＮＡＮＤ回路4の
出力である”Ｈ”レベルの信号が与えられＰＭＯＳトラ
ンジスタＰ12、Ｐ13共にオフ状態となる。その結果出力
端子8は”Ｌ”レベルの信号を出力する。信号入力端子1
に入力信号として”Ｈ”レベルの信号が入力されると2
入力ＮＡＮＤ回路4の出力は”Ｌ”レベルとなりＰＭＯ
ＳトランジスタＰ1はオン状態となる。2入力ＮＯＲ回路
5の出力は”Ｌ”レベルとなりＮＭＯＳトランジスタＮ1
はオフ状態となる。またＮＭＯＳトランジスタＮ11はオ
ン状態であるためＰＭＯＳトランジスタＰ12、Ｐ13のゲ
ート電極には2入力ＮＡＮＤ回路4の出力である”Ｌ”レ
ベルの信号が与えられている。ＰＭＯＳトランジスタＰ
12、Ｐ13のソースー基板間のダイオードによりＰＭＯＳ
トランジスタＰ12、Ｐ13、Ｐ14の基板であるＮウェルは
3Ｖ付近まで上昇しているため、ＰＭＯＳトランジスタ
Ｐ12、Ｐ13共にオン状態となる。その結果出力端子8
は”Ｈ”レベル（3Ｖ）の信号を出力する。
【００３５】ここでイネーブル信号入力端子2に入力信
号として”Ｈ”レベルの信号が与えられており、信号入
力端子1に与えられる入力信号が”Ｌ”から”Ｈ”レベ
ルへと変化する場合を考えると、ＮＭＯＳトランジスタ
Ｎ74は常にオン状態、ＮＭＯＳトランジスタＮ75のゲー
ト電位は入力信号ＩＮの変化に応じて”Ｌ”→”Ｈ”レ
ベルへと変化する。またＮＭＯＳトランジスタＮ76はイ
ネーブル信号入力端子2に与えられている信号が”Ｈ”
レベルのためオン状態である。ＮＭＯＳトランジスタＮ
75のゲート電位が”Ｈ”レベルへと変化するとＮＭＯＳ
トランジスタＮ75はオン状態となりＮＭＯＳトランジス
タＮ74、Ｎ75共にオン状態となるためＰＭＯＳトランジ
スタＰ13のゲートに与えられる電位が2入力ＮＡＮＤ回
路4、ＮＭＯＳトランジスタＮ11を介さずに”Ｈ”→”
Ｌ”レベルへと変化する。つまりネーブル信号入力端子
2に入力信号として”Ｈ”レベルの信号が与えられてお
り、信号入力端子1に与えられる入力信号が”Ｌ”か
ら”Ｈ”レベルへと変化する場合、ＰＭＯＳトランジス
タＰ13のオフ状態→オン状態の動作が第1、第2の実施の
形態よりも高速になる。
号として”Ｈ”レベルの信号が与えられており、信号入
力端子1に与えられる入力信号が”Ｌ”から”Ｈ”レベ
ルへと変化する場合を考えると、ＮＭＯＳトランジスタ
Ｎ74は常にオン状態、ＮＭＯＳトランジスタＮ75のゲー
ト電位は入力信号ＩＮの変化に応じて”Ｌ”→”Ｈ”レ
ベルへと変化する。またＮＭＯＳトランジスタＮ76はイ
ネーブル信号入力端子2に与えられている信号が”Ｈ”
レベルのためオン状態である。ＮＭＯＳトランジスタＮ
75のゲート電位が”Ｈ”レベルへと変化するとＮＭＯＳ
トランジスタＮ75はオン状態となりＮＭＯＳトランジス
タＮ74、Ｎ75共にオン状態となるためＰＭＯＳトランジ
スタＰ13のゲートに与えられる電位が2入力ＮＡＮＤ回
路4、ＮＭＯＳトランジスタＮ11を介さずに”Ｈ”→”
Ｌ”レベルへと変化する。つまりネーブル信号入力端子
2に入力信号として”Ｈ”レベルの信号が与えられてお
り、信号入力端子1に与えられる入力信号が”Ｌ”か
ら”Ｈ”レベルへと変化する場合、ＰＭＯＳトランジス
タＰ13のオフ状態→オン状態の動作が第1、第2の実施の
形態よりも高速になる。
【００３６】以上本発明第3の実施の形態による出力回
路によれば、各入力端子に与えられる入力信号に対して
は従来の出力回路と同様の出力信号を出力端子8に出力
する。また出力端子8に電源端子6の電位（3Ｖ）よりも
高い電位（5Ｖ）が外部回路などより入力されてもＰＭ
ＯＳトランジスタＰ12、Ｐ13、Ｐ14の基板であるＮウェ
ル（Ｂ1）が5Ｖ付近まで上昇することによりＰＭＯＳト
ランジスタＰ12、Ｐ13がオフ状態となり出力端子8から
電源端子6へリーク電流が流れてしまうことを防ぐこと
ができる。イネーブル入力信号端子2に与えられる信号
が”Ｈ”レベルで、信号入力端子1に与えられる入力信
号が”Ｌ”→”Ｈ”レベルへと変化する（つまり出力レ
ベルが”Ｌ”→”Ｈ”レベルへと変化する）場合、ＰＭ
ＯＳトランジスタＰ13のゲートに与えられる電位が2入
力ＮＡＮＤ回路4、ＮＭＯＳトランジスタＮ11を介さず
に”Ｈ”→”Ｌ”レベルへと変化するのでＰＭＯＳトラ
ンジスタＰ13のオフからオン状態への変化がより速くな
り出力信号の変化もより高速になる。
路によれば、各入力端子に与えられる入力信号に対して
は従来の出力回路と同様の出力信号を出力端子8に出力
する。また出力端子8に電源端子6の電位（3Ｖ）よりも
高い電位（5Ｖ）が外部回路などより入力されてもＰＭ
ＯＳトランジスタＰ12、Ｐ13、Ｐ14の基板であるＮウェ
ル（Ｂ1）が5Ｖ付近まで上昇することによりＰＭＯＳト
ランジスタＰ12、Ｐ13がオフ状態となり出力端子8から
電源端子6へリーク電流が流れてしまうことを防ぐこと
ができる。イネーブル入力信号端子2に与えられる信号
が”Ｈ”レベルで、信号入力端子1に与えられる入力信
号が”Ｌ”→”Ｈ”レベルへと変化する（つまり出力レ
ベルが”Ｌ”→”Ｈ”レベルへと変化する）場合、ＰＭ
ＯＳトランジスタＰ13のゲートに与えられる電位が2入
力ＮＡＮＤ回路4、ＮＭＯＳトランジスタＮ11を介さず
に”Ｈ”→”Ｌ”レベルへと変化するのでＰＭＯＳトラ
ンジスタＰ13のオフからオン状態への変化がより速くな
り出力信号の変化もより高速になる。
【００３７】またこの回路構成ではイネーブル信号端子
2に与えられる信号が”Ｌ”レベルの場合、ＮＭＯＳト
ランジスタＮ76は常にオフ状態となっている。そのため
入力信号端子1に与えられる信号が”Ｈ”レベルに変化
してもイネーブル信号端子2に与えられる信号が”Ｌ”
レベルであるかぎり出力端子8から接地端子7にリーク電
流が流れてしまうことはあり得ない。
2に与えられる信号が”Ｌ”レベルの場合、ＮＭＯＳト
ランジスタＮ76は常にオフ状態となっている。そのため
入力信号端子1に与えられる信号が”Ｈ”レベルに変化
してもイネーブル信号端子2に与えられる信号が”Ｌ”
レベルであるかぎり出力端子8から接地端子7にリーク電
流が流れてしまうことはあり得ない。
【００３８】なお本発明の実施の形態は本文中説明した
ようなトライステートの出力回路に限定されるものでは
なく、通常のプッシュプル出力回路に用いても同様の効
果を奏するものである。また図1、図2におけるＮＭＯＳ
トランジスタＮ11、Ｎ12及び図7におけるＮＭＯＳトラ
ンジスタＮ11、Ｎ12、Ｎ74は出力端子8への5Ｖの電圧印
加により他の素子が破壊される恐れを防ぐためのもの
で、他の素子が5Ｖで破壊される恐れがなければ、削除
してもリーク電流を抑える効果には何ら支障はない。
ようなトライステートの出力回路に限定されるものでは
なく、通常のプッシュプル出力回路に用いても同様の効
果を奏するものである。また図1、図2におけるＮＭＯＳ
トランジスタＮ11、Ｎ12及び図7におけるＮＭＯＳトラ
ンジスタＮ11、Ｎ12、Ｎ74は出力端子8への5Ｖの電圧印
加により他の素子が破壊される恐れを防ぐためのもの
で、他の素子が5Ｖで破壊される恐れがなければ、削除
してもリーク電流を抑える効果には何ら支障はない。
【００３９】
【発明の効果】以上説明したように本発明による出力回
路によれば、出力端子に電源端子の電位（例えば3Ｖ）
よりも高い電位（例えば5Ｖ）が外部回路などより入力
されてもフローティング状態のウェルが外部回路などよ
り入力された高い電位付近まで上昇することにより、こ
のウェル内に形成された第2のトランジスタがオフ状態
となり第1のトランジスタに対して外部回路などより入
力された高い電位が加わることはない。また第2のトラ
ンジスタの基板であるフローティング状態のウェル自体
は電源端子に接続されていないので出力端子から電源端
子へリーク電流が流れてしまうことを防ぐことができ
る。
路によれば、出力端子に電源端子の電位（例えば3Ｖ）
よりも高い電位（例えば5Ｖ）が外部回路などより入力
されてもフローティング状態のウェルが外部回路などよ
り入力された高い電位付近まで上昇することにより、こ
のウェル内に形成された第2のトランジスタがオフ状態
となり第1のトランジスタに対して外部回路などより入
力された高い電位が加わることはない。また第2のトラ
ンジスタの基板であるフローティング状態のウェル自体
は電源端子に接続されていないので出力端子から電源端
子へリーク電流が流れてしまうことを防ぐことができ
る。
【図１】本発明第1の実施の形態の出力回路を示す回路
図
図
【図２】本発明第2の実施の形態の出力回路を示す回路
図
図
【図３】本発明第1の実施の形態における出力端子8に与
えられる電圧とリーク電流の関係を示す図
えられる電圧とリーク電流の関係を示す図
【図４】本発明第1の実施の形態における信号入力端子
に与えられる電圧と各部の電圧の関係を示す図
に与えられる電圧と各部の電圧の関係を示す図
【図５】本発明第2の実施の形態における出力端子8に与
えられる電圧とリーク電流の関係を示す図
えられる電圧とリーク電流の関係を示す図
【図６】本発明第2の実施の形態における信号入力端子
に与えられる電圧と各部の電圧の関係を示す図
に与えられる電圧と各部の電圧の関係を示す図
【図７】本発明第3の実施の形態の出力回路を示す回路
図
図
【図８】従来の出力回路を示す回路図
1…信号入力端子、 2…イネーブル信号入力端子、 3
…インバータ、4…2入力ＮＡＮＤ回路、5…2入力ＮＯＲ
回路、6…３Ｖの電源電位が与えられた電源端子、7…接
地電位が与えられた接地端子、8…出力端子、Ｂ1…フロ
ーティング状態のＮウェル、Ｐ1、Ｐ12、Ｐ13、Ｐ14、
Ｐ25…ＰＭＯＳトランジスタ、Ｎ1、Ｎ11、Ｎ12、Ｎ7
4、Ｎ75、Ｎ76…ＮＭＯＳトランジスタ
…インバータ、4…2入力ＮＡＮＤ回路、5…2入力ＮＯＲ
回路、6…３Ｖの電源電位が与えられた電源端子、7…接
地電位が与えられた接地端子、8…出力端子、Ｂ1…フロ
ーティング状態のＮウェル、Ｐ1、Ｐ12、Ｐ13、Ｐ14、
Ｐ25…ＰＭＯＳトランジスタ、Ｎ1、Ｎ11、Ｎ12、Ｎ7
4、Ｎ75、Ｎ76…ＮＭＯＳトランジスタ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平８−65135（ＪＰ，Ａ) 特開 平７−202678（ＪＰ，Ａ) 特開 平７−297701（ＪＰ，Ａ) 特開 平８−8715（ＪＰ，Ａ) 特開 平６−216752（ＪＰ，Ａ) 特開 平８−237102（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 19/00
Claims (16)
- 【請求項１】 第1のノードに接続されたゲートと、第1
の電源端子に接続された一方の端子と、第2のノードに
接続された他方の端子と、前記第1の電源端子に接続さ
れた基板端子を有する第1のＭＯＳトランジスタと、 前記第1のノードに接続されたゲートと、前記第2のノー
ドに接続された一方の端子と、出力端子に接続された他
方の端子と、フローティング状態である第3のノードに
接続された基板端子を有する第2のＭＯＳトランジスタ
と、 前記第1の電源端子に接続されたゲートと、前記第1のノ
ードに接続された一方の端子と、前記出力端子に接続さ
れた他方の端子と、前記第3のノードに接続された基板
端子を有する第3のＭＯＳトランジスタとを有すること
を特徴とする出力回路。 - 【請求項２】 前記第1のノードに接続されたゲート
と、前記第2のノードに接続された一方の端子と、前記
第3のノードに接続された他方の端子と、前記第3のノー
ドに接続された基板端子を有する第4のＭＯＳトランジ
スタを有することを特徴とする請求項1記載の出力回
路。 - 【請求項３】 前記第1の電源端子に接続されたゲート
と、前記第3のノードに接続された一方の端子と、前記
出力端子に接続された他方の端子と、前記第3のノード
に接続された基板端子を有する第4のＭＯＳトランジス
タを有することを特徴とする請求項1記載の出力回路。 - 【請求項４】 前記第1のノードに接続されたゲート
と、前記第2のノードに接続された一方の端子と、前記
第3のノードに接続された他方の端子と、前記第3のノー
ドに接続された基板端子を有する第4のＭＯＳトランジ
スタと、 前記第1の電源端子に接続されたゲートと、前記第3のノ
ードに接続された一方の端子と、前記出力端子に接続さ
れた他方の端子と、前記第3のノードに接続された基板
端子を有する第5のＭＯＳトランジスタとを有すること
を特徴とする請求項1記載の出力回路。 - 【請求項５】 第1の入力信号が与えられる第1の入力信
号端子と、 第2の入力信号が与えられる第2の入力信号端子と、 第1のノードに接続されたゲートと、第1の電位を持つ第
1の電源端子に接続された一方の端子と、第2のノードに
接続された他方の端子と、前記第1の電位を持つ第1の電
源端子に接続された基板端子を有する第1のＭＯＳトラ
ンジスタと、 前記第1のノードに接続されたゲートと、前記第2のノー
ドに接続された一方の端子と、出力端子に接続された他
方の端子と、フローティング状態の第3のノードに接続
された基板端子を有する第2のＭＯＳトランジスタと、 前記第1の電位を持つ第1の電源端子に接続されたゲート
と、前記第1のノードに接続された一方の端子と、前記
出力端子に接続された他方の端子と、前記第3のノード
に接続された基板端子を有する第3のＭＯＳトランジス
タと、 前記第1の入力端子に接続されたゲートと、前記第1のノ
ードに接続された一方の端子と、第4のノードに接続さ
れた他方の端子と、第2の電位を持つ第2の電源端子に接
続された基板端子とを有する第4のＭＯＳトランジスタ
と、 前記第2の入力端子に接続されたゲートと、前記第4のノ
ードに接続された一方の端子と、前記第2の電位を持つ
第2の電源端子に接続された他方の端子と、前記第2の電
位を持つ第2の電源端子に接続された基板端子とを有す
る第5のＭＯＳトランジスタを有することを特徴とする
出力回路。 - 【請求項６】 前記第1のノードに接続されたゲート
と、第2のノードに接続された一方の端子と、前記第3の
ノードに接続された他方の端子と、該第3のノードに接
続された基板端子を有する第6のＭＯＳトランジスタを
有することを特徴とする請求項5記載の出力回路。 - 【請求項７】 前記第1の電位を持つ第1の電源端子に接
続されたゲートと、前記第3のノードに接続された一方
の端子と、前記出力端子に接続された他方の端子と、前
記第3のノードに接続された基板端子を有する第6のＭＯ
Ｓトランジスタを有することを特徴とする請求項5記載
の出力回路。 - 【請求項８】 前記第1のノードに接続されたゲート
と、前記第2のノードに接続された一方の端子と、前記
第3のノードに接続された他方の端子と、前記第3のノー
ドに接続された基板端子を有する第6のＭＯＳトランジ
スタと、 前記第1の電位を持つ第1の電源端子に接続されたゲート
と、前記第3のノードに接続された一方の端子と、前記
出力端子に接続された他方の端子と、前記第3のノード
に接続された基板端子を有する第7のＭＯＳトランジス
タを有することを特徴とする請求項5記載の出力回路。 - 【請求項９】 第1のノードに接続されたゲートと、第1
の電源端子に接続された一方の端子と、第2のノードに
接続された他方の端子を有する第1のＭＯＳトランジス
タと、 前記第1のノードに接続されたゲートと、前記第2のノー
ドに接続された一方の端子と、出力端子に接続された他
方の端子とを有するフローティング状態のウェル内に形
成された第2のＭＯＳトランジスタと、 前記第1の電源端子に接続されたゲートと、前記第1のノ
ードに接続された一方の端子と、前記出力端子に接続さ
れた他方の端子を有する前記フローティング状態のウェ
ル内に形成された第3のＭＯＳトランジスタとを有する
ことを特徴とする出力回路。 - 【請求項１０】 前記第1のノードに接続されたゲート
と、前記第2のノードに接続された一方の端子と、前記
フローティング状態のウェルに接続された他方の端子と
を有する前記フローティング状態のウェル内に形成され
た第4のＭＯＳトランジスタを有することを特徴とする
請求項9記載の出力回路。 - 【請求項１１】 前記第1の電源端子に接続されたゲー
トと、前記フローティング状態のウェルに接続された一
方の端子と、前記出力端子に接続された他方の端子とを
有する前記フローティング状態のウェル内に形成された
第4のＭＯＳトランジスタを有することを特徴とする請
求項9記載の出力回路。 - 【請求項１２】 前記第1のノードに接続されたゲート
と、前記第2のノードに接続された一方の端子と、前記
フローティング状態のウェルに接続された他方の端子と
を有する前記フローティング状態のウェル内に形成され
た第4のＭＯＳトランジスタと、 前記第1の電源端子に接続されたゲートと、前記フロー
ティング状態のウェルに接続された一方の端子と、前記
出力端子に接続された他方の端子とを有する前記フロー
ティング状態のウェル内に形成された第5のＭＯＳトラ
ンジスタを有することを特徴とする請求項9記載の出力
回路。 - 【請求項１３】 第1の入力信号が与えられる第1の入力
信号端子と、 第2の入力信号が与えられる第2の入力信号端子と、 第1のノードに接続されたゲートと、第1の電位を持つ第
1の電源端子に接続された一方の端子と、第2のノードに
接続された他方の端子とを有する第1のＭＯＳトランジ
スタと、 前記第1のノードに接続されたゲートと、前記第2のノー
ドに接続された一方の端子と、出力端子に接続された他
方の端子とを有する前記フローティング状態のウェル内
に形成された第2のＭＯＳトランジスタと、 前記第1の電位を持つ第1の電源端子に接続されたゲート
と、前記第1のノードに接続された一方の端子と、前記
出力端子に接続された他方の端子とを有する前記フロー
ティング状態のウェル内に形成された第3のＭＯＳトラ
ンジスタと、 前記第1の入力端子に接続されたゲートと、前記第1のノ
ードに接続された一方の端子と、第4のノードに接続さ
れた他方の端子とを有する第4のＭＯＳトランジスタ
と、 前記第2の入力端子に接続されたゲートと、前記第4のノ
ードに接続された一方の端子と、前記第2の電位を持つ
第2の電源端子に接続された他方の端子とを有する第5の
ＭＯＳトランジスタを有することを特徴とする出力回
路。 - 【請求項１４】 前記第1のノードに接続されたゲート
と、第2のノードに接続された一方の端子と、前記フロ
ーティング状態のウェル内に接続された他方の端子とを
有する前記フローティング状態のウェル内に形成された
第6のＭＯＳトランジスタを有することを特徴とする請
求項13記載の出力回路。 - 【請求項１５】 前記第1の電位を持つ第1の電源端子に
接続されたゲートと、前記フローティング状態のウェル
に接続された一方の端子と、前記出力端子に接続された
他方の端子とを有する前記フローティング状態のウェル
内に形成された第6のＭＯＳトランジスタを有すること
を特徴とする請求項13記載の出力回路。 - 【請求項１６】 前記第1のノードに接続されたゲート
と、前記第2のノードに接続された一方の端子と、前記
フローティング状態のウェルに接続された他方の端子と
を有する前記フローティング状態のウェル内に形成され
た第6のＭＯＳトランジスタと、前記第1の電位を持つ第
1の電源端子に接続されたゲートと、前記フローティン
グ状態のウェルに接続された一方の端子と、前記出力端
子に接続された他方の端子とを有する前記フローティン
グ状態のウェル内に形成された第7のＭＯＳトランジス
タを有することを特徴とする請求項13記載の出力回路。
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