KR100382093B1 - 출력회로 - Google Patents

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Abstract

외부소자의 전원전압이 내부장치의 전원전압보다 높은 경우에도 외부소자의 전원으로부터 내부장치의 전원으로의 리크전류의 발생을 억제하는 출력회로이다.
출력단자 (8) 에 전원단자 (6) 의 전위 (3 V) 보다도 높은 전위 (5 V) 가 외부회로 등으로부터 입력되어도 PMOS 트랜지스터 (P12, P13, P14) 의 기판인 플로팅 상태의 N웰 (B1) 이 5 V 부근까지 상승함으로써 PMOS 트랜지스터 (P12, P13) 가 오프상태가 된다. PMOS 트랜지스터 (P12, P13) 가 오프상태가 되면 PMOS 트랜지스터 (P1) 에 대하여 5 V 의 전위가 가해져 PMOS 트랜지스터 (P1) 의 기판을 통하여 전원단자 (6) 에 리크전류가 흐르는 일은 없다. 또 PMOS 트랜지스터 (P12, P13, P14) 의 기판인 플로팅 상태의 N웰 (B1) 자체는 3 V 의 전원단자 (6) 에 접속되어 있지 않으므로, 출력단자 (8) 로부터 전원단자 (6) 로 리크전류가 흐르는 것을 방지할 수 있다.

Description

출력회로
종래, 반도체 집적회로의 출력회로에는 제 8 도에 나타내는 바와 같은 것이 있었다. 이하, 제 8 도를 이용하여 종래의 출력회로에 대하여 설명한다.
종래의 출력회로는 신호입력단자 (1), 인에이블신호 입력단자 (2), 인버터 (3), 2입력 NAND 회로 (4), 2입력 NOR 회로 (5), PMOS 트랜지스터 (P1), NMOS 트랜지스터 (N1), 3 V 의 전원전위가 공급된 전원단자 (6), 접지전위가 공급된 접지단자 (7), 및 출력단자 (8) 로 구성되어 있다.
신호입력단자 (1) 는 2입력 NAND 회로 (4), 2입력 NOR 회로 (5) 의 각각 한 쪽의 입력단자에 접속된다. 인에이블신호 입력단자 (2) 는 2입력 NADN 회로 (4) 의 다른쪽의 입력단자 및 인버터회로 (3) 의 입력단자에 접속되어 있다. 인버터회로 (3) 의 출력단자는 2입력 NOR 회로 (5) 의 다른쪽의 입력단자에 접속되어 있다. 2입력 NAND 회로 (4) 의 출력단자는 PMOS 트랜지스터 (P1) 의 게이트전극에 접속되고, 2입력 NOR 회로 (5) 의 출력단자는 NMOS 트랜지스터 (N1) 의 게이트전극에 접속되어 있다. PMOS 트랜지스터 (P1) 는 전원단자(6)(3V) 와 출력단자 (8) 의 사이에 접속되어 있다. PMOS 트랜지스터 (P1) 의 기판인 N웰은 3 V 의 전원단자 (6) 에 접속되어 있다. NMOS 트랜지스터 (N1) 는 접지단자 (7) 와 출력단자 (8) 의 사이에 접속되어 있다. NMOS 트랜지스터 (N1) 의 기판 (P웰) 은 접지단자 (7) 에 접속되어 있다.
다음에 이 회로의 동작을 설명한다. 우선 인에이블신호 입력단자 (2) 에 입력신호로서 "L" 레벨 (0 V) 의 신호가 입력된 경우, 2입력 NAND 회로 (4) 출력이 "H" 레벨, 2입력 NOR 회로 (5) 의 출력이 "L" 레벨이 된다. 따라서 PMOS 트랜지스터 (P1), NMOS 트랜지스터 (N1) 는 오프상태가 된다. 그 결과, 출력단자 (8) 는 신호입력단자 (1) 로의 입력신호에 관계없이 플로팅 상태가 된다.
다음에 인에이블신호 입력단자 (2) 에 입력신호로서 "H" 레벨의 신호가 입력된 경우, 신호입력단자 (1) 에 "L" 레벨의 신호가 입력되면 PMOS 트랜지스터 (P1) 는 오프상태, NMOS 트랜지스터 (N1) 는 온상태가 된다. 그 결과, 출력단자 (8) 는 "L" 레벨의 신호를 출력한다. 한편 신호입력단자 (1) 에 "H" 레벨의 신호가 입력되면 PMOS 트랜지스터 (P1) 는 온상태, NMOS 트랜지스터 (N1) 는 오프상태가 된다. 그 결과, 출력단자 (8) 는 "H" 레벨의 신호를 출력한다.
그러나 제 8 도와 같은 종래의 출력회로에서는, 출력단자 (8) 에 3 V 보다도 높은 전원전압의 외부소자, 예를 들면 5 V 의 신호가 공급되는 버스 등을 접속한 경우, 출력단자 (8) 가 플로팅 상태가 되어 있을 때 출력단자 (8) 에 버스에 주어진 5 V 의 전압이 가해지는 경우가 있다. 출력단자 (8) 에 5 V 의 전압이 가해지면 PMOD 트랜지스터 (P1) 의 드레인 (P 액티브) 이 5 V 가 된다. 이PMOS 트랜지스터 (P1) 의 기판 (N웰) 은 3 V 의 전원단자 (6) 에 접속되어 있으므로, 드레인 (P 액티브) - 기판 (N웰) 사이의 다이오드에 순방향의 전압이 가해지게 된다. 따라서 이 드레인 - 기판간의 다이오드에 전류가 흐르게 된다. 이 와같이 출력단자 (8) 에, 5 V 의 신호가 공급되는 버스 등의 영향에 의해 5 V 의 전압이 인가되면, 5 V 의 신호가 공급되는 버스 → 출력단자 (8) → PMOS 트랜지스터 (P1) 의 드레인 → PMOS 트랜지스터 (P1) 의 기판 → 출력회로의 전원단자 (6) 의 경로로 수 mA 라는 단위의 리크전류가 흐르게 될 가능성이 있다. 본 발명은 이와 같은 점을 개선하는 것을 목적으로 한 것이다.
발명의 개시
본 발명의 대표적인 것은 제 1 노드에 접속된 게이트와, 제 1 전위를 갖는 제 1 전원단자에 접속된 한쪽의 단자와, 제 2 노드에 접속된 다른쪽의 단자를 갖는 제 1 MOS 트랜지스터와, 제 1 노드에 접속된 게이트와, 제 2 노드에 접속된 한쪽의 단자와, 출력단자에 접속된 다른쪽의 단자를 갖는 플로팅 상태의 웰내에 형성된 제 2 MOS 트랜지스터와, 제 1 전위를 갖는 제 1 전원단자에 접속된 게이트와, 제 1 노드에 접속된 한쪽의 단자와, 출력단자에 접속된 다른쪽의 단자를 갖는 플로팅 상태의 웰내에 형성된 제 3 MOS 트랜지스터를 갖는 것을 특징으로 하고 있다.
이에 의해 출력단자에 전원단자의 전위 (예를 들면 3 V) 보다도 높은 전위 (예를 들면 5 V) 가 외부회로 등으로부터 입력된 경우, 플로팅 상태의 웰이 외부회로 등으로부터 입력된 높은 전위 부근까지 상승한다. 그 결과, 이 웰내에형성된 제 2 트랜지스터가 오프상태가 되고 제 1 트랜지스터에 대하여 외부회로 등으로부터 입력된 높은 전위가 가해지는 일은 없다. 또 제 2 트랜지스터의 기판인 플로팅 상태의 웰 자체는 전원단자에 접속되어 있지 않으므로, 출력단자로부터 전원단자로 리크전류가 흐르게 되는 것을 방지할 수 있다.
본 발명은 반도체 집적회로에 관한 것이며, 특히 MOS 트랜지스터를 이용한 출력회로에 관한 것이다.
제 1 도는 본 발명 제 1 실시 형태의 출력회로를 나타내는 회로도이다.
제 2 도는 본 발명 제 2 실시 형태의 출력회로를 나타내는 회로도이다.
제 3 도는 본 발명 제 1 실시 형태에 있어서의 출력단자 (8) 에 공급되는 전압과 리크전류의 관계를 나타내는 도면이다.
제 4 도는 본 발명 제 1 실시 형태에 있어서의 신호입력단자에 공급되는 전압과 각 부의 전압의 관계를 나타내는 도면이다.
제 5 도는 본 발명 제 2 실시 형태에 있어서의 출력단자 (8) 에 공급되는 전압과 리크전류의 관계를 나타내는 도면이다.
제 6 도는 본 발명 제 2 실시 형태에 있어서의 신호입력단자에 공급되는 전압과 각 부의 전압의 관계를 나타내는 도면이다.
제 7 도는 본 발명 제 3 실시 형태의 출력회로를 나타내는 회로도이다.
제 8 도는 종래의 출력회로를 나타내는 도면이다.
발명을 실시하기 위한 가장 바람직한 형태
제 1 도는 본 발명 제 1 실시의 형태의 출력회로를 나타내는 회로도이다. 또한 도 8 과 공통되는 부분에는 동일 부호를 붙였다. 이하, 제 1 도를 이용하여 본 발명의 출력회로에 대하여 설명한다.
신호입력단자 (1) 는 2입력 NAND 회로 (4), 2입력 NOR 회로 (5) 의 각각 한쪽의 입력단자에 접속되고, 인에이블신호 입력단자 (2) 는 2입력 NAND 회로 (4) 의 다른쪽의 입력단자, 인버터회로 (3) 의 입력단자에 접속되어 있다. 인버터회로 (3) 의 출력단자는 2입력 NOR 회로 (5) 의 다른쪽의 입력단자에 접속되어 있다. 2입력 NAND 회로 (4) 의 출력단자는 PMOS 트랜지스터 (P1) 의 게이트 전극, NMOS 트랜지스터 (N11) 의 소스에 접속되어 있다. PMOS 트랜지스터 (P1) 의 소스는 전원단자 (6)(3V) 에, 드레인은 PMOS 트랜지스터 (P12) 의 소스 및 PMOS 트랜지스터 (P13) 의 소스에 접속되어 있다. NMOS 트랜지스터 (N11) 의 게이트 전극은 전원단자 (6)(3V), 드레인은 PMOS 트랜지스터 (P12 및 P13) 의 게이트 전극 및 PMOS 트랜지스터 (P14) 의 소스로 접속되어 있다. PMOS 트랜지스터 (P12) 의 드레인은 PMOS 트랜지스터 (P12, P13 및 P14) 의 기판인 N웰 (B1) 에 접속되어 있다. 이 PMOS 트랜지스터 (P12, P13 및 P14) 의 기판인 N웰 (B1) 은 전원단자 (6)(3V) 에는 접속되어 있지 않고, 웰 전체가 플로팅 상태가 되어 있다. 바꾸어 말하면, PMOS 트랜지스터 (P12, P13, P14) 는 플로팅 상태의 N웰 (B1) 내에 형성되어 있는 트랜지스터이다. PMOS 트랜지스터 (P13) 의 드레인 및 PMOS 트랜지스터 (P14) 의 드레인은 출력단자 (8) 에 접속되어 있다. PMOS 트랜지스터 (P14) 의 게이트전극은 전원단자 (6)(3V) 에 접속되어 있다. 2입력 NOR 회로 (5) 의 출력단자는 NMOS 트랜지스터 (N1) 의 게이트전극에 접속되고, NMOS 트랜지스터 (N1) 의 소스는 접지단자 (7) 와 드레인은 NMOS 트랜지스터 (N12) 의 소스와 접속되어 있다. NMOS 트랜지스터 (N12) 의 드레인은 출력단자 (8), 게이트전극은 전원단자 (6)(3V) 에 접속되어 있다. 또한 PMOS 트랜지스터 (P1) 의 기판은 전원단자 (6) 에 접속되어 있다.
다음에 이 회로의 동작에 대하여 설명한다.
우선 인에이블신호 입력단자 (2) 에 입력신호로서 "L" 레벨 (0 V) 의 신호가 입력된 경우, 2입력 NAND 회로 (4) 의 출력은 "H" 레벨 (3 V) 이 되고 PMOS 트랜지스터 (P1) 는 오프상태가 된다. 또 인버터회로 (3) 를 통하여 "H" 레벨의 신호가 2입력 NOR 회로 (5) 에 입력되므로, 2입력 NOR 회로 (5) 의 출력은 "L" 레벨이 된다. 따라서 NMOS 트랜지스터 (N1) 는 오프상태가 된다.
이와 같이 인에이블신호 입력단자 (2) 로의 입력신호가 "L" 레벨인 경우, PMOS 트랜지스터 (P1), NMOS 트랜지스터 (N1) 가 함께 오프상태가 된다. 즉 신호입력단자 (1) 로의 입력신호에 관계없이 출력단자 (8) 는 플로팅 상태가 된다.
이 상태에서 출력단자 (8) 에 대하여 외부의 전원단자 등으로부터 5 V 가 인가된 경우, (예를 들면 출력단자 (8) 가 접속되어 있는 버스가 5 V 가 된 경우 등) PMOS 트랜지스터 (P13, P14) 의 드레인 - 기판 사이의 다이오드에 순방향의 전압이 바이어스된다. 따라서 드레인의 P 액티브로부터 기판의 N웰 (B1) 로 전류가 흘러, 플로팅 상태인 N웰 (B1) 은 5 V 부근까지 전위가 상승한다.
N웰 (B1) 이 5 V 부근까지 상승하므로, 기판전위가 PMOS 트랜지스터 (P14) 의 게이트전위 (3 V) 보다도 높아진다. 따라서 PMOS 트랜지스터 (P14) 는 채널이 형성되어 온상태가 된다. PMOS 트랜지스터 (P14) 가 온상태가 되므로 PMOS트랜지스터 (P14) 는 소스도 출력단자 (8) 에 인가된 전압 (5 V) 이 된다.
이 PMOS 트랜지스터 (P14) 의 소스에 접속되어 있는 PMOS 트랜지스터 (P12, P13) 의 게이트전위도 5 V 가 된다. 이로 인해 PMOS 트랜지스터 (P12, P13) 는 기판인 N웰 (B1) 과 게이트전위에 차가 없어진다. 따라서 PMOS 트랜지스터 (P12, P13) 에는 채널이 형성되지 않고 오프상태가 된다.
PMOS 트랜지스터 (P12, P13) 가 오프상태가 됨으로써 출력단자 (8) 에 공급된 5 V 가 PMOS 트랜지스터 (P1) 에 전달되는 일은 없다. 따라서 PMOS 트랜지스터 (P1) 의 기판을 통하여 리크전류가 흐르는 일은 없다.
또 이 PMOS 트랜지스터 (P12, P13) 의 기판인 N웰 (B1) 은 플로팅 상태이며, 3 V 의 전원단자 (6) 에는 접속되어 있지 않다. 즉 PMOS 트랜지스터 (P12, P13) 의 드레인 - 기판 사이의 다이오드에 의해 전원단자 (6) 에 리크전류가 흐를 염려도 없다.
또 PMOS 트랜지스터 (P14) 의 소스부분과 2입력 NAND 회로 (4) 의 출력 동안에는 NMOS 트랜지스터 (N11) 가 존재한다. 출력단자 (8) 가 플로팅이 되는 경우는 2입력 NAND 회로 (4) 의 출력은 "H" 레벨이므로, NMOS 트랜지스터 (N11) 는 그 게이트전위와 소스전위가 동일해져 오프상태가 된다. 따라서 출력단자 (8) 에 공급된 5 V 가 PMOS 트랜지스터 (N14) 를 통하여 2입력 NAND 회로 (4) 의 출력단자에 공급되는 일도 없다. 즉 2입력 NAND 회로 (4) 의 내부에 포함되는 트랜지스터를 통하여 리크전류가 흐를 염려도 없어진다.
제 3 도의 상도
Figure pct00001
는 출력단자 (8) 에 가해지는 전압을 OUT 로 하고 OUT를 0 → 5.5 V 로 변화시킨 경우의 플로팅 상태의 N웰 (B1) 의 전위변화, PMOS 트랜지스터 (P12, P13) 의 게이트 전극에 공급되는 전위 (S13) 의 변화를 나타낸 것이다. 제 3 도의 하도
Figure pct00002
는 이 회로의 전원단자 (6)(3V) 측에서 본 전류를 IM1 로 하여 IM1 을 나타낸 것이다. 앞에서 설명한 바와 같이 플로팅 상태의 N웰 (B1) 은 출력단자 (8) 에 5 V 가 가해진 경우, 5 V 부근까지 상승한다. 또 PMOS 트랜지스터 (P12, P13) 의 게이트전극에 공급되는 S13 은 5 V 가 되어 있다. 회로에 흐르는 전류 IM1 은 8 nA 정도이다. 따라서 종래의 수 mA 라는 리크전류에 비해 훨씬 작아져 있는 것을 알 수 있다.
다음에 인에이블신호 입력단자 (2) 에 입력신호로 "H" 레벨의 신호가 입력되어 있는 경우, 신호입력단자 (1) 에 입력신호로서 "L" 레벨의 신호가 입력되면 2입력 NAND 회로 (4) 의 출력은 "H" 레벨이 된다. 따라서 PMOS 트랜지스터 (P1) 는 오프상태가 된다. 2입력 NOR 회로 (5) 는 모든 입력단자에 "L" 레벨의 신호가 입력되므로, 출력은 "H" 레벨이 된다. 따라서 NMOS 트랜지스터 (N1) 는 온상태가 된다. 그 결과, 출력단자 (8) 는 "L" 레벨의 신호를 출력한다.
신호입력단자 (1) 에 입력신호로서 "H" 레벨의 신호가 입력되면 2입력 NAND 회로 (4) 의 출력은 "L" 레벨이 되고 PMOS 트랜지스터 (P1) 는 온상태가 된다. 2입력 NOR 회로 (5) 의 출력은 "L" 레벨이 되고 NMOS 트랜지스터 (N1) 는 오프상태가 된다. 또 NMOS 트랜지스터 (N11) 도 온상태가 된다. 따라서 PMOS 트랜지스터 (P12, P13) 의 게이트전극에는 2입력 NAND 회로 (4) 의 출력인 "L" 레벨의 신호가 공급된다. PMOS 트랜지스터 (P12, P13) 에는 소스 - 기판 사이의 다이오드가 존재한다. 따라서 기판의 N웰 (B1) 의 전위가 3 V 보다도 낮은 경우에는 이 다이오드에 순방향의 전압이 가해짐으로써, 이 소스 - 기판 사이의 다이오드에 전류가 흐른다. 이 전류에 의해 PMOS 트랜지스터 (P12, P13, P14) 의 기판인 N웰 (B1) 은 3 V 부근까지 상승되어 있다. 따라서 PMOS 트랜지스터 (P12, P13) 의 게이트전위보다도 기판전위가 상대적으로 높아진다. PMOS 트랜지스터 (P12, P13) 에는 채널이 형성되어, 온상태가 된다. PMOS 트랜지스터 (P12) 는 온상태가 됨으로써 플로팅 상태의 N웰 (B1) 의 전위를 3 V 까지 확실하게 상승시켜 PMOS 트랜지스터 (P13) 의 동작을 보다 안정시키는 효과가 있다. 이상의 동작의 결과, 출력단자 (8) 는 "H" 레벨 (3 V) 의 신호를 출력한다.
제 4 도는 인에이블신호 입력단자 (2) 에 "H" 레벨의 신호가 입력되어 있는 경우의 신호입력단자 (1) 에 공급되는 전위를 IN 으로 하고 IN 을 0 → 3 V (L → H) 로 변화시킨 경우의 출력단자 (8) 의 전위 (OUT), PMOS 트랜지스터 (P1) 의 게이트전위 (S11), NMOS 트랜지스터 (N1) 의 게이트전위 (S12), PMOS 트랜지스터 (P12, P13) 의 게이트전위 (S13), 플로팅 상태의 N웰 (B1) 의 전위이다. 도면과 같이 신호입력단자 (1) 에 공급되는 신호 IN 이 "L" 레벨이고 출력단자 (8) 는 OUT 으로 하여 "L" 레벨, 신호 IN 이 "H" 레벨이고 출력단자 (8) 는 OUT 으로 하여 "H" 레벨의 신호를 출력하고 있다.
또한 이 회로에 있어서 NMOS 트랜지스터 (N12) 는 출력단자 (8) 에 5 V 의 저압이 인가된 경우, 그 5 V 가 직접 NMOS 트랜지스터 (N1) 등에 걸려서 NMOS 트랜지스터 (N1) 등이 파괴되버릴 염려를 방지하는 역할을 하고 있다.
이상 본 발명의 제 1 실시의 형태에 의한 출력회로에 의하면, 각 입력단자에 공급되는 입력신호에 대해서는 종래의 출력회로와 동일한 출력신호를 출력단자 (8) 로부터 출력한다. 한편 출력단자 (8) 에 전원단자 (6) 의 전위 (3 V) 보다도 높은 전위 (5 V) 가 외부회로 등으로부터 입력된 경우, PMOS 트랜지스터 (P12, P13, P14) 의 기판인 플로팅 상태의 N웰 (B1) 이 5 V 부근까지 상승함으로써 PMOS 트랜지스터 (P12, P13) 가 오프상태가 된다. 이와 같이 PMOS 트랜지스터 (P12, P13) 가 오프상태가 되면 PMOS 트랜지스터 (P1) 에 대하여 5 V 의 전위가 가해져 PMOS 트랜지스터 (P1) 의 드레인 → 기판을 통하여 전원단자 (6) 에 리크전류가 흐르는 일은 없다. 또 PMOS 트랜지스터 (P12, P13, P14) 의 기판인 플로팅 상태의 N웰 (B1) 자체는 3 V 의 전원단자 (6) 에는 접속되어 있지 않으므로 출력단자 (8) 로부터 전원단자 (6) 로 리크전류가 흐르는 것을 방지할 수 있다. 또 NMOS 트랜지스터 (N11) 가 오프상태가 됨으로써 2입력 NAND 회로 (4) 를 통하여 리크전류가 흐르는 것을 방지할 수 있다.
제 2 도는 본 발명 제 2 실시의 형태의 출력회로를 나타내는 회로도이다. 또한 제 1 도와 공통되는 부분에는 동일한 부호를 붙였다. 이하, 제 2 도를 이용하여 본 발명 제 2 실시의 형태의 출력회로에 대하여 설명한다.
신호입력단자 (1) 는 2입력 NAND 회로 (4), 2입력 NOR 회로 (5) 의 각각 한쪽의 입력단자에 접속되고, 인에이블신호 입력단자 (2) 는 2입력 NAND 회로 (4) 의 다른쪽의 입력단자, 인버터회로 (3) 의 입력단자에 접속되어 있다. 인버터회로 (3) 의 출력단자는 2입력 NOR 회로 (5) 의 다른쪽의 입력단자에 접속되어 있다. 2입력 NAND 회로 (4) 의 출력단자는 PMOS 트랜지스터 (P1) 의 게이트 전극, NMOS 트랜지스터 (N11) 의 소스에 접속되어 있다. PMOS 트랜지스터 (P1) 의 소스는 전원단자 (6)(3V) 에, 드레인은 PMOS 트랜지스터 (P12) 의 소스 및 PMOS 트랜지스터 (P13) 의 소스에 접속되어 있다. NMOS 트랜지스터 (N11) 의 게이트 전극은 전원단자 (6)(3V) 에, 드레인은 PMOS 트랜지스터 (P12 및 P13) 의 게이트 전극 및 PMOS 트랜지스터 (P14) 의 소스로 접속되어 있다. PMOS 트랜지스터 (P12) 의 드레인은 PMOS 트랜지스터 (P12, P13, P14 및 P25) 의 기판인 N웰 (B1) 에 접속되고, 이 N웰은 제 1 실시의 형태와 동일하게 플로팅 상태이다. 즉, 제 2 실시형태에서는 PMOS 트랜지스터 (P12, P13, P14 및 P25) 가 플로팅 상태의 N웰 (B1) 내에 형성되어 있다. PMOS 트랜지스터 (P25) 의 소스는 이 플로팅 상태의 N웰 (B1) 에 접속되어 있다. PMOS 트랜지스터 (P13, P14 및 P25) 의 드레인은 출력단자 (8) 에 접속되어 있다. PMOS 트랜지스터 (P14 및 P25) 의 게이트전극은 전원단자 (6)(3V) 에 접속되어 있다. 2입력 NOR 회로 (5) 의 출력단자는 NMOS 트랜지스터 (N1) 의 게이트전극에 접속되고, NMOS 트랜지스터 (N1) 의 소스는 접지단자 (7) 와 드레인은 NMOS 트랜지스터 (N12) 의 소스와 접속되어 있다. NMOS 트랜지스터 (N12) 의 드레인은 출력단자 (8), 게이트전극은 전원단자 (6)(3V) 에 접속되어 있다. 또한 PMOS 트랜지스터 (P1) 의 기판은 전원단자 (6) 에 접속되어 있다.
다음에 이 회로의 동작에 대하여 설명한다.
우선 인에이블신호 입력단자 (2) 에 입력신호로서 "L" 레벨 (0 V) 의 신호가입력된 경우, 2입력 NAND 회로 (4) 의 출력은 "H" 레벨 (3 V) 이 되고 PMOS 트랜지스터 (P1) 는 오프상태가 된다. 또 인버터회로 (3) 를 통하여 "H" 레벨의 신호가 2입력 NOR 회로 (5) 에 입력되므로, 2입력 NOR 회로 (5) 의 출력은 "L" 레벨이 되고 NMOS 트랜지스터 (N1) 는 오프상태가 된다. 이와 같이 인에이블신호 입력단자 (2) 로의 입력신호가 "L" 레벨인 경우, PMOS 트랜지스터 (P1), NMOS 트랜지스터 (N1) 가 함께 오프상태가 되고 출력단자 (8) 는 신호입력단자 (1) 로의 입력신호에 관계없이 플로팅 상태가 된다.
이 상태에서 출력단자 (8) 에 대하여 외부의 전원단자 등으로부터 5 V 가 인가된 경우 (예를 들면 출력단자 (8) 가 접속되어 있는 버스가 5 V 가 된 경우 등), PMOS 트랜지스터 (P13, P14, P25) 의 드레인 - 기판 사이의 다이오드에 순방향의 전압이 가해짐으로써, 이들 다이오드에 전류가 흐른다. 그 결과, 기판인 N웰 (B1) 이 5 V 부근까지 상승한다. N웰 (B1) 이 5 V 부근까지 상승한 결과, PMOS 트랜지스터 (P14 및 P25) 는 게이트 전위가 3 V 이므로 기판전위가 상대적으로 높아져 온상태가 된다. PMOS 트랜지스터 (P14) 가 온상태가 되므로 출력단자에 인가된 5 V 는 PMOS 트랜지스터 (P14) 의 소스에 나타나고, 이 PMOS 트랜지스터 (P14) 의 소스에 접속되어 있는 PMOS 트랜지스터 (P12, P13) 의 게이트 전극이 5 V 가 된다. 또 PMOS 트랜지스터 (P25) 도 온 상태가 되므로 N웰 (B1) 의 전위는 제 1 실시형태와 같이 5 V 부근 (5-α) 이 아니고 5 V 가 되어 있어 기판의 N웰 (B1) 과 PMOS 트랜지스터 (P12, P13) 의 게이트전위가 완전히 동일한 전위가 된다. 이로 인해 PMOS 트랜지스터 (P12, P13) 는 제 1 실시의 형태보다도 안정된동작으로 오프상태가 된다. PMOS 트랜지스터 (P12, P13) 가 오프상태가 되면 출력단자 (8) 에 공급된 5 V 가 PMOS 트랜지스터 (P1) 의 전달되어 PMOS 트랜지스터 (P1) 의 기판을 통하여 리크전류가 흐르는 일은 없다. 또한 이 제 2 실시형태에 있어서 PMOS 트랜지스터 (P12, P13, P25) 의 기판인 N웰 (B1) 은 제 1 실시형태와 같이 플로팅 상태이므로 PMOS 트랜지스터 (P12, P13, P25) 의 드레인 - 기판 사이의 다이오드에 의해 기판의 N웰 (B1) 을 통하여 전원단자 (6) 에 리크전류가 흐를 염려도 없다.
또 PMOS 트랜지스터 (P14) 의 소스부분과 2입력 NAND 회로 (4) 의 출력 사이에는 NMOS 트랜지스터 (N11) 가 존재한다. 출력단자 (8) 가 플로팅이 되는 경우에 2입력 NAND 회로 (4) 의 출력은 "H" 레벨이 되므로, NMOS 트랜지스터 (N11) 는 그 게이트전위와 소스전위가 동일하게 되어 오프상태가 된다. 따라서 출력단자 (8) 에 공급된 5 V 가 PMOS 트랜지스터 (N14) 를 통하여 2입력 NAND 회로 (4) 의 출력단자에 공급되는 일도 없다. 즉, 2입력 NAND 회로 (4) 의 내부에 포함되는 트랜지스터를 통하여 리크전류가 흐를 염려도 없어진다.
제 5 도의 상도는 출력단자 (8) 에 가해지는 전압을 OUT 으로 하고 OUT 을 0 → 5.5 V 로 변화시킨 경우의 플로팅 상태의 N웰 (B1) 의 전위변화, PMOS 트랜지스터 (P12, P13) 의 게이트전극에 공급되는 전위 (S23) 의 변화를 나타낸 것이다. 제 5 도의 하도는 이 회로의 전원단자 (3 V) 측에서 본 전류를 IM2 로 하여 IM2 를 나타낸 것이다. 앞에서 설명한 바와 같이 플로팅 상태의 N웰 (B1) 은 출력단자 (8) 에 5 V 가 가해진 경우, 5 V 까지 상승되어 있으며, PMOS 트랜지스터 (P12,P13) 의 게이트전극에는 동일한 5 V 전압이 가해져 있다. 이와 같이 기판과 게이트에 공급되는 전위가 완전히 일치된 결과, 회로의 동작은 더욱 안정되어 회로에 흐르는 전류 IM2 는 3 nA 정도이며, 제 1 실시형태에 비하여 더욱 작아진 것을 알 수 있다.
다음에 인에이블신호 입력단자 (2) 에 입력신호로서 "H" 레벨의 신호가 입력된 경우, 신호입력단자 (1) 에 입력신호로서 "L" 레벨의 신호가 입력되면 2입력 NAND 회로 (4) 의 출력은 "H" 레벨이 되어 PMOS 트랜지스터 (P1) 는 오프상태가 된다. 2입력 NOR 회로 (5) 는 모든 입력단자에 "L" 레벨의 신호가 입력되므로, 출력은 "H" 레벨이 되어, 따라서 NMOS 트랜지스터 (N1) 는 온 상태가 된다. 그 결과, 출력단자 (8) 는 "L" 레벨 (0 V) 의 신호를 출력한다.
신호입력단자 (1) 에 입력신호로서 "H" 레벨의 신호가 입력되면 2입력 NAND 회로 (4) 의 출력은 "L" 레벨이 되고 PMOS 트랜지스터 (P1) 는 온 상태가 된다. 2입력 NOR 회로 (5) 의 출력은 "L" 레벨이 되고 NMOS 트랜지스터 (N1) 는 오프상태가 된다. 또 NMOS 트랜지스터 (N11) 는 온상태이므로, PMOS 트랜지스터 (P12, P13) 의 게이트전극에는 2입력 NAND 회로 (4) 의 출력인 "L" 레벨의 신호가 공급되어 있다. PMOS 트랜지스터 (P12, P13) 의 소스 - 기판 사이의 다이오드에 의해 PMOS 트랜지스터 (P12, P13, P14) 의 기판인 N웰 (B1) 은 3 V 부근까지 상승되어 있기 때문에, PMOS 트랜지스터 (P12, P13) 는 상대적으로 기판이 높은 전위가 되어 함께 온상태가 된다. 그 결과, 출력단자 (8) 는 "H" 레벨 (3 V) 의 신호를 출력한다.
제 6 도는 인에이블신호 입력단자 (2) 에 "H" 레벨의 신호가 입력되어 있는 경우의 신호입력단자 (1) 에 공급되는 전위를 IN 으로 하고 IN 을 0 → 3 V (L → H) 로 변화시킨 경우의 출력단자 (8) 의 전위 (OUT), PMOS 트랜지스터 (P1) 의 게이트전위 (S21), NMOS 트랜지스터 (N1) 의 게이트전위 (S22), PMOS 트랜지스터 (P12, P13) 의 게이트전위 (S23), 플로팅 상태의 N웰 (B1) 의 전위이다. 도면과 같이 신호입력단자 (1) 에 공급되는 신호 IN 이 "L" 레벨이고 출력단자 (8) 는 OUT 으로 하여 "L" 레벨, 신호 IN 이 "H" 레벨이고 출력단자 (8) 는 OUT 으로 하여 "H" 레벨의 신호를 출력하고 있다.
이상, 본 발명의 제 2 실시형태에 의한 출력회로에 의하면, 각 신호입력단자에 가해지는 신호입력에 대해서는 종래의 출력회로와 동일한 출력신호를 출력단자 (8) 에 출력한다. 또 출력단자 (8) 에 전원단자 (6) 의 전위 (3 V) 보다도 높은 전위 (5 V) 가 외부회로 등으로부터 입력되어도, PMOS 트랜지스터 (P25) 의 작용에 의해 PMOS 트랜지스터 (P12, P13) 등의 기판인 N웰 (B1) 이 PMOS 트랜지스터 (P12, P13) 의 게이트전위와 동전위인 5 V 까지 상승한다. 이에 의해 PMOS 트랜지스터 (P12, P13) 는 제 1 실시형태보다 더욱 안정된 동작을 행하여 출력단자 (8) 로부터 전원단자 (6) 로 리크전류가 흐르는 것을 더욱 확실하게 방지할 수 있다. 또 NMOS 트랜지스터 (N11) 에 의해서 2입력 NAND 회로 (4) 를 통하여 리크전류가 흐를 우려도 없어진다.
제 7 도는 본 발명 제 3 실시의 형태의 출력회로를 나타내는 회로도이다. 또한 제 1 도, 제 2 도와 공통되는 부분에는 동일한 부호를 붙였다. 이하,제 3 도를 이용하여 본 발명의 출력회로에 대하여 설명한다.
신호입력단자 (1) 는 2입력 NAND 회로 (4), 2입력 NOR 회로 (5) 의 각각 한쪽의 입력단자 및 NMOS 트랜지스터 (N75) 의 게이트전극에 접속되고, 인에이블신호 입력단자 (2) 는 2입력 NAND 회로 (4) 의 다른쪽의 입력단자, 인버터회로 (3) 의 입력단자 및 NMOS 트랜지스터 (N76) 의 게이트전극에 접속되어 있다. 인버터회로 (3) 의 출력단자는 2입력 NOR 회로 (5) 의 다른쪽의 입력단자에 접속되어 있다. 2입력 NAND 회로 (4) 의 출력단자는 PMOS 트랜지스터 (6) 의 게이트 전극, NMOS 트랜지스터 (N11) 의 소스에 접속되어 있다. PMOS 트랜지스터 (P1) 의 소스는 전원단자 (6)(3V) 에, 드레인은 PMOS 트랜지스터 (P12) 의 소스 및 PMOS 트랜지스터 (P13) 의 소스에 접속되어 있다. NMOS 트랜지스터 (N11) 의 드레인은 PMOS 트랜지스터 (P12 및 P13) 의 게이트전극, 및 PMOS 트랜지스터 (P14) 의 소스, NMOS 트랜지스터 (N74) 의 드레인과 접속되어 있다. NMOS 트랜지스터 (N74) 의 소스는 NMOS 트랜지스터 (N75) 의 드레인과 접속되어 있다. NMOS 트랜지스터 (N75) 의 소스는 NMOS 트랜지스터 (N76) 의 드레인과, NMOS 트랜지스터 (N76) 의 소스는 접지단자 (7) 와 접속되어 있다. PMOS 트랜지스터 (P12) 의 드레인은 PMOS 트랜지스터 (P12, P13 및 P14) 의 기판인 플로팅 상태의 N웰 (B1) 에 접속되고, PMOS 트랜지스터 (P13) 의 드레인 및 PMOS 트랜지스터 (P14) 의 드레인은 출력단자 (8) 에 접속되어 있다. PMOS 트랜지스터 (P14) 의 게이트전극은 전원단자 (6)(3V) 에 접속되어 있다. 2입력 NOR 회로 (5) 의 출력단자는 NMOS 트랜지스터 (N1) 의 게이트 전극에 접속되고, NMOS 트랜지스터(N1) 의 소스는 접지단자 (7) 와 드레인은 NMOS 트랜지스터 (N12) 의 소스와 접속되어 있다. NMOS 트랜지스터 (N12) 의 드레인은 출력단자 (8), 게이트전극은 전원단자 (6)(3V) 에 접속되어 있다. 또한 PMOS 트랜지스터 (P1) 의 기판은 전원단자 (6) 에 접속되어 있다.
다음에 이 회로의 동작에 대하여 설명한다.
우선 인에이블신호 입력단자 (2) 에 입력신호로서 "L" 레벨 (0 V) 의 신호가 입력된 경우, 2입력 NAND 회로 (4) 의 출력은 "H" 레벨 (3 V) 이 되고 PMOS 트랜지스터 (P1) 는 오프상태가 된다. 또 인버터회로 (3) 를 통하여 "H" 레벨의 신호가 2입력 NOR 회로 (5) 에 입력되므로, 2입력 NOR 회로 (5) 의 출력은 "L" 레벨이 되어 NMOS 트랜지스터 (N1) 는 오프상태가 된다. 이와 같이 인에이블신호 입력단자 (2) 로의 입력신호가 "L" 레벨인 경우, PMOS 트랜지스터 (P1), NMOS 트랜지스터 (N1) 가 함께 오프상태가 되고 출력단자 (8) 는 신호입력단자 (1) 로의 입력신호에 관계없이 플로팅 상태가 된다.
이 상태에서 출력단자 (8) 에 대하여 외부의 전원단자 등으로부터 5 V 가 인가된 경우 (예를 들면 출력단자 (8) 가 접속되어 있는 버스가 5 V 가 된 경우 등), PMOS 트랜지스터 (P13, P14) 의 드레인 - 기판 사이의 다이오드에 순방향의 전압이 가해짐으로써, 이들 다이오드에 전류가 흐름으로써 PMOS 트랜지스터 (P13, P14) 의 기판인 N웰 (B1) 이 5 V 부근까지 상승한다. N웰 (B1) 이 5 V 부근까지 상승한 결과, PMOS 트랜지스터 (P14) 의 게이트전위는 3 V 이므로 기판전위가 상대적으로 높아져 PMOS 트랜지스터 (P14) 가 온상태가 된다. PMOS 트랜지스터(P14) 가 온 상태가 되므로, PMOS 트랜지스터 (P14) 는 소스도 출력단자 (8) 에 인가된 전압 (5 V) 이 되고, 이 PMOS 트랜지스터 (P14) 의 소스에 접속되어 있는 PMOS 트랜지스터 (P12, P13) 의 게이트전위도 5 V 가 된다. PMOS 트랜지스터 (P12, P13) 의 게이트전위가 5 V 가 되면 PMOS 트랜지스터 (P12, P13) 는 오프상태가 된다. 이로 인해 출력단자 (8) 에 공급된 5 V 가 PMOS 트랜지스터 (P1) 에 전달되어 (P1) 의 기판을 통하여 리크전류가 흐르는 일은 없다. 또 이 PMOS 트랜지스터 (P12, P13) 의 기판인 N웰 (B1) 은 플로팅 상태이므로 PMOS 트랜지스터 (P12, P13) 의 드레인 - 기판 사이의 다이오드에 의해 전원단자 (6) 에 리크전류가 흐를 염려도 없다.
또 PMOS 트랜지스터 (P14) 의 소스부분과 2입력 NAND 회로 (4) 의 출력 사이에는 NMOS 트랜지스터 (N11) 가 존재한다. 출력단자 (8) 가 플로팅이 되는 경우에 2입력 NAND 회로 (4) 의 출력은 "H" 레벨이 되므로, NMOS 트랜지스터 (N11) 는 그 게이트전위와 소스전위가 동일하게 되어 오프상태가 된다. 따라서 출력단자 (8) 에 공급된 5 V 가 PMOS 트랜지스터 (N14) 를 통하여 2입력 NAND 회로 (4) 의 출력단자에 공급되는 일도 없다. 즉, 2입력 NAND 회로 (4) 의 내부에 포함되는 트랜지스터를 통하여 리크전류가 흐를 염려도 없어진다.
또, 이 회로구성에서는 PMOS 트랜지스터 (P14) 의 소스 즉 출력단자에 5 V 가 인가된 경우에 5 V 가 되는 부분에 NMOS 트랜지스터 (N74, N75, N76) 가 접속되어 있다. 이 경우 출력단자 (8) 로부터 접지단자 (7) 로의 리크전류를 고려할 수 있다. 그러나 인에이블신호 입력단자 (2) 에 공급되는 신호가 "L" 레벨인경우, NMOS 트랜지스터 (N76) 는 항상 오프상태가 되어 있다. 이로 인해 신호입력단자 (1) 에 공급되는 신호가 "H" 레벨로 변화하여 NMOS 트랜지스터 (N75) 가 온 상태가 되어도 인에이블신호 입력단자 (2) 에 공급되는 신호가 "L" 레벨인 한, 출력단자 (8) 로부터 트랜지스터 P14 → N74 → N75 → N76 의 순로로 접지단자 (7) 에 리크전류가 흐르는 일은 있을 수 없다.
다음에 인에이블신호 입력단자 (2) 에 입력신호로 "H" 레벨의 신호가 입력된 경우, 신호입력단자 (1) 에 입력신호로서 "L" 레벨의 신호가 입력되면 2입력 NAND 회로 (4) 의 출력은 "H" 레벨이 되고 PMOS 트랜지스터 (P1) 는 오프상태가 된다. 2입력 NOR 회로 (5) 는 모든 입력단자에 "L" 레벨의 신호가 입력되므로, 출력은 "H" 레벨이 되어 NMOS 트랜지스터 (N1) 는 온 상태가 된다. 그 결과, 출력단자 (8) 는 "L" 레벨의 신호를 출력한다.
신호입력단자 (1) 에 입력신호로서 "H" 레벨의 신호가 입력되면 2입력 NAND 회로 (4) 의 출력은 "L" 레벨이 되고 PMOS 트랜지스터 (P1) 는 온 상태가 된다. 2입력 NOR 회로 (5) 의 출력은 "L" 레벨이 되고 NMOS 트랜지스터 (N1) 는 오프상태가 된다. 또 NMOS 트랜지스터 (N11) 는 온 상태가 되므로, PMOS 트랜지스터 (P12, P13) 의 게이트전극에는 2입력 NAND 회로 (4) 의 출력인 "L" 레벨의 신호가 공급되어 있다. PMOS 트랜지스터 (P12, P13) 의 소스 - 기판 사이의 다이오드에 의해 PMOS 트랜지스터 (P12, P13, P14) 의 기판인 N웰 (B1) 은 3 V 부근까지 상승되어 있기 때문에, PMOS 트랜지스터 (P12, P13) 는 함께 온 상태가 된다. 그 결과, 출력단자 (8) 는 "H" 레벨 (3 V) 의 신호를 출력한다.
여기서 인에이블신호 입력단자 (2) 에 입력신호로서 "H" 레벨의 신호가 공급되어 있고, 신호입력단자 (1) 에 공급되는 입력신호가 "L" 에서 "H" 레벨로 변화하는 경우를 생각하면, NMOS 트랜지스터 (N74) 는 항상 온 상태, NMOS 트랜지스터 (N75) 의 게이트전위는 입력신호 IN 의 변화에 따라서 "L" → "H" 레벨로 변화한다. 또 NMOS 트랜지스터 (N76) 는 인에이블신호 입력단자에 공급되어 있는 신호가 "H" 레벨이므로 온 상태이다. NMOS 트랜지스터 (N75) 의 게이트전위가 "H" 레벨로 변화하면 NMOS 트랜지스터 (N75) 는 온상태가 되고 NMOS 트랜지스터 (N74, N75) 는 함께 온 상태가 되므로, PMOS 트랜지스터 (P13) 의 게이트에 공급되는 전위가 2입력 NAND 회로 (4), NMOS 트랜지스터 (N11) 를 통하지 않고 "H" → "L" 레벨로 변화한다. 즉 인에이블신호 입력단자 (2) 에 입력신호로서 "H" 레벨의 신호가 공급되어 있고, 신호입력단자 (1) 에 공급되는 입력신호가 "L" 에서 "H" 레벨로 변화하는 경우, PMOS 트랜지스터 (P13) 의 오프상태 → 온 상태의 동작이 제 1, 제 2 실시의 형태보다도 고속이 된다.
이상 본 발명의 제 3 실시형태에 의한 출력회로에 의하면, 각 입력단자에 공급되는 입력신호에 대해서는 종래의 출력회로와 동일한 출력신호를 출력단자 (8) 에 출력한다. 또 출력단자 (8) 에 전원단자 (6) 의 전위 (3 V) 보다도 높은 전위 (5 V) 가 외부회로 등으로부터 입력되어도, PMOS 트랜지스터 (P12, P13, P14) 의 기판인 N웰 (B1) 이 5 V 부근까지 상승함으로써 PMOS 트랜지스터 (P12, P13) 가 오프상태가 되어 출력단자 (8) 로부터 전원단자 (6) 로 리크전류가 흐르는 것을 방지할 수 있다. 또 NMOS 트랜지스터 (N11) 에 의해서 2입력 NAND 회로 (4) 를통하여 리크전류가 흐르는 우려도 없어진다.
또 인에이블신호 입력단자 (2) 에 공급되는 신호가 "H" 레벨이고, 신호입력단자 (1) 에 공급되는 입력신호가 "L" → "H" 레벨로 변화하는 (즉 출력레벨이 "L" → "H" 레벨로 변화하는) 경우, PMOS 트랜지스터 (P13) 의 게이트에 공급되는 전위가 2입력 NAND 회로 (4), NMOS 트랜지스터 (N11) 를 통하지 않고 "H" → "L" 레벨로 변화하므로, PMOS 트랜지스터 (P13) 의 오프로부터 온 상태로의 변화가 더욱 빨라져 출력신호의 변화도 더욱 고속이 된다.
또 이 회로구성에서는 인에이블신호 입력단자 (2) 에 공급되는 신호가 "L" 레벨인 경우, NMOS 트랜지스터 (N76) 는 항상 오프상태가 되어 있다. 이로 인해 입력신호단자 (1) 에 공급되는 신호가 "H" 레벨로 변화해도 인에이블신호 입력단자 (2) 에 공급되는 신호가 "L" 레벨인 한, 출력단자 (8) 로부터 접지단자 (7) 에 리크전류가 흐르는 일이 있을 수 없다.
또한, 본 발명의 실시형태는 본문중에서 설명한 바와 같은 트라이 스테이트의 출력회로에 한정되는 것은 아니며, 통상의 푸시풀 출력회로에 이용해도 동일한 효과를 발휘하는 것이다. 또 제 1 도, 제 2 도에서의 NMOS 트랜지스터 (N12) 및 제 7 도에서의 NMOS 트랜지스터 (N12, N74) 는 출력단자 (8) 로의 5 V 의 전압 인가에 의해 다른 소자가 파괴될 염려를 방지하기 위한 것으로, 다른 소자가 5 V 로 파괴될 염려가 없으면, 삭제해도 리크전류를 억제하는 효과에는 하등 지장이 없다.
이와 같이 본 발명에 관한 발명은 반도체 장치의 출력회로로서, 특히 5 V 계 - 3 V 계의 인터페이스 부분 등에 사용되는 출력회로로서 사용하기에 적합하다.

Claims (32)

  1. 제 1 노드에 접속된 게이트 단자와, 제 1 전원단자에 접속된 소스 단자와, 제 2 노드에 접속된 드레인 단자와, 상기 제 1 전원단자에 접속된 기판단자를 갖는 제 1 PMOS 트랜지스터 (P1) 와,
    상기 제 1 노드에 접속된 게이트 단자와, 상기 제 2 노드에 접속된 소스 단자와, 출력단자에 접속된 드레인 단자와, 플로팅 상태인 제 3 노드에 접속된 기판단자를 갖는 제 2 PMOS 트랜지스터 (P13) 와,
    상기 제 1 전원단자에 접속된 게이트 단자와, 상기 제 1 노드에 접속된 소스 단자와, 상기 출력단자에 접속된 드레인 단자와, 상기 제 3 의 노드에 접속된 기판단자를 갖는 제 3 PMOS 트랜지스터 (P14) 를 갖는 것을 특징으로 하는 출력회로.
  2. 제 1 항에 있어서, 상기 제 1 노드에 접속된 게이트 단자와, 상기 제 2 노드에 접속된 소스 단자와, 출력단자에 접속된 드레인 단자와, 상기 제 3 노드에 접속된 기판단자를 갖는 제 4 PMOS 트랜지스터 (P12)를 갖는 것을 특징으로 하는 출력회로.
  3. 제 1 항에 있어서, 상기 제 1 전원단자에 접속된 게이트 단자와, 상기 제 3 노드에 접속된 소스 단자와, 상기 출력단자에 접속된 드레인 단자와, 상기 제3 의 노드에 접속된 기판단자를 갖는 제 4 PMOS 트랜지스터 (P25)를 갖는 것을 특징으로 하는 출력회로.
  4. 제 1 항에 있어서, 상기 제 1 노드에 접속된 게이트 단자와, 상기 제 2 노드에 접속된 소스 단자와, 상기 제 3 노드에 접속된 드레인 단자와, 상기 제 3 노드에 접속된 기판단자를 갖는 제 4 PMOS 트랜지스터 (P12)와,
    상기 제 1 전원단자에 접속된 게이트 단자와, 상기 제 3 노드에 접속된 소스 단자와, 상기 출력단자에 접속된 드레인 단자와, 상기 제 3 의 노드에 접속된 기판단자를 갖는 제 5 PMOS 트랜지스터 (P25)를 갖는 것을 특징으로 하는 출력회로.
  5. 제 1 입력신호가 공급되는 제 1 입력신호단자 (1)와,
    제 2 입력신호가 공급되는 제 2 입력신호단자 (2)와,
    제 1 노드에 접속된 게이트 단자와, 제 1 전위를 갖는 제 1 전원단자에 접속된 소스 단자와, 제 2 노드에 접속된 드레인 단자와, 상기 제 1 전위를 갖는 제 1 전원단자에 접속된 기판단자를 갖는 제 1 PMOS 트랜지스터 (P1)와,
    상기 제 1 노드에 접속된 게이트 단자와, 상기 제 2 노드에 접속된 소스 단자와, 출력단자에 접속된 드레인 단자와, 플로팅 상태의 제 3 노드에 접속된 기판단자를 갖는 제 2 PMOS 트랜지스터 (P13)와,
    상기 제 1 전위를 갖는 제 1 전원단자에 접속된 게이트 단자와, 상기 제 1노드에 접속된 소스 단자와, 상기 출력단자에 접속된 드레인 단자와, 상기 제 3 노드에 접속된 기판단자를 갖는 제 3 PMOS 트랜지스터 (P14)와,
    상기 제 1 입력단자에 접속된 게이트 단자와, 상기 제 1 노드에 접속된 드레인 단자와, 제 4 노드에 접속된 소스 단자와, 제 2 전위를 갖는 제 2 전원단자에 접속된 기판단자를 갖는 제 1 NMOS 트랜지스터 (N75)와,
    상기 제 2 입력단자에 접속된 게이트 단자와, 상기 제 4 노드에 접속된 드레인 단자와, 상기 제 2 전위를 갖는 제 2 전원단자에 접속된 소스 단자와, 상기 제 2 전위를 갖는 제 2 전원단자에 접속된 기판단자를 갖는 제 2 NMOS 트랜지스터 (N76)를 갖는 것을 특징으로 하는 출력회로.
  6. 제 5 항에 있어서, 상기 제 1 노드에 접속된 게이트 단자와, 제 2 노드에 접속된 소스 단자와, 상기 제 3 노드에 접속된 드레인 단자와, 상기 제 3 노드에 접속된 기판단자를 갖는 제 4 PMOS 트랜지스터 (P12)를 갖는 것을 특징으로 하는 출력회로.
  7. 제 5 항에 있어서, 상기 제 1 전위를 갖는 제 1 전원단자에 접속된 게이트 단자와, 상기 제 3 노드에 접속된 소스 단자와, 상기 출력단자에 접속된 드레인 단자와, 상기 제 3 노드에 접속된 기판단자를 갖는 제 4 PMOS 트랜지스터 (P25)를 갖는 것을 특징으로 하는 출력회로.
  8. 제 5 항에 있어서, 상기 제 1 노드에 접속된 게이트 단자와, 상기 제 2 노드에 접속된 소스 단자와, 상기 제 3 노드에 접속된 드레인 단자와, 상기 제 3 노드에 접속된 기판단자를 갖는 제 4 PMOS 트랜지스터 (P12)와,
    상기 제 1 전위를 갖는 제 1 전원단자에 접속된 게이트 단자와, 상기 제 3 노드에 접속된 소스 단자와, 상기 출력단자에 접속된 드레인 단자와, 상기 제 3 노드에 접속된 기판단자를 갖는 제 5 PMOS 트랜지스터 (P25)를 갖는 것을 특징으로 하는 출력회로.
  9. 제 1 노드에 접속된 게이트 단자와, 제 1 전원단자에 접속된 소스 단자와, 제 2 노드에 접속된 드레인 단자를 갖는 제 1 PMOS 트랜지스터 (P1) 와,
    상기 제 1 노드에 접속된 게이트 단자와, 상기 제 2 노드에 접속된 소스 단자와, 출력단자에 접속된 드레인 단자를 갖는 플로팅 상태의 웰내에 형성된 제 2 PMOS 트랜지스터 (P13) 와,
    상기 제 1 전원단자에 접속된 게이트 단자와, 상기 제 1 노드에 접속된 소스 단자와, 상기 출력단자에 접속된 드레인 단자를 갖는 상기 플로팅 상태의 웰내에 형성된 제 3 PMOS 트랜지스터 (P14) 를 갖는 것을 특징으로 하는 출력회로.
  10. 제 9 항에 있어서, 상기 제 1 노드에 접속된 게이트 단자와, 상기 제 2 노드에 접속된 소스 단자와, 상기 플로팅 상태의 웰에 접속된 드레인 단자를 갖는 상기 플로팅 상태의 웰내에 형성된 제 4 PMOS 트랜지스터 (P12)를 갖는 것을 특징으로 하는 출력회로.
  11. 제 9 항에 있어서, 상기 제 1 전원단자에 접속된 게이트 단자와, 상기 제 1 플로팅 상태의 웰에 접속된 소스 단자와, 상기 출력단자에 접속된 드레인 단자를 갖는 상기 플로팅 상태의 웰내에 형성된 제 4 PMOS 트랜지스터 (P25)를 갖는 것을 특징으로 하는 출력회로.
  12. 제 9 항에 있어서, 상기 제 1 노드에 접속된 게이트 단자와, 상기 제 2 노드에 접속된 소스 단자와, 상기 플로팅 상태의 웰에 접속된 드레인 단자를 갖는 상기 플로팅 상태의 웰내에 형성된 제 4 PMOS 트랜지스터 (P25)와,
    상기 제 1 전원단자에 접속된 게이트 단자와, 상기 플로팅 상태의 웰에 접속된 소스 단자와, 상기 출력단자에 접속된 드레인 단자를 갖는 상기 플로팅 상태의 웰내에 형성된 제 5 PMOS 트랜지스터 (P12)를 갖는 것을 특징으로 하는 출력회로.
  13. 제 1 입력신호가 공급되는 제 1 입력신호단자 (1)와,
    제 2 입력신호가 공급되는 제 2 입력신호단자 (2)와,
    제 1 노드에 접속된 게이트 단자와, 제 1 전위를 갖는 제 1 전원단자에 접속된 소스 단자와, 제 2 노드에 접속된 드레인 단자를 갖는 제 1 PMOS 트랜지스터 (P1)와,
    상기 제 1 노드에 접속된 게이트 단자와, 상기 제 2 노드에 접속된 소스 단자와, 출력단자에 접속된 드레인 단자를 갖는 상기 플로팅 상태의 웰내에 형성된 제 2 PMOS 트랜지스터 (P13)와,
    상기 제 1 전위를 갖는 제 1 전원단자에 접속된 게이트 단자와, 상기 제 1 노드에 접속된 소스 단자와, 상기 출력단자에 접속된 드레인 단자를 갖는 상기 플로팅 상태의 웰내에 형성된 제 3 PMOS 트랜지스터 (P14)와,
    상기 제 1 입력단자에 접속된 게이트 단자와, 상기 제 1 노드에 접속된 드레인 단자와, 제 4 노드에 접속된 소스 단자를 갖는 제 1 NMOS 트랜지스터 (N75)와,
    상기 제 2 입력단자에 접속된 게이트 단자와, 상기 제 4 노드에 접속된 드레인 단자와, 상기 제 2 전위를 갖는 제 2 전원단자에 접속된 소스 단자를 갖는 제 2 NMOS 트랜지스터 (N76)를 갖는 것을 특징으로 하는 출력회로.
  14. 제 13 항에 있어서, 상기 제 1 노드에 접속된 게이트 단자와, 상기 제 2 노드에 접속된 소스 단자와, 상기 플로팅 상태의 웰내에 접속된 드레인 단자를 갖는 상기 플로팅 상태의 웰내에 형성된 제 4 PMOS 트랜지스터 (P12)를 갖는 것을 특징으로 하는 출력회로.
  15. 제 13 항에 있어서, 상기 제 1 전위를 갖는 제 1 전원단자에 접속된 게이트 단자와, 상기 플로팅 상태의 웰에 접속된 소스 단자와, 상기 출력단자에 접속된드레인 단자를 갖는 상기 플로팅 상태의 웰내에 형성된 제 4 PMOS 트랜지스터 (P25)를 갖는 것을 특징으로 하는 출력회로.
  16. 제 13 항에 있어서, 상기 제 1 노드에 접속된 게이트 단자와, 상기 제 2 노드에 접속된 소스 단자와, 상기 플로팅 상태의 웰에 접속된 드레인 단자를 갖는 상기 플로팅 상태의 웰내에 형성된 제 4 PMOS 트랜지스터 (P12)와,
    상기 제 1 전위를 갖는 제 1 전원단자에 접속된 게이트 단자와, 상기 플로팅 상태의 웰에 접속된 소스 단자와, 상기 출력단자에 접속된 드레인 단자를 갖는 상기 플로팅 상태의 웰내에 형성된 제 5 PMOS 트랜지스터 (P25)를 갖는 것을 특징으로 하는 출력회로.
  17. 제 1 노드에 접속된 게이트 단자와, 제 1 전원단자에 접속된 소스 단자와, 제 2 노드에 접속된 드레인 단자와, 상기 제 1 전원단자에 접속된 기판단자를 갖는 제 1 PMOS 트랜지스터 (P1)와,
    제 3 노드에 접속된 게이트 단자와, 상기 제 2 노드에 접속된 소스 단자와, 출력단자에 접속된 드레인 단자와, 플로팅 상태인 제 4 노드에 접속된 기판단자를 갖는 제 2 PMOS 트랜지스터 (P13)와,
    상기 제 1 전원단자에 접속된 게이트 단자와, 상기 제 3 노드에 접속된 소스 단자와, 상기 출력단자에 접속된 드레인 단자와, 상기 제 4 노드에 접속된 기판단자를 갖는 제 3 PMOS 트랜지스터 (P14)와,
    상기 제 1 전원단자에 접속된 게이트 단자와, 상기 제 1 노드에 접속된 소스 단자와, 상기 제 3 노드에 접속된 드레인 단자와, 상기 제 1 전원단자에 접속된 기판단자를 갖는 제 1 NMOS 트랜지스터 (N11)를 갖는 것을 특징으로 하는 출력회로.
  18. 제 17 항에 있어서, 상기 제 3 노드에 접속된 게이트 단자와, 상기 제 2 노드에 접속된 소스 단자와, 상기 제 4 노드에 접속된 드레인 단자와, 상기 제 4 노드에 접속된 기판단자를 갖는 제 4 PMOS 트랜지스터 (P12)를 갖는 것을 특징으로 하는 출력회로.
  19. 제 17 항에 있어서, 상기 제 1 전원단자에 접속된 게이트 단자와, 상기 제 4 노드에 접속된 한쪽의 단자와, 상기 출력단자에 접속된 다른쪽의 단자와, 상기 제 4 노드에 접속된 기판단자를 갖는 제 5 MOS 트랜지스터를 갖는 것을 특징으로 하는 출력회로.
  20. 제 17 항에 있어서, 상기 제 3 노드에 접속된 게이트 단자와, 상기 제 2 노드에 접속된 소스 단자와, 상기 제 4 노드에 접속된 드레인 단자와, 상기 제 4 노드에 접속된 기판단자를 갖는 제 4 PMOS 트랜지스터 (P12)와,
    상기 제 1 전원단자에 접속된 게이트 단자와, 상기 제 4 노드에 접속된 소스 단자와, 상기 출력단자에 접속된 드레인 단자와, 상기 제 4 노드에 접속된 기판단자를 갖는 제 5 PMOS 트랜지스터 (P25)를 갖는 것을 특징으로 하는 출력회로.
  21. 제 1 입력신호가 공급되는 제 1 입력신호단자 (1)와,
    제 2 입력신호가 공급되는 제 2 입력신호단자 (2)와,
    제 1 노드에 접속된 게이트 단자와, 제 1 전위를 갖는 제 1 전원단자에 접속된 소스 단자와, 제 2 노드에 접속된 드레인 단자와, 상기 제 1 전위를 갖는 제 1 전원단자에 접속된 기판단자를 갖는 제 1 PMOS 트랜지스터 (P1)와,
    제 3 노드에 접속된 게이트 단자와, 상기 제 2 노드에 접속된 소스 단자와, 출력단자에 접속된 드레인 단자와, 플로팅 상태의 제 4 노드에 접속된 기판단자를 갖는 제 2 PMOS 트랜지스터 (P13)와,
    상기 제 1 전위를 갖는 제 1 전원단자에 접속된 게이트 단자와, 상기 제 3 노드에 접속된 소스 단자와, 상기 출력단자에 접속된 드레인 단자와, 상기 제 4 노드에 접속된 기판단자를 갖는 제 3 PMOS 트랜지스터 (P14)와,
    상기 제 1 전원단자에 접속된 게이트 단자와, 상기 제 1 노드에 접속된 소스 단자와, 상기 제 3 노드에 접속된 드레인 단자와, 상기 제 1 전원단자에 접속된 기판단자를 갖는 제 1 NMOS 트랜지스터 (N11)와,
    상기 제 1 입력단자에 접속된 게이트 단자와, 상기 제 3 노드에 접속된 드레인 단자와, 제 5 노드에 접속된 소스 단자와, 제 2 전위를 갖는 제 2 전원단자에 접속된 기판단자를 갖는 제 2 NMOS 트랜지스터 (N75)와,
    상기 제 2 입력단자에 접속된 게이트 단자와, 상기 제 5 노드에 접속된 드레인 단자와, 상기 제 2 전위를 갖는 제 2 전원단자에 접속된 소스 단자와, 상기 제 2 전위를 갖는 제 2 전원단자에 접속된 기판단자를 갖는 제 3 NMOS 트랜지스터 (N76)를 갖는 것을 특징으로 하는 출력회로.
  22. 제 21 항에 있어서, 상기 제 3 노드에 접속된 게이트 단자와, 제 2 노드에 접속된 소스 단자와, 상기 제 4 노드에 접속된 드레인 단자와, 상기 제 4 노드에 접속된 기판단자를 갖는 제 4 PMOS 트랜지스터 (P12)를 갖는 것을 특징으로 하는 출력회로.
  23. 제 21 항에 있어서, 상기 제 1 전위를 갖는 제 1 전원단자에 접속된 게이트 단자와, 상기 제 4 노드에 접속된 소스 단자와, 상기 출력단자에 접속된 드레인 단자와, 상기 제 4 의 노드에 접속된 기판단자를 갖는 제 4 PMOS 트랜지스터 (P25)를 갖는 것을 특징으로 하는 출력회로.
  24. 제 21 항에 있어서, 상기 제 3 노드에 접속된 게이트 단자와, 상기 제 2 노드에 접속된 소스 단자와, 상기 제 4 노드에 접속된 드레인 단자와, 상기 제 4 노드에 접속된 기판단자를 갖는 제 4 PMOS 트랜지스터 (P12)와,
    상기 제 1 전위를 갖는 제 1 전원단자에 접속된 게이트 단자와, 상기 제 4 노드에 접속된 소스 단자와, 상기 출력단자에 접속된 드레인 단자와, 상기 제 4 의 노드에 접속된 기판단자를 갖는 제 5 PMOS 트랜지스터 (P25)를 갖는 것을 특징으로 하는 출력회로.
  25. 제 1 노드에 접속된 게이트 단자와, 제 1 전원단자에 접속된 소스 단자와, 제 2 노드에 접속된 드레인 단자를 갖는 제 1 PMOS 트랜지스터 (P1)와,
    상기 제 1 전원단자에 접속된 게이트 단자와, 상기 제 1 노드에 접속된 소스 단자와, 상기 제 3 노드에 접속된 드레인 단자와, 상기 제 1 전원단자에 접속된 기판단자를 갖는 제 1 NMOS 트랜지스터 (P11)와,
    상기 제 3 노드에 접속된 게이트 단자와, 상기 제 2 노드에 접속된 소스 단자와, 출력단자에 접속된 드레인 단자를 갖는 플로팅 상태의 웰내에 형성된 제 2 PMOS 트랜지스터(P13)와,
    상기 제 1 전원단자에 접속된 게이트 단자와, 상기 제 3 노드에 접속된 소스 단자와, 상기 출력단자에 접속된 드레인 단자를 갖는 상기 플로팅 상태의 웰내에 형성된 제 3 PMOS 트랜지스터 (P14)를 갖는 것을 특징으로 하는 출력회로.
  26. 제 25 항에 있어서, 상기 제 3 노드에 접속된 게이트 단자와, 상기 제 2 노드에 접속된 소스 단자와, 상기 플로팅 상태의 웰에 접속된 드레인 단자를 갖는 상기 플로팅 상태의 웰내에 형성된 제 4 PMOS 트랜지스터 (P12)를 갖는 것을 특징으로 하는 출력회로.
  27. 제 25 항에 있어서, 상기 제 1 전원단자에 접속된 게이트 단자와, 상기 플로팅 상태의 웰에 접속된 소스 단자와, 상기 출력단자에 접속된 드레인 단자를 갖는 상기 플로팅 상태의 웰내에 형성된 제 4 PMOS 트랜지스터 (P25)를 갖는 것을 특징으로 하는 출력회로.
  28. 제 25 항에 있어서, 상기 제 3 노드에 접속된 게이트 단자와, 상기 제 2 노드에 접속된 소스 단자와, 상기 플로팅 상태의 웰에 접속된 드레인 단자를 갖는 상기 플로팅 상태의 웰내에 형성된 제 4 PMOS 트랜지스터 (P12)와,
    상기 제 1 전원단자에 접속된 게이트 단자와, 상기 플로팅 상태의 웰에 접속된 소스 단자와, 상기 출력단자에 접속된 드레인 단자를 갖는 상기 플로팅 상태의 웰내에 형성된 제 5 PMOS 트랜지스터 (P25)를 갖는 것을 특징으로 하는 출력회로.
  29. 제 1 입력신호가 공급되는 제 1 입력신호단자 (1)와,
    제 2 입력신호가 공급되는 제 2 입력신호단자 (2)와,
    제 1 노드에 접속된 게이트 단자와, 제 1 전위를 갖는 제 1 전원단자에 접속된 소스 단자와, 제 2 노드에 접속된 드레인 단자를 갖는 제 1 PMOS 트랜지스터 (P1)와,
    상기 제 1 노드에 접속된 게이트 단자와, 상기 제 1 노드에 접속된 소스 단자와, 제 3 노드에 접속된 드레인 단자와, 상기 제 1 전원단자에 접속된 기판단자를 갖는 제 1 NMOS 트랜지스터 (N11)와,
    상기 제 3 노드에 접속된 게이트 단자와, 상기 제 2 노드에 접속된 소스 단자와, 출력단자에 접속된 드레인 단자를 갖는 상기 플로팅 상태의 웰내에 형성된 제 2 PMOS 트랜지스터 (P13)와,
    상기 제 1 전위를 갖는 제 1 전원단자에 접속된 게이트 단자와, 상기 제 3 노드에 접속된 소스 단자와, 상기 출력단자에 접속된 드레인 단자를 갖는 상기 플로팅 상태의 웰내에 형성된 제 3 PMOS 트랜지스터 (P14)와,
    상기 제 1 입력단자에 접속된 게이트 단자와, 상기 제 3 노드에 접속된 드레인 단자와, 제 4 노드에 접속된 소스 단자를 갖는 제 2 NMOS 트랜지스터 (N75)와,
    상기 제 2 입력단자에 접속된 게이트 단자와, 상기 제 4 노드에 접속된 드레인 단자와, 상기 제 2 전위를 갖는 제 2 전원단자에 접속된 소스 단자를 갖는 제 3 NMOS 트랜지스터 (N76)를 갖는 것을 특징으로 하는 출력회로.
  30. 제 29 항에 있어서, 상기 제 3 노드에 접속된 게이트 단자와, 제 2 노드에 접속된 소스 단자와, 상기 플로팅 상태의 웰내에 접속된 드레인 단자를 갖는 상기 플로팅 상태의 웰내에 형성된 제 4 PMOS 트랜지스터 (P12)를 갖는 것을 특징으로 하는 출력회로.
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