JP2963512B2 - 入出力回路 - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、信号振幅の異なる２系統の電源を有するCM
OS型集積回路等に搭載される入出力回路、特に入出力共
用の端子を備えた入出力回路に関するものである。

（従来技術） 従来、このような分野の技術としては、特開昭61−33
039号公報に記載されるようなものの他、第２図に示す
ようなものがあった。以下、その構成を説明する。

第２図は、従来の入出力回路の一構成例を示す回路図
である。

この入出力回路は、大振幅信号が乗る入出力共用の端
子とその信号を処理する小振幅動作の回路との間で信号
振幅のレベルを変換する機能を有し、入力部10と、出力
部20とで構成される。

入力部10は、入力モード時に、基準電位（接地電位）
Ｖと第１の電位Vss1との間の振幅を有する第１の入力信
号を入出力端子IOより入力する機能を有する。そして、
この入力部10は、大振幅電源系A1と小振幅電源系A2との
境に設けられたレベルシフタ11、大振幅電源系A1に設け
られた２入力NORゲート12、及び小振幅電源系A2に設け
られたインバータ13で構成されている。

出力部20は、出力モード時に、第１の入力信号を遮断
して基準電位（接地電位）Ｖと第２の電位Vss2との間の
振幅を有する第２の入力信号を入力端子DOから入力する
機能を有している。そして、この出力部20は、大振幅電
源系A1と小振幅電源系A2との境に設けられたレベルシフ
タ25、大振幅電源系A1に設けられたpMOSトランジスタ2
3、nMOSトランジスタ26、小振幅電源系A2に設けられた
２入力NANDゲート回路21、２入力ANDゲート回路22、及
びインバータ24で構成されている。

ここで、レベルシフタ11,25は、第２の電位Vss2の入
力信号を第１の電位Vss1と同電位にレベルシフトして出
力する機能を有し、nMOSトランジスタ,pMOSトランジス
タ，インバータ等で構成され、信号の論理を変化させず
に信号の電圧レベルを小振幅から大振幅に変換する機能
を有する。

ここで、NORゲート12は、出力モード時に入出力端子I
Oへの出力信号が中間電圧レベルになったとき、基準電
位から第１の電位Vss1に貫通電流を流さないために設け
られたものである。

（発明が解決しようとする課題） しかしながら、上記のような入出力回路では、例え
ば、インバータ１ケ分の面積の10倍程度の面積を必要と
して集積回路上で比較的面積の大きいレベルシフタ11及
びレベルシフタ25を用いたため、ICチップ面積が大きく
なるという問題があった。

本発明は、前記従来技術が持っていた課題として、集
積回路の回路形成面積が増大するという点について解決
した入出力回路を提供するものである。

（課題を解決するための手段） 本発明は、前記課題を解決するために、基準電位と第
１の電位との間の振幅を有する第１の入力信号を入力モ
ード時に入出力ノードより入力し、該第１の入力信号を
駆動して出力する入力部と、前記入力モード時に基準電
位と第２の電位との間の振幅を有する第２の入力信号を
遮断すると共に、出力モード時に該第２の入力信号を前
記第１の電位と同電位にレベルシフトして前記入出力ノ
ードへ出力する出力部とを、備えた入出力回路であり、
前記入力部は、前記入力モード時にオンし前記出力モー
ド時にオフして前記基準電位からの電流の導通状態を制
御する第１のMOSトランジスタと、前記第１のMOSトラン
ジスタと出力ノードとの間に接続され、前記第１の入力
信号に基づきオン・オフ動作する第２のMOSトランジス
タと、前記出力ノードと第１の電位との間に接続され、
前記第１の入力信号に基づき前記第２のMOSトランジス
タに対して相補的にオン・オフ動作する第３のMOSトラ
ンジスタと、前記入力モード時に前記出力ノードからの
出力を駆動して出力し、前記出力モード時に該出力ノー
ドからの出力を遮断するゲート部とを、備えたものであ
る。

（作用） 本発明によれば、以上のように入出力回路を構成した
ので、入力モード時には、入力部では、第１のMOSトラ
ンジスタはオンとなり、第１の入力信号は、第２のMOS
トランジスタ及び第３のMOSトランジスタによって反転
され、出力ノードに出力される信号がゲート部により駆
動されて出力される。

この入力モード時に出力部では、第２の入力信号を遮
断する。一方、出力モード時には、入力部では、第１の
MOSトランジスタはオフとなり、入出力ノードの電圧レ
ベルが基準電位と第１の電位との間の中間レベルにあっ
ても、基準電位、第１のMOSトランジスタ、第２のMOSト
ランジスタ、第３のMOSトランジスタ、及び第１の電位
の経路には貫通電流は流れない。また、出力ノードから
の出力は、ゲート部で遮断される。出力部では、第２の
入力信号が第１の電位と同電位にレベルシフトされて入
出力ノードへ出力される。

これにより貫通電流を阻止する機能が簡単な回路で構
成される。従って上記課題を解決できるのである。

（実施例） 次に、本発明の一実施例を第１図を用いて説明する。
第１図は本発明の一実施例を示す入出力回路の回路図で
ある。

以下、集積回路の素子構造としてＮ型基板上に構成さ
れるCMOS構造を例にとって説明する。

この入出力回路は、第１の電位Vss1で動作する、例え
ば論理回路等の大振幅信号回路（以下、Vss1系という）
A1と、第２の電位Vss2で動作する、例えばデータバス等
の小振幅信号回路（以下、Vss2系という）A2との間に位
置して組み込まれる。この入出力回路は、モード制御信
号OMに基づいてVss1系からVss2系に信号を送る入力部10
0と、Vss2系からVss1系に信号を送る出力部200とで構成
されている。

入力部100は、入力データ出力端子DIを有し、その入
力データ出力端子DIは、ゲート部であるNORゲート回路1
01の出力側に接続されている。前記モード制御信号OM
は、第１のpMOSトランジスタ102のゲートと、NORゲート
回路101の第１の入力側とに接続されている。第１のpMO
Sトランジスタ102のソースは、基準電位Ｖが接続され、
そのドレインは、第２のpMOSトランジスタ103のソース
に接続されている。さらに、第２のpMOSトランジスタ10
3のドレインは、出力ノードＮを介して第３のnMOSトラ
ンジスタ104のドレインに接続されている。第３のnMOS
トランジスタ104のソースは、第１の電位Vss1に接続さ
れている。

出力部200は、出力データ入力端子DOを有し、その出
力データ入力端子DOが、２入力NANDゲート回路201、及
び２入力ANDゲート回路202の入力側に接続されている。
２入力NANDゲート回路201の第１の入力側には、モード
制御信号OMが、第２の入力側には出力データ入力端子DO
が接続されている。一方、２入力ANDゲート回路202の第
１の入力側には、モード制御信号OMが、第２の入力側に
はインバータ203を介して出力データ入力端子DOが接続
されている。さらに、２入力ANDゲート回路202の出力側
は、レベルシフタ204の入力側に接続し、レベルシフタ2
04の出力側がnMOSトランジスタ205のゲートに接続され
ている。２入力NANDゲート回路201の出力側は、pMOSト
ランジスタ206のゲートに接続されている。nMOSトラン
ジスタ205とpMOSトランジスタ206の各ドレインは共通結
線されて入出力端子IOに接続されている。pMOSトランジ
スタ206のソースは基準電位Ｖが接続され、nMOSトラン
ジスタ205のソースは第１の電位Vss1に接続されてい
る。

ここで、レベルシフタ204について説明する。第３図
は、第１図のレベルシフタの回路図である。

入力端子Ｉは、インバータ１の入力側とpMOSトランジ
スタ４のゲートに接続されている。インバータ１の出力
側は、pMOSトランジスタ３のゲートに接続されている。
pMOSトランジスタ3,4のソースは接地されている。nMOS
トランジスタ5,6のソースは電位Vss1に接続されてい
る。pMOSトランジスタ３のドレイン、nMOSトランジスタ
５のドレイン、及びnMOSトランジスタ６のゲートが共通
結線され、pMOSトランジスタ４のドレイン、nMOSトラン
ジスタ６のドレイン、nMOSトランジスタ５のゲート、及
びインバータ２の入力側が共通結線され、インバータ２
の出力側は出力端子Ｏに接続されている。A1は、Vss1系
を示し、A2は、Vss2系を示す。また、pMOSトランジスタ
３のコンダクタンスgmはnMOSトランジスタ５のgmより充
分大きく、pMOSトランジスタ４のgmはnMOSトランジスタ
６のmgより充分大きく設定されている。

レベルシフタ204は次のような動作を行う。

電源の電圧レベルを、例えばVss2＝−1.5v、Vss1＝−
3vとすると、入力端子Ｉがハイレベル（以下“H"レベ
ル）のとき、即ち0vのとき、インバータ１の出力側はロ
ウレベル（以下“L"レベル）、即ち−1.5vとなり、pMOS
トランジスタ３のゲートに−1.5v、pMOSトランジスタ４
のゲートに0vが印加される。これにより、pMOSトランジ
スタ３はオンとなり、pMOSトランジスタ４はオフとな
る。このとき、nMOSトランジスタ５がオン状態として
も、pMOSトランジスタ３のgmが、nMOSトランジスタ５の
gmより充分大きいため、pMOSトランジスタ３のドレイン
とｎ型MOSトランジスタ６のゲートは“H"レベルに引き
上げられる。これによってnMOSトランジスタ６はオン
し、このときpMOSトランジスタ４がオフであるため、pM
OSトランジスタ４のドレインとnMOSトランジスタ５のゲ
ートは“L"レベル（−3v）に引き下げられる。このた
め、nMOSトランジスタ５はオフに切替わり、インバータ
２の入力側には“L"レベル（−3v）が入力されるため、
出力端子Ｏには“H"レベルが出力される。一方、入力端
子Ｉが“L"レベル（−1.5v）のときは、以上と逆の状態
で動作し、出力端子Ｏには“L"レベル（−3v）が出力さ
れる。このようにレベルシフタ204は信号の論理を変化
させずに信号の電圧レベルを小振幅から大振幅に変換す
る働きをする。

ここで、NORゲート回路101について説明する。第４図
は、第１図のNORゲート回路の回路図である。

第１の入力端子１は、モード制御端子OMに接続され
る。第２の入力端子２は、出力ノードＮに接続される。
出力端子３は、入力データ出力端子DIに接続される。こ
のNORゲート回路は、モード制御信号OMが“H"レベルの
出力モードでは、第１の入力端子１は“H"レベルとな
る。このとき、第２の入力端子２の出力ノードＮの信号
レベルに無関係にpMOSトランジスタ４はオフ、nMOSトラ
ンジスタ５はオンとなる。このため、接地電位から第１
の電位Vss1の経路はpMOSトランジスタ４によって断ち切
られ、第２の入力端子２の信号レベルにかかわらず、貫
通電流には出力端子３へは、流れ得ないことになる。従
って、第１図におけるNORゲート回路101は、出力モード
時に入出力端子IOの出力電圧レベルが、外部負荷の影響
で0vと第１の電位Vss1レベル（−3v）の間の中間レベル
になったときでも、余分な貫通電流、即ちNORゲート回
路101がインバータだった場合に発生する＋側電源から
インバータを通して−側電源に抜ける電流を阻止する。

次に、この入出力回路の動作を説明する。

この入出力回路における入出力モードの切り替えは、
モード制御信号DMの“L",“H"のレベルに基づいて行わ
れる。

（１）入力モード（モード制御端子OMが“L"レベルの場
合） 出力部200では、NANDゲート回路201の出力端子は“H"
レベル、ANDゲート回路202の出力端子は“L"レベルにそ
れぞれ固定される。その結果、pMOSトランジスタ206の
ゲートには“H"レベル（0v）、nMOSトランジスタ205の
ゲートには“L"レベル（−3v）がそれぞれ印加される。
このため、pMOSトランジスタ206、nMOSトランジスタ205
は、ともにオフ状態となり、入出力端子IOへの外部から
の入力が可能となる。このとき、ANDゲート回路202の出
力端子に印加される“L"レベルの−1.5vは、レベルシフ
タ204によって−3vにレベルシフトされている。

一方、入力部100では、pMOSトランジスタ102のゲート
に“L"レベル（−1.5v）が印加されるため、pMOSトラン
ジスタ102はオン状態のままとなり、pMOSトランジスタ1
03と104はインバータと等価になる。その結果、入出力
端子IOに入力された信号は反転されて出力ノードＮに出
力され、NORゲート回路101の第２の入力端子に入力され
る。NORゲート回路101の第１の入力端子にはモード制御
端子OMから“L"レベルが印加されているため、第２の入
力端子に入力された入力信号はさらに反転されて入力デ
ータ出力端子DIに出力される。

（２）出力モード（モード制御信号OMが“H"レベルの場
合） 出力部200では、NANDゲート回路201、及びANDゲート
回路202のゲートは開き、pMOSトランジスタ206のゲート
には出力データ入力端子DOへの入力信号が反転されて入
力される。nMOSトランジスタ205のゲートには出力デー
タ入力端子DOへの入力信号がインバータ203で反転さ
れ、レベルシフタ204でレベルシフトされて入力され
る。そこで、出力データ入力端子DOが“H"レベルのとき
には、pMOSトランジスタ206のゲートには“L"レベル
（−1.5v）、nMOSトランジスタ205のゲートには“L"レ
ベル（−3v）が印加されるので、pMOSトランジスタ206
がオン、nMOSトランジスタ205がオフとなる。これによ
り、入出力端子IOに“H"レベルが出力される。また、出
力データ入力端子DOが“L"レベルのときには、pMOSトラ
ンジスタ206のゲート、nMOSトランジスタ205のゲートは
ともに“H"レベル（0v）が入力されるので、pMOSトラン
ジスタ206がオフ、nMOSトランジスタ205がオンとなって
入出力端子IOに“L"レベル（−3v）が出力される。

以上のように、モード制御信号OMが“H"レベルのとき
には、出力データ入力端子DOへの入力信号がnMOSトラン
ジスタ205,pMOSトランジスタ206から入出力端子IOに出
力される。

一方、入力部100では、pMOSトランジスタ102のゲート
には“H"レベル（0v）が印加されてオフ状態となるた
め、入出力端子IOの電圧レベルが0vと第１の電位Vss1の
電圧レベルの間の中間レベルにあっても接地、pMOSトラ
ンジスタ102、pMOSトランジスタ103、nMOSトランジスタ
104、第１の電位Vss1の経路には貫通電流は流れないこ
とになる。

また、入出力端子IOの電圧レベルが“L"レベルのとき
には、nMOSトランジスタ103がオフとなり、pMOSトラン
ジスタ102もオフとなるため、出力ノードＮと、NORゲー
ト回路101の第２の入力端子は電気的に浮いた状態とな
る。この状態は、NORゲート回路101の第２の入力端子を
入力端子とするインバータで構成した場合には、そのイ
ンバータに貫通電流の流れる原因となるが、本発明で
は、ゲート部をNORゲート回路101で構成し、その第１の
入力端子をモード制御信号OMの“H"レベルで固定するこ
とにより、貫通電流を阻止できる。

本実施例では、入出力端子IOの電圧レベルが基準電位
Ｖと第１の電位Vss1との間の中間レベルにあっても、基
準電位Ｖ、第１のMOSトランジスタ102、第２のMOSトラ
ンジスタ103、第３のMOSトランジスタ104、及び第１の
電位Vss1の経路には貫通電流が流れない。また、出力ノ
ードＮからの出力が、第１のMOSトランジスタ102、及び
第３のMOSトランジスタ104がオフであることによってゲ
ート部とで電気的に浮いた状態となる場合、NORゲート
回路101の第１の入力端子をモード制御信号OMの“H"レ
ベルで固定ことにより貫通電流を阻止できる。従来はレ
ベルシフタを利用してこの種の阻止を行っていたが本発
明では大面積のレベルシフタを使わなくてすむ。

なお、本発明は図示の実施例に限定されず、例えばNO
Rゲート回路101は、インバータとNANDゲート回路とによ
り構成する等、種々の変形が可能である。

（発明の効果） 以上、詳細に説明したように本発明によれば、入出力
回路の入力部を、モード切り替え時に流れる貫通電流を
レベルシフタなしで阻止する回路で構成することによ
り、集積回路上における入出力回路の面積を小さくで
き、集積回路のコストダウンが期待できる。

【図面の簡単な説明】

第１図は本発明の入出力回路の回路図、第２図は従来の
入出力回路の回路図、第３図は第１図のレベルシフタの
回路構成図、第４図は第１図のNORゲート回路の回路図
である。 100……入力部、200……出力部、102……第１のMOSトラ
ンジスタ、Ｎ……出力ノード、103……第２のMOSトラン
ジスタ、104……第３のMOSトランジスタ、101……ゲー
ト部、Ｖ……基準電位、Vss1……第１の電位、Vss2……
第２の電位。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】基準電位と第１の電位との間の振幅を有す
   る第１の入力信号を入力モード時に入出力ノードより入
   力し、該第１の入力信号を駆動して出力する入力部と、 前記入力モード時に基準電位と第２の電位との間の振幅
   を有する第２の入力信号を遮断すると共に、出力モード
   時に該第２の入力信号を前記第１の電位と同電位にレベ
   ルシフトして前記入出力ノードへ出力する出力部とを、 備えた入出力回路において、 前記入力部は、 前記入力モード時にオンし前記出力モード時にオフして
   前記基準電位からの電流の導通状態を制御する第１のMO
   Sトランジスタと、 前記第１のMOSトランジスタと出力ノードとの間に接続
   され、前記第１の入力信号に基づきオン・オフ動作する
   第２のMOSトランジスタと、 前記出力ノードと第１の電位との間に接続され、前記第
   １の入力信号に基づき前記第２のMOSトランジスタに対
   して相補的にオン・オフ動作する第３のMOSトランジス
   タと、 前記入力モード時に前記出力ノードからの出力を駆動し
   て出力し、前記出力モード時に該出力ノードからの出力
   を遮断するゲート部とを、 備えたことを特徴とする入出力回路。