JP3366484B2 - 出力ドライバ回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、所定の電源電位が供給
される第１の回路と、この電源電位よりも高い電源電位
が供給される第２の回路との間のインタフェースをとる
ための第１の回路の出力ドライバ回路に関するものであ
る。

【０００２】

【従来の技術】従来、このような分野の技術としては、
例えば次のようなものがあった。 文献１；Symposium on VLSI Circuits Digest of Techn
ical Papers,(1992) IEEE（米）,Yukio Wada,Junkei Go
toh,Hiroshi Takakura,Tetsuya Iida,Tatsuo Noguchi*,
ToshibaSemiconductor SystemEngineering Center,*Tos
hibaMicroelectronics Center“HighlyReliable Insent
ive 3.3V-5V Interface Circuit”P.90-91 文献２；日経マイクロデバイス、1992-10 、日経ＢＰ
社、西原道哲、上田真、押川浩、三好章夫、日本アイ・
ビー・エム野洲事業所“ＬＳＩ外販に走るＩＢＭ 中核
になるゲート・アレイ技術を公表 ３Ｖ電源のノート・
パソコンに採用”P.83-88 文献３；特開平４−２９０００８号公報 図２は、従来の双方向出力ドライバ回路及びプリドライ
バ回路を示す概略の回路図である。この双方向出力ドラ
イバ回路では、プリドライバ回路１０に電源電位Ｖｄｄ
が供給された出力ドライバ回路２０が接続されている。
又、プリドライバ回路３０に電源電位Ｖｄｄより高い電
源電位ＶＤＤが供給された出力ドライバ回路４０が接続
されている。更に、出力ドライバ回路２０の出力端子Ｏ
ＵＴ１と出力ドライバ回路４０の出力端子ＯＵＴ２とが
バスＢＬを介して接続されている。プリドライバ回路１
０は、入力信号ｖｉ１を入力する入力端子Ｖｉ１を有
し、入力端子Ｖｉ１は、２入力ＮＡＮＤゲート１１の一
方の入力側に接続されると共に、２入力ＮＯＲゲート１
２の一方の入力側に接続されている。又、このプリドラ
イバ回路１０は、イネーブル信号ｅｎ１を入力する入力
端子Ｅｎ１を有し、入力端子Ｅｎ１は、２入力ＮＡＮＤ
ゲート１１の他方の入力側に接続されると共に、図示し
ないインバータを介して２入力ＮＯＲゲート１２の他方
の入力側に接続されている。

【０００３】低電源電位用の出力ドライバ回路２０は、
例えば、３．３Ｖの電源電位Ｖｄｄとグランドとの間に
直列接続されたＰチャネル型ＭＯＳトランジスタ（以
下、ＰＭＯＳという）２１とＮチャネル型ＭＯＳトラン
ジスタ（以下、ＮＭＯＳという）２２とでＣＭＯＳ構成
され、ＰＭＯＳ２１はＮＡＮＤゲート１１から出力され
る信号Ｓ１により、又ＮＭＯＳ２２はＮＯＲゲート１２
から出力される信号Ｓ２により、それぞれ相補的にオン
／オフ動作し、出力端子ＯＵＴ１を介してバスＢＬ上に
高レベル（以下、“Ｈ”という）又は低レベル（以下、
“Ｌ”という）の電圧を供給する回路である。プリドラ
イバ回路３０は、入力信号ｖｉ２を入力する入力端子Ｖ
ｉ２を有し、入力端子Ｖｉ２は、２入力ＮＡＮＤゲート
３１の一方の入力側に接続されると共に、２入力ＮＯＲ
ゲート３２の一方の入力側に接続されている。又、この
プリドライバ回路３０は、イネーブル信号ｅｎ２を入力
する入力端子Ｅｎ２を有し、入力端子Ｅｎ２は、ＮＡＮ
Ｄゲート３１の他方の入力側に接続されると共に、図示
しないインバータを介してＮＯＲゲート３２の他方の入
力側に接続されている。高電源電位用の出力ドライバ回
路４０は、低電源電位用の出力ドライバ回路２０に対し
て相補的にイネーブル／ディスイネーブル状態となり、
例えば、５Ｖの電源電位ＶＤＤとグランドとの間に直列
接続されたＰＭＯＳ４１とＮＭＯＳ４２とでＣＭＯＳ構
成され、ＰＭＯＳ４１はＮＡＮＤゲート３１から出力さ
れる信号Ｓ３により、又ＮＭＯＳ４２はＮＯＲゲート３
２から出力される信号Ｓ４により、それぞれ相補的にオ
ン／オフ動作し、出力端子ＯＵＴ２を介してバスＢＬ上
に“Ｈ”又は“Ｌ”の電圧を供給する回路である。次
に、図２の双方向出力ドライバ回路の動作（１）〜
（３）を説明をする。

【０００４】（１） イネーブル信号ｅｎ１が“Ｈ”、
かつ入力信号ｖｉ１が“Ｌ”のとき プリドライバ回路１０中のＮＡＮＤゲート１１の一方の
入力側が“Ｈ”になり、又、ＮＯＲゲート１２の一方の
入力側にイネーブル信号ｅｎ１が反転された信号が入力
されて“Ｌ”になる。この時、“Ｌ”の入力信号ｖｉ１
がＮＡＮＤゲート１１及びＮＯＲゲート１２の一方の入
力側に入力されると、ＮＡＮＤゲート１１の出力側から
“Ｈ”の信号Ｓ１が得られ、ＮＯＲゲート１０の出力側
から“Ｈ”の信号Ｓ２が得られる。信号Ｓ１及び信号Ｓ
２が“Ｈ”になると、ＰＭＯＳ２１はオフし、ＮＭＯＳ
２２はオンする。一方、出力ドライバ回路４０は、出力
ドライバ回路２０に対して相補的にイネーブル／ディス
イネーブル状態となるので、信号Ｓ３が“Ｈ”になり、
信号Ｓ４が“Ｌ”になり、ＰＭＯＳ４１及びＮＭＯＳ４
２は共にオフとなって出力端子ＯＵＴ２は高インピーダ
ンスとなる。その結果、バスＢＬは“Ｌ”になる。 （２） イネーブル信号ｅｎ１が“Ｈ”、かつ入力信号
ｖｉ１が“Ｈ”のとき ＮＡＮＤゲート１１の一方の入力側が“Ｈ”に、又、Ｎ
ＯＲゲート１２の一方の入力側にｅｎ１が反転された信
号が入力されて“Ｌ”になる。この時、“Ｈ”の入力信
号ｖｉ１がＮＡＮＤゲート１１及びＮＯＲゲート１２の
他方の入力側に入力されると、ＮＡＮＤゲート１１の出
力側から“Ｌ”の信号Ｓ１が得られ、ＮＯＲゲート１０
の出力側から“Ｌ”の信号Ｓ２が得られる。信号Ｓ１及
び信号Ｓ２が“Ｌ”になると、ＰＭＯＳ２１はオンし、
ＮＭＯＳ２２はオフする。一方、前記（１）と同様に信
号Ｓ３が“Ｈ”になり、信号Ｓ４が“Ｌ”になり、ＰＭ
ＯＳ４１及びＮＭＯＳ４２は共にオフとなって出力端子
ＯＵＴ２は高インピーダンスとなる。その結果、バスＢ
Ｌは“Ｈ”になる。

【０００５】（３） イネーブル信号ｅｎ１が“Ｌ”の
とき ＮＡＮＤゲート１１の一方の入力側が“Ｌ”になり、
又、ＮＯＲゲート１２の一方の入力側にイネーブル信号
ｅｎ１が反転された信号が入力されて“Ｈ”になる。こ
の時、“Ｈ”の入力信号ｖｉ１がＮＡＮＤゲート１１及
びＮＯＲゲート１２の各他方の入力側に入力されると、
ＮＡＮＤゲート１１の出力側から“Ｈ”の信号Ｓ１が得
られ、ＮＯＲゲート１２の出力側から“Ｌ”の信号Ｓ２
が得られる。又、入力信号ｖｉ１が“Ｌ”になっても、
同様にＮＡＮＤゲート１１の出力側から“Ｈ”の信号Ｓ
１が得られ、ＮＯＲゲート１２の出力側から“Ｌ”の信
号Ｓ２が得られる。この時、出力ドライバ回路２０は、
ディスエーブルになり、出力ドライバ回路４０をイネー
ブル状態として出力ドライバ回路４０によりバスＢＬの
論理レベルを“Ｈ”又は“Ｌ”のいずれか一方を決定す
るように動作する。しかしながら、図２中の出力ドライ
バ回路２０，４０では、高電源電位側の出力ドライバ回
路４０によってバスＢＬの論理レベルが“Ｈ”に決定さ
れると、バスＢＬ上に高電源電位ＶＤＤが与えられるの
で、ディスエーブルされている低電源電位側の出力ドラ
イバ回路２０のＰＭＯＳ２１のドレインとサブストレー
トとの間のＰＮ接合が順バイアスされて順方向電流が流
れる。更に、出力ドライバ回路２０のＰＭＯＳ２１がオ
ン状態となり、低電源電位Ｖｄｄ側へオン電流が流れる
という問題があった。又、低電源電位Ｖｄｄ側のデバイ
スは、薄いゲート酸化膜を用いているので、高電源電位
ＶＤＤが与えられると、ゲート酸化膜の破壊が生じた
り、ゲートチャネル長の縮小化のためにホットキャリア
が生じる等、信頼性の問題があった。前記従来技術の持
っていた課題を解決する１つの手段として上記文献１に
記載された出力ドライバ回路がある。

【０００６】図３は、上記文献１に記載された従来の他
の双方向出力ドライバ回路及びプリドライバ回路を示す
概略の回路図であり、図２と共通の要素には共通の符号
が付されている。この図３では、出力ドライバ回路２０
Ａの構成が図２中の出力ドライバ回路２０と異なり、他
は図２と同様の構成である。出力ドライバ回路２０Ａで
は、図２中の出力ドライバ回路２０のＰＭＯＳ２１と出
力端子ＯＵＴ１との間にゲートＧが電源電位Ｖｄｄに接
続されたＮＭＯＳ２３が接続されている。又、ＮＭＯＳ
２２と出力端子ＯＵＴ１との間にゲートＧが電源電位Ｖ
ｄｄに接続されたＮＭＯＳ２４が接続されている。尚、
ＮＭＯＳ２３は、出力ドライバ回路２０Ａの“Ｈ”のレ
ベルがＴＴＬレベルになるようにするためにデプレッシ
ョン型のものを使用している。次に、図３の双方向出力
ドライバ回路の動作を説明する。この双方向出力ドライ
バ回路は、図２と同様の動作をするが、次の点が異なっ
ている。即ち、バスＢＬから高電源電位ＶＤＤが印加さ
れてもＮＭＯＳ２３により降圧され、ＰＭＯＳ２１には
高電源電位ＶＤＤからＮＭＯＳ２３の閾値Ｖｔを差し引
いた値（ＶＤＤ−Ｖｔ）が印加され、高電源電位ＶＤＤ
が印加されるのを防止している。同様に、バスＢＬから
高電源電位ＶＤＤが印加されてもＮＭＯＳ２４により降
圧され、ＮＭＯＳ２２には高電源電位ＶＤＤからＮＭＯ
Ｓ２４の閾値Ｖｔを差し引いた値（ＶＤＤ−Ｖｔ）が印
加され、高電源電位ＶＤＤが印加されるのを防止してい
る。前記従来技術の持っていた課題を解決するもう１つ
の手段として上記文献２及び文献３に記載された出力ド
ライバ回路がある。

【０００７】図４は、上記文献２及び文献３に記載され
た従来の他の双方向出力ドライバ回路及びプリドライバ
回路を示す概略の回路図であり、図３と共通の要素には
共通の符号が付されている。又、図５は、Ｐ型基板５０
に形成された図４中の出力ドライバ回路２０Ｂの断面図
である。これらの図を参照しつつ図４の構成を説明す
る。この図４では、出力ドライバ回路２０Ｂの構成が図
３中の出力ドライバ回路２０Ａと異なり、他は図３と同
様の構成である。即ち、出力ドライバ回路２０Ｂでは、
出力ドライバ回路２０Ａ中のＮＭＯＳ２３が除去され、
出力端子ＯＵＴ１とＰＭＯＳ２１のゲートＧとの間に、
ゲートＧが電源電位Ｖｄｄに接続されたＰＭＯＳ２５が
接続されている。ＰＭＯＳ２５は、バスＢＬから出力端
子ＯＵＴ１に高電源電位ＶＤＤが印加されたとき、オン
状態となってＰＭＯＳ２１のゲートＧに高電源電位ＶＤ
Ｄを入力する素子である。又、プリドライバ回路１０中
のＮＡＮＤゲート１１の出力側とＰＭＯＳ２１のゲート
Ｇとの間に、ゲートＧが電源電位Ｖｄｄに固定されたＮ
ＭＯＳ２６が接続されている。このＮＭＯＳ２６は、Ｎ
ＡＮＤゲート１１の出力側に高電源電位ＶＤＤが印加さ
れるのを防止する素子である。更に、ＰＭＯＳ２１のゲ
ートＧに電源電位Ｖｄｄのレベルの信号を送るために、
ＮＭＯＳ２６と並列に接続され、ゲートＧが出力端子Ｏ
ＵＴ１に接続されたＰＭＯＳ２７が設けられている。更
に、ゲートＧが出力端子ＯＵＴ１に接続され、ソースＳ
が電源電位Ｖｄｄに接続されたＰＭＯＳ２８が、設けら
れている。ＰＭＯＳ２８のドレインは、ＰＭＯＳ２１、
ＰＭＯＳ２５、及びＰＭＯＳ２７が共有するＮウェル２
９に接続されている。

【０００８】次に、図４の双方向出力ドライバ回路の動
作を説明する。この双方向出力ドライバ回路は図２と同
様の動作をするが、次の点が異なっている。即ち、出力
ドライバ回路２０Ｂは、信号Ｓ１が“Ｈ”、信号Ｓ２が
“Ｌ”のときディスイネーブル状態となり、この時、バ
スＢＬから出力端子ＯＵＴ１に高電源電位ＶＤＤが印加
されると、ＰＭＯＳ２５がオンするため，ＰＭＯＳ２１
のゲートＧに高電源電位ＶＤＤが入力される。このた
め、ＰＭＯＳ２１はオフ状態となるので、電源電位Ｖｄ
ｄへのオン電流を防止する。又、このとき、ＮＭＯＳ２
６はプリドライバ回路１０中のＮＡＮＤゲート１１の出
力側に高電源電位ＶＤＤが印加されるのを防止する。一
方、ＮＡＮＤゲート１１から出力された“Ｈ”の信号Ｓ
１は、ＮＭＯＳ２６を経てＰＭＯＳ２１のゲートＧに入
力されるが、この信号Ｓ１は、電源電位ＶｄｄとＮＭＯ
Ｓ２６の閾値Ｖｔとの差分（Ｖｄｄ−Ｖｔ）のレベルま
でしか上がらない。ところが、ＮＭＯＳ２６にはＰＭＯ
Ｓ２７が並列に接続されているので、ＰＭＯＳ２１のゲ
ートＧには電源電位Ｖｄｄのレベルの信号が送られる。
又、ＰＭＯＳ２１、ＰＭＯＳ２５、ＰＭＯＳ２７、及び
ＰＭＯＳ２８は共通のＮウェル２９上に形成されてお
り、出力端子ＯＵＴ１に高電源電位ＶＤＤが入力される
と、ＰＭＯＳ２５のＰＮ接合を通じてＮウェル２９は高
電源電位ＶＤＤ近くまで上昇するので、低電源電位Ｖｄ
ｄへの順方向電流の発生を防ぐことができる。又、この
時ＰＭＯＳ２８はオフ状態であるが、出力端子ＯＵＴ１
が“Ｌ”になるとＰＭＯＳ２８はオン状態になり、Ｎウ
ェル２９を電源電位Ｖｄｄのレベルに充電する。

【０００９】

【発明が解決しようとする課題】しかしながら、従来の
出力ドライバ回路においては、次のような課題があっ
た。図３の出力ドライバ回路２０Ａでは、ＮＭＯＳ２３
はデプレッション型である必要があるので、プロセス工
程の追加が必要であり、開発期間及び費用がかかる。更
に、ＮＭＯＳ２３の閾値Ｖｔを管理する必要がある。図
４の出力ドライバ回路２０Ｂでは、プリドライバ回路１
０のＮＡＮＤゲート１１とＰＭＯＳ２１との間に挿入さ
れた伝送ゲートのＮＭＯＳ２６は、出力端子ＯＵＴ１の
電圧レベルによりスイッチング動作を行う。例えば、プ
リドライバ回路１０中のＮＡＮＤゲート１１から“Ｈ”
が出力されると、ＰＭＯＳ２１のゲートＧにはＮＭＯＳ
２６から伝送された（Ｖｄｄ−Ｖｔ）の電圧レベルが入
力される。一方、ＮＭＯＳ２２がオンして出力端子ＯＵ
Ｔ１が“Ｌ”となってＮＭＯＳ２６がオンする。そのた
め、Ｖｄｄレベルの信号がＰＭＯＳ２１のゲートＧに伝
達するまでに遅延を生じ、その間、ＰＭＯＳ２１から出
力端子ＯＵＴ１へリーク貫通電流が発生する。このＰＭ
ＯＳ２１のゲートＧの電圧が（Ｖｄｄ−Ｖｔ）からＶｄ
ｄになるまでの遅延時間は、出力端子ＯＵＴ１に接続さ
れた負荷が大きくなるにつれて長くなり、ＰＭＯＳ２１
から多大のリーク貫通電流が流れる。本発明は、以上述
べた従来技術における低電源電位Ｖｄｄ側の出力ドライ
バ回路のＰＭＯＳのドレインとサブストレート間とのＰ
Ｎ接合が順バイアスされて生じる順方向電流や、低電源
電位Ｖｄｄ側の出力ドライバ回路のＰＭＯＳがオン状態
となって生じる低電源電位Ｖｄｄ側へのオン電流及びゲ
ート酸化膜への過大な電圧応力によるゲート酸化膜の破
壊等を生じない出力ドライバ回路を提供するものであ
る。

【００１０】

【課題を解決するための手段】前記課題を解決するため
に、請求項１、３、４に係る発明では、出力ドライバ回
路において、第１導電型の第１、第２、第５及び第７の
ＭＯＳトランジスタと、前記第１導電型とは逆極性の第
２導電型の第３、第４及び第６のＭＯＳトランジスタと
を備えている。 前記第１のＭＯＳトランジスタは、第１
の電源電位ノードに接続された第１−１の電極と、第１
−２の電極と、イネーブル時には第１と第２の論理レベ
ルに遷移し、ディスエーブル時には前記第１又は第２の
論理レベルに固定される第１の入力信号に基づき、前記
第１−１及び第１−２の電極間の導通状態を制御する第
１の制御電極とを、有している。前記第２のＭＯＳトラ
ンジスタは、前記第１−２の電極に接続された第２−１
の電極と、出力端子に接続された第２−２の電極と、前
記第２−１及び第２−２の電極間の導通状態を制御する
第２の制御電極とを、有している。 前記第３のＭＯＳト
ランジスタは、前記第１の電源電位よりも低い第２の電
源電位が与えられる第２の電源電位ノードに接続された
第３−１の電極と、第３−２の電極と、前記イネーブル
時には前記第１の入力信号と同一の論理レベルに遷移
し、前記ディスエーブル時には前記第１の入力信号とは
異なる前記第２又は第１の論理レベルに固定される第２
の入力信号に基づき、前記第３−１及び第３−２の電極
間の導通状態を制御する第３の制御電極とを、有してい
る。 前記第４のＭＯＳトランジスタは、前記第３−２の
電極に接続された第４−１の電極と、前記出力端子に接
続された第４−２の電極と、前記第１の電源電位に基づ
いて前記第４−１及び第４−２の電極間の導通状態を制
御する第４の制御電極とを、有している。前記第５のＭ
ＯＳトランジスタは、前記出力端子に接続された第５−
１の電極と、前記第２の制御電極に接続された第５−２
の電極と、前記第１の電源電位に基づいて前記第５−１
及び第５−２の電極間の導通状態を制御する第５の制御
電極とを有し、自己のウェルが前記第２のＭＯＳトラン
ジスタのウェルと共通に接続されている。 前記第６のＭ
ＯＳトランジスタは、前記第５−２の電極に接続された
第６−１ の電極と、前記第１の制御電極に接続された第
６−２の電極と、前記第１の電源電位に基づいて前記第
６−１及び第６−２の電極間の導通状態を制御する第６
の制御電極とを、有している。前記第７のＭＯＳトラン
ジスタは、前記第２及び第５のＭＯＳトランジスタのウ
ェルと共通に接続されている自己のウェルに接続された
第７−１の電極と、前記第１の電源電位ノードに接続さ
れた第７−２の電極と、前記出力端子の電位に基づいて
前記第７−１及び第７−２の電極間の導通状態を制御す
る第７の制御電極とを、有している。

【００１１】請求項２、３、４に係る発明では、出力ド
ライバ回路において、請求項１に記載された第１、第
２、第３、第４、第５及び第７のＭＯＳトランジスタ
と、第１導電型の第８のＭＯＳトランジスタと、第２導
電型の第９、第１０及び第１１のＭＯＳトランジスタと
を備えている。 前記第８のＭＯＳトランジスタは、前記
第１の電源電位ノードに接続された第８−１の電極と、
第８−２の電極と、イネーブル時に活性化される第３の
入力信号に基づき、前記第８−１及び第８−２の電極間
の導通状態を制御する第８の制御電極とを、有してい
る。前記第９のＭＯＳトランジスタは、前記第２の電源
電位ノードに接続された第９−１の電極と、第９−２の
電極と、前記第３の入力信号に基づいて前記第９−１及
び第９−２の電極間の導通状態を制御する第９の制御電
極とを、有している。 前記第１０のＭＯＳトランジスタ
は、前記第９−２の電極に接続された第１０−１の電極
と、前記第２の制御電極に接続された第１０−２の電極
と、前記第１の電源電位に基づいて前記第１０−１及び
第１０−２の電極間の導通状態を制御する第１０の制御
電極とを、有している。前記第１１のＭＯＳトランジス
タは、前記第１０−２の電極に接続された第１１−１の
電極と、前記第８−２の電極に接続された第１１−２の
電極と、前記第３の入力信号に基づいて前記第１１−１
及び第１１−２の電極間の導通状態を制御する第１１の
制御電極とを、有している。

【００１２】

【作用】請求項１、３、４に係る発明によれば、第１の
入力信号及び第２の入力信号に基づいて出力端子が高イ
ンピーダンス状態となったとき、他の出力ドライバ回路
から高電源電位が出力端子に印加されると、第５のＭＯ
Ｓトランジスタがオン状態となり、高電源電位が第２の
ＭＯＳトランジスタの第２の制御電極に入力される。す
ると、第２のＭＯＳトランジスタはオフ状態となるの
で、第１のＭＯＳトランジスタに高電源電位が印加され
るのを防止する。又、第６のＭＯＳトランジスタはオフ
状態となるので、第１のＭＯＳトランジスタの第１の制
御電極には高電源電位が印加されず、第１の入力信号が
入力されたままの状態となる。この時、第５のＭＯＳト
ランジスタの第５−１の電極とウェルの接合部の順方向
バイアスによって電流がウェルに流れる。そのため、ウ
ェルの電圧が、出力端子の電圧から、ウェル内に形成さ
れた寄生トランジスタにおけるエミッタとベースとの間
の電圧降下を差し引いた値まで上昇する。このウェルに
接続されている第７のＭＯＳトランジスタは、この時オ
フ状態であるので、低電源電位への電流を遮断する。一
方、高電源電位は、第４のＭＯＳトランジスタによって
降圧されるので、第３のＭＯＳトランジスタのゲート酸
化膜破壊やホットキャリアによる性能劣化を防止する。
出力端子のレベルが高電源電位から低下するにつれてウ
ェルの電圧も低下し、低電源電位のレベルになると第７
のＭＯＳトランジスタがオン状態になるので、ウェルに
低電源電位が供給される。請求項２、３、４に係る発明
によれば、第８のＭＯＳトランジスタ及び第９のＭＯＳ
トランジスタの第８及び第９の制御電極には第３の入力
信号が入力され、第２のＭＯＳトランジスタの第２の制
御電極には、第３の入力信号が反転された信号が入力さ
れる。そのため、出力ドライバ回路がイネーブル状態の
とき、第２のＭＯＳトランジスタは常にオン状態とな
り、請求項１に係る発明と比較して第１の入力信号に対
する負荷が低減されるので、より高速の動作を行う。
尚、第１０のＭＯＳトランジスタは、第９のＭＯＳトラ
ンジスタに高電源電位が印加されるのを防止し、第１１
のＭＯＳトランジスタは、第８のＭＯＳトランジスタに
高電源電位が印加されるのを防止する。従って、前記課
題を解決できるのである。

【００１３】

【実施例】第１の実施例 図１は、本発明の第１の実施例を示す出力ドライバ回路
及びプリドライバ回路の回路図であり、従来の図２と共
通の要素には共通の符号が付されている。この図１で
は、図２と同様のプリドライバ回路１０に出力ドライバ
回路６０が接続されている。更に、出力ドライバ回路６
０の出力側には、図示しない図２と同様のバスＢＬ、出
力ドライバ回路４０及びプリドライバ回路３０が接続さ
れている。出力ドライバ回路６０では、第１の電源電位
（例えば、３．３Ｖの電源電位Ｖｄｄ）ノードに第１の
ＭＯＳトランジスタ（例えば、ＰＭＯＳ６１）の第１−
１の電極（ソースＳ）が接続され、ＰＭＯＳ６１の第１
−２の電極１−２（ドレインＤ）が第２のＭＯＳトラン
ジスタ（例えば、ＰＭＯＳ６２）の第２−１の電極（ソ
ース）に接続されている。ＰＭＯＳ６２の第２−２の電
極（ドレインＤ）は出力端子ＯＵＴ１に接続されてい
る。一方、第２の電源電位ノード（例えば、グランド）
に第３のＭＯＳトランジスタ（例えば、ＮＭＯＳ６３）
の第３−１の電極（ソースＳ）が接続され、ＮＭＯＳ６
３の第３−２の電極（ドレインＤ）が第４のＭＯＳトラ
ンジスタ（例えば、ＮＭＯＳ６４）の第４−１の電極
（ソースＳ）に接続されている。更に、ＮＭＯＳ６４の
第４−２の電極（ドレインＤ）が出力端子ＯＵＴ１に接
続されている。ＮＭＯＳ６４の第４の制御電極（ゲート
Ｇ）は、電源電位Ｖｄｄノードに接続されている。ＰＭ
ＯＳ６１の第１の制御電極（ゲートＧ）には、プリドラ
イバ回路１０中のＮＡＮＤゲート１１の出力側が接続さ
れ、ＮＭＯＳ６３の第３の制御電極（ゲートＧ）には、
ＮＯＲゲート１２の出力側が接続されている。尚、ＰＭ
ＯＳ６１は、ＮＡＮＤゲート１１の出力信号Ｓ１により
オン／オフ動作するトランジスタであり、ＮＭＯＳ６３
は、ＮＯＲゲート１２の出力信号Ｓ２によりＰＭＯＳ６
１に対して相補的にオン／オフ動作するトランジスタで
ある。

【００１４】一方、ＰＭＯＳ６２の第２の制御電極（ゲ
ートＧ）と出力端子ＯＵＴ１との間に、第５の制御電極
（ゲートＧ）が電源電位Ｖｄｄノードに接続された第５
のＭＯＳトランジスタ（例えば、ＰＭＯＳ６５）が接続
されている。更に、ＰＭＯＳ６２のゲートＧとＰＭＯＳ
６１のゲートＧとの間に、第６の制御電極（ゲートＧ）
が電源電位Ｖｄｄノードに接続された第６のＭＯＳトラ
ンジスタ（例えば、ＮＭＯＳ６６）が接続されている。
更に、電源電位Ｖｄｄノードに第７−２の電極（ドレイ
ンＤ）が接続され、第７の制御電極（ゲートＧ）が出力
端子ＯＵＴ１に接続された第７のＭＯＳトランジスタ
（例えば、ＰＭＯＳ６７）のサブストレートは、ＰＭＯ
Ｓ６２及びＰＭＯＳ６５と共通のＮウェル６８によって
形成され、ＰＭＯＳ６７の第７−１の電極（ソースＳ）
はＮウェル６８に接続されている。又、ＰＭＯＳ６１の
ソースＳは、Ｎウェル６９に接続されている。図６は、
図１中の出力ドライバ回路６０の断面図である。Ｐ型基
板７０には、図１中のＰＭＯＳ６１、ＰＭＯＳ６２、Ｐ
ＭＯＳ６５、及びＰＭＯＳ６７が形成されている。次
に、図１の出力ドライバ回路の動作（１）〜（３）を説
明する。

【００１５】 （１） イネーブル信号ｅｎ１が“Ｈ”、かつ入力信号
ｖｉ１が“Ｌ”のとき 図２と同様に、信号Ｓ１及び信号Ｓ２が“Ｈ”になる。
そのため、ＰＭＯＳ６１はオフ状態、ＮＭＯＳ６３はオ
ン状態となる。又、“Ｈ”の信号Ｓ１は、ＮＭＯＳ６６
を介してＰＭＯＳ６２のゲートＧに入力される。この
時、ＰＭＯＳ６５はオフ状態であり、出力端子ＯＵＴ１
には“Ｌ”の出力信号が得られる。 （２） イネーブル信号ｅｎ１が“Ｈ”、かつ入力信号
ｖｉ１が“Ｈ”のとき 図２と同様に、信号Ｓ１及び信号Ｓ２が“Ｌ”になる。
そのため、ＰＭＯＳ６１はオン状態、ＮＭＯＳ６３はオ
フ状態となる。又、“Ｌ”の信号Ｓ１は、ＮＭＯＳ６６
を介してＰＭＯＳ６２のゲートＧに入力され、ＰＭＯＳ
６２はオン状態となる。この時、ＰＭＯＳ６５はオフ状
態であり、出力端子ＯＵＴ１には“Ｈ”の出力信号が得
られる。 （３） イネーブル信号ｅｎ１が“Ｌ”のとき 図２と同様に、信号Ｓ１が“Ｈ”になり、信号Ｓ２が
“Ｌ”になる。そのため、ＰＭＯＳ６１及びＮＭＯＳ６
３は共にオフ状態となる。又、“Ｈ”の信号Ｓ１は、Ｎ
ＭＯＳ６６を介してＰＭＯＳ６２のゲートＧに入力され
る。この時、ＰＭＯＳ６５はオフ状態であり、出力端子
ＯＵＴ１は高インピーダンス状態となる。このようにイ
ネーブル信号ｅｎ１が“Ｌ”のとき、出力ドライバ回路
６０は高インピーダンス状態となるが、この時、例え
ば、５Ｖの高電源電位ＶＤＤが図示しないバスＢＬを通
じて出力端子ＯＵＴ１に印加されると、ＰＭＯＳ６５が
オン状態となり、高電源電位ＶＤＤがＰＭＯＳ６２のゲ
ートＧに入力される。すると、ＰＭＯＳ６２はオフ状態
となるので、ＰＭＯＳ６１のドレインＤに高電源電位Ｖ
ＤＤが印加されるのを防止する。又、ＮＭＯＳ６６はオ
フ状態となるので、ＰＭＯＳ６１のゲートＧには高電源
電位ＶＤＤが印加されず、“Ｈ”のＳ１が入力されたま
まの状態となる。

【００１６】又、この時、ＰＭＯＳ６５のソースＳとＮ
ウェル６８の接合部の順方向バイアスにより電流がＮウ
ェル６８中に流れる。そのため、Ｎウェル６８の電圧
が、出力端子ＯＵＴ１の電圧からＮウェル６８内に形成
された寄生ｐｎｐトランジスタにおけるエミッタとベー
スとの間の電圧降下を差し引いた値まで上昇する。この
Ｎウェル６８に接続されているＰＭＯＳ６７は、この時
オフ状態であるので、低電源電位Ｖｄｄへの電流を遮断
する。又、高電源電位ＶＤＤは、ＮＭＯＳ６４によって
（ＶＤＤ−Ｖｔ）近い値まで降圧されるので、ＮＭＯＳ
６３のゲート酸化膜破壊やホットキャリアによる性能劣
化を防止する。出力端子ＯＵＴ１のレベルが高電源電位
ＶＤＤから低下するにつれてＮウェル６８の電圧も低下
し、低電源電位ＶｄｄのレベルになるとＰＭＯＳ６７が
オン状態になるので、Ｎウェル６８に電源電位Ｖｄｄが
供給される。以上のように、この第１の実施例では、以
下の利点がある。

【００１７】（ａ） 出力端子ＯＵＴ１が高インピーダ
ンス状態のとき、バスＢＬを介して他の出力ドライバ回
路から高電源電位ＶＤＤが印加されても、低電源電位Ｖ
ｄｄへの電流が流れない。 （ｂ） 低電源電位側のＰＭＯＳ６１及びグランド側の
ＮＭＯＳ６３に高電源電位ＶＤＤが印加されないように
したので、ゲート酸化膜破壊やホットキャリアによる性
能劣化等の信頼性の問題もなく、しかもプロセス工程の
変更も伴わずに出力ドライバ回路を実現できる。 （ｃ） ＰＭＯＳ６１及びＮＭＯＳ６３に直接高電源電
位をかけないようにしてあるので、プリドライバ回路１
０とＰＭＯＳ６１及びＮＭＯＳ６３との間に特別な手段
を設けることなく、信号Ｓ１，Ｓ２のフル振幅によって
ＰＭＯＳ６１及びＮＭＯＳ６３のスイッチング動作を迅
速に行うことができる。従って、３．３Ｖ電源の回路で
ありながら５Ｖ電源のシステムに直接接続できる。

【００１８】第２の実施例 図７は、本発明の第２の実施例を示す出力ドライバ回路
の回路図であり、図１中の要素と共通の要素には共通の
符号が付されている。この図７では、図１と同様のプリ
ドライバ回路１０に出力ドライバ回路６０Ａが接続され
ている。出力ドライバ回路６０Ａでは、図１中の出力ド
ライバ回路６０中のＮＭＯＳ６６が除去されている。更
に、第８−１の電極（ソースＳ）が電源電位Ｖｄｄノー
ドに接続され、第８の制御電極（ゲートＧ）がイネーブ
ル信号入力端子Ｅｎ１に接続された第８のＭＯＳトラン
ジスタ（例えば、ＰＭＯＳ７１）と、第９−１の電極
（ソースＳ）がグランドに接続され、第９の制御電極
（ゲートＧ）がイネーブル信号入力端子Ｅｎ１に接続さ
れた第９のＭＯＳトランジスタ（例えば、ＮＭＯＳ７
２）とを、備えている。又、第１０−１の電極（ソース
Ｓ）がＮＭＯＳ７２の第９−２の電極（ドレインＤ）に
接続され、第１０−２の電極（ドレインＤ）がＰＭＯＳ
６２の第２の制御電極（ゲートＧ）に接続され、第１０
の制御電極（ゲートＧ）が電源電位Ｖｄｄノードに接続
された第１０のＭＯＳトランジスタ（例えば、ＮＭＯＳ
７３）と、第１１−１の電極（ソースＳ）がＰＭＯＳ６
２のゲートＧに接続され、第１１−２の電極（ドレイン
Ｄ）がＰＭＯＳ７１の第８−２の電極（ドレインＤ）に
接続され、第１１の制御電極（ゲートＧ）が入力端子Ｅ
ｎ１に接続された第１１のＭＯＳトランジスタ（例え
ば、ＮＭＯＳ７４）とが、設けられている。

【００１９】次に、図７の出力ドライバ回路の動作を説
明する。この出力ドライバ回路６０Ａは、図１中の出力
ドライバ回路６０と同様の動作をするが、次の点が異な
っている。即ち、ＰＭＯＳ７１とＮＭＯＳ７２，７４と
の各ゲートＧにはイネーブル信号ｅｎ１が入力され、Ｐ
ＭＯＳ６２のゲートＧには、イネーブル信号ｅｎ１が反
転された信号が入力される。そのため、出力ドライバ回
路６０Ａがイネーブル状態のとき、ＰＭＯＳ６２は常に
オン状態となり、第１の実施例と比較してＮＡＮＤゲー
ト１１に対する負荷が低減されるので、より高速の動作
を行う。尚、ＮＭＯＳ７３は、ＮＭＯＳ７２に高電源電
位ＶＤＤが印加されるのを防止し、ＮＭＯＳ７４は、Ｐ
ＭＯＳ７１に高電源電位ＶＤＤが印加されるのを防止す
る。以上のように、この第２の実施例では、出力ドライ
バ回路６０Ａがイネーブル状態のとき、ＰＭＯＳ６２は
常にオン状態となり、第１の実施例と比較してＮＡＮＤ
ゲート１１に対する負荷が低減できるので、より高速の
出力ドライバ回路が実現できる。

【００２０】なお、本発明は上記実施例に限定されず、
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 （１） 上記各実施例において、第１の電源電位と第２
の電源電位との極性を変えることにより、ＰＭＯＳの代
わりにＮＭＯＳ、ＮＭＯＳの代わりにＰＭＯＳを使用し
てもよい。 （２） 上記各実施例において、各ＭＯＳトランジスタ
をバイポーラトランジスタ等の素子で構成してもよい。 （３） 上記各実施例において、バスＢＬを共有する他
の出力ドライバ回路を増設してもよい。

【００２１】

【発明の効果】以上詳細に説明したように、請求項１、
３、４に係る発明によれば、低電源電位側の出力ドライ
バ回路の出力端子が高インピーダンス状態のとき、この
出力端子に高電源電位側の出力ドライバ回路から高電源
電位が印加されても、低電源電位への電流が流れない。
更に、第１のＭＯＳトランジスタ及び第３のＭＯＳトラ
ンジスタに高電源電位が印加されないようにしたので、
プリドライバ回路との間に特別な手段を設けることな
く、第１、第２の入力信号のフル振幅によって第１及び
第３のＭＯＳトランジスタのスイッチング動作を迅速に
行うことができる。その上、ゲート酸化膜破壊やホット
キャリアによる性能劣化等の信頼性の問題もなく、しか
もプロセス工程の変更も伴わずに低電源電位の回路であ
りながら高電源電位のシステムに直接接続できる出力ド
ライバ回路を実現できる。請求項２、３、４に係る発明
によれば、請求項１、３、４に係る発明とほぼ同様の効
果が得られる他に、出力ドライバ回路がイネーブル状態
のとき、第２のＭＯＳトランジスタは常にオン状態とな
り、請求項１に係る発明と比較して第１の入力信号に対
する負荷が低減できるので、より高速の出力ドライバ回
路が実現できる。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示す出力ドライバ回路
及びプリドライバ回路の回路図である。

【図２】従来の双方向出力ドライバ回路及びプリドライ
バ回路を示す回路図である。

【図３】従来の他の双方向出力ドライバ回路及びプリド
ライバ回路を示す回路図である。

【図４】従来の他の双方向出力ドライバ回路及びプリド
ライバ回路を示す回路図である。

【図５】図４中の出力ドライバ回路の断面図である。

【図６】図１中の出力ドライバ回路の断面図である。

【図７】本発明の第２の実施例を示す出力ドライバ回路
及びプリドライバ回路の回路図である。

【符号の説明】

６０，６０Ａ 出力ドライバ回路 ６１ ＰＭＯＳ（第１のＭ
ＯＳトランジスタ） ６２ ＰＭＯＳ（第２のＭ
ＯＳトランジスタ） ６３ ＮＭＯＳ（第３のＭ
ＯＳトランジスタ） ６４ ＮＭＯＳ（第４のＭ
ＯＳトランジスタ） ６５ ＰＭＯＳ（第５のＭ
ＯＳトランジスタ） ６６ ＮＭＯＳ（第６のＭ
ＯＳトランジスタ） ６７ ＰＭＯＳ（第７のＭ
ＯＳトランジスタ） ７１ ＰＭＯＳ（第８のＭ
ＯＳトランジスタ） ７２ ＮＭＯＳ（第９のＭ
ＯＳトランジスタ） ７３ ＮＭＯＳ（第１０の
ＭＯＳトランジスタ） ７４ ＮＭＯＳ（第１１の
ＭＯＳトランジスタ）

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 第１の電源電位が与えられる第１の電源
   電位ノードに接続された第１−１の電極と、第１−２の
   電極と、イネーブル時には第１と第２の論理レベルに遷
   移し、ディスエーブル時には前記第１又は第２の論理レ
   ベルに固定される第１の入力信号に基づき、前記第１−
   １及び第１−２の電極間の導通状態を制御する第１の制
   御電極とを、有する第１導電型の第１のＭＯＳトランジ
   スタと、 前記第１−２の電極に接続された第２−１の電極と、出
   力端子に接続された第２−２の電極と、前記第２−１及
   び第２−２の電極間の導通状態を制御する第２の制御電
   極とを、有する前記第１導電型の第２のＭＯＳトランジ
   スタと、 前記第１の電源電位よりも低い第２の電源電位が与えら
   れる第２の電源電位ノードに接続された第３−１の電極
   と、第３−２の電極と、前記イネーブル時には前記第１
   の入力信号と同一の論理レベルに遷移し、前記ディスエ
   ーブル時には前記第１の入力信号とは異なる前記第２又
   は第１の論理レベルに固定される第２の入力信号に基づ
   き、前記第３−１及び第３−２の電極間の導通状態を制
   御する第３の制御電極とを、有する前記第１導電型とは
   逆極性の第２導電型の第３のＭＯＳトランジスタと、 前記第３−２の電極に接続された第４−１の電極と、前
   記出力端子に接続された第４−２の電極と、前記第１の
   電源電位に基づいて前記第４−１及び第４−２の電極間
   の導通状態を制御する第４の制御電極とを、有する前記
   第２導電型の第４のＭＯＳトランジスタと、 前記出力端子に接続された第５−１の電極と、前記第２
   の制御電極に接続された第５−２の電極と、前記第１の
   電源電位に基づいて前記第５−１及び第５−２の電極間
   の導通状態を制御する第５の制御電極とを有し、自己の
   ウェルが前記第２のＭＯＳトランジスタのウェルと共通
   に接続されている前記第１導電型の第５のＭＯＳトラン
   ジスタと、 前記第５−２の電極に接続された第６−１の電極と、前
   記第１の制御電極に接続された第６−２の電極と、前記
   第１の電源電位に基づいて前記第６−１及び第６−２の
   電極間の導通状態を制御する第６の制御電極とを、有す
   る前記第２導電 型の第６のＭＯＳトランジスタと、 前記第２及び第５のＭＯＳトランジスタのウェルと共通
   に接続されている自己のウェルに接続された第７−１の
   電極と、前記第１の電源電位ノードに接続された第７−
   ２の電極と、前記出力端子の電位に基づいて前記第７−
   １及び第７−２の電極間の導通状態を制御する第７の制
   御電極とを、有する前記第１導電型の第７のＭＯＳトラ
   ンジスタとを、 備えたことを特徴とする出力ドライバ回路。
2. 【請求項２】 請求項１に記載された第１、第２、第
   ３、第４、第５及び第７のＭＯＳトランジスタと、 前記第１の電源電位ノードに接続された第８−１の電極
   と、第８−２の電極と、イネーブル時に活性化される第
   ３の入力信号に基づき、前記第８−１及び第８−２の電
   極間の導通状態を制御する第８の制御電極とを、有する
   前記第１導電型の第８のＭＯＳトランジスタと、 前記第２の電源電位ノードに接続された第９−１の電極
   と、第９−２の電極と、前記第３の入力信号に基づいて
   前記第９−１及び第９−２の電極間の導通状態を制御す
   る第９の制御電極とを、有する前記第２導電型の第９の
   ＭＯＳトランジスタと、 前記第９−２の電極に接続された第１０−１の電極と、
   前記第２の制御電極に接続された第１０−２の電極と、
   前記第１の電源電位に基づいて前記第１０−１及び１０
   −２の電極間の導通状態を制御する第１０の制御電極と
   を、有する前記第２導電型の第１０のＭＯＳトランジス
   タと、 前記第１０−２の電極に接続された第１１−１の電極
   と、前記第８−２の電極に接続された第１１−２の電極
   と、前記第３の入力信号に基づいて前記第１１−１及び
   第１１−２の電極間の導通状態を制御する第１１の制御
   電極とを、有する前記第２導電型の第１１のＭＯＳトラ
   ンジスタとを、 備えたことを特徴とする出力ドライバ回路。
3. 【請求項３】 前記第１導電型のＭＯＳトランジスタ
   は、Ｐチャネル型ＭＯＳトランジスタであり、前記第２
   導電型のＭＯＳトランジスタは、Ｎチャネル型ＭＯＳト
   ランジスタであることを特徴とする請求項１又は２記載
   の出力ドライバ 回路。
4. 【請求項４】 前記第１の電源電位は、前記ディスエー
   ブル時に前記出力端子に与えられる高電源電位よりも低
   い低電源電位であり、前記第２の電源電位は、グランド
   電位であることを特徴とする請求項１又は２記載の出力
   ドライバ回路。