JPH056373B2 - - Google Patents
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- JPH056373B2 JPH056373B2 JP63149156A JP14915688A JPH056373B2 JP H056373 B2 JPH056373 B2 JP H056373B2 JP 63149156 A JP63149156 A JP 63149156A JP 14915688 A JP14915688 A JP 14915688A JP H056373 B2 JPH056373 B2 JP H056373B2
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- 238000010586 diagram Methods 0.000 description 7
- 230000003071 parasitic effect Effects 0.000 description 6
- 238000009792 diffusion process Methods 0.000 description 4
- 230000007423 decrease Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/10—Modifications for increasing the maximum permissible switched voltage
- H03K17/102—Modifications for increasing the maximum permissible switched voltage in field-effect transistor switches
-
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/693—Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors
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- Electronic Switches (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
この発明は、CMOSに関し、より詳細には、
電源切り換え回路に関する。
電源切り換え回路に関する。
（従来の技術）
EPROMなどを使用するLSIでは、書き込みモ
ード時に書き込み用として、電源電位（VDD）よ
り高い電位を印加する必要があり、この基準電位
と、その基準電位より高い電位を電源として使用
し、切り換えなくてはならない。
ード時に書き込み用として、電源電位（VDD）よ
り高い電位を印加する必要があり、この基準電位
と、その基準電位より高い電位を電源として使用
し、切り換えなくてはならない。
従来、上記の様に電源を切り換える回路とし
て、例えば、第４図に示す電源切り換え回路があ
る。
て、例えば、第４図に示す電源切り換え回路があ
る。
この従来例の回路では、直列に接続された第１
のｐ−チヤネルMOS型トランジスタＰ１および
第２のｐ−チヤネルMOS型トランジスタＰ２を
有し、第１のｐ−チヤネルMOS型トランジスタ
Ｐ１のソースにIN２から高電位Vppが供給され、
第２のｐ−チヤネルMOS型トランジスタＰ２の
ドレイン１０で基準電位（VDD）が供給されてい
る。
のｐ−チヤネルMOS型トランジスタＰ１および
第２のｐ−チヤネルMOS型トランジスタＰ２を
有し、第１のｐ−チヤネルMOS型トランジスタ
Ｐ１のソースにIN２から高電位Vppが供給され、
第２のｐ−チヤネルMOS型トランジスタＰ２の
ドレイン１０で基準電位（VDD）が供給されてい
る。
制御信号が入力される入力端子IN１は、レベ
ルシフタ８の入力に接続され、このレベルシフタ
８を介して第１のｐ−チヤネルMOS型トランジ
スタＰ１のゲートが接続され、また、入力端子
IN１は、ｐ−チヤネルMOS型トランジスタＰ４
およびｎ−チヤンネルMOS型トランジスタＮ５
から構成されるインバータ回路７のゲートに接続
されている。
ルシフタ８の入力に接続され、このレベルシフタ
８を介して第１のｐ−チヤネルMOS型トランジ
スタＰ１のゲートが接続され、また、入力端子
IN１は、ｐ−チヤネルMOS型トランジスタＰ４
およびｎ−チヤンネルMOS型トランジスタＮ５
から構成されるインバータ回路７のゲートに接続
されている。
出力端子OUT１は、第１のMOS型トランジス
タのドレインと第２のMOS型トランジスタのソ
ースとの接続点に接続され、ｐ−チヤネルMOS
型トランジスタＰ４およびｎ−チヤネルMOS型
トランジスタＮ５を介してGND０で接地されて
いる。また、第２のMOS型トランジスタＰ２の
ゲートは、ｐ−チヤネルMOS型トランジスタＰ
４とｎ−チヤネルMOS型トランジスタＮ５との
接続点に接続されている。
タのドレインと第２のMOS型トランジスタのソ
ースとの接続点に接続され、ｐ−チヤネルMOS
型トランジスタＰ４およびｎ−チヤネルMOS型
トランジスタＮ５を介してGND０で接地されて
いる。また、第２のMOS型トランジスタＰ２の
ゲートは、ｐ−チヤネルMOS型トランジスタＰ
４とｎ−チヤネルMOS型トランジスタＮ５との
接続点に接続されている。
次いで、この従来例の電源切り換え回路の動作
について説明する。
について説明する。
入力端子IN２には、基準電位（VDD）より高い
電位レベルVppで入力信号が印加される。
電位レベルVppで入力信号が印加される。
ここで、レベルシフタ８は、入力端子IN１に
“VDD”レベルが入力されたとき、第１のｐ−チ
ヤネルMOS型トランジスタＰ１を完全にOFFさ
せるために挿入されているものであり、入力端子
IN１に“VDD”レベルが入力されたとき、“VPP”
レベルを出力し、“GND”レベルが入力されたと
き、“GND”レベルを出力する回路である。
“VDD”レベルが入力されたとき、第１のｐ−チ
ヤネルMOS型トランジスタＰ１を完全にOFFさ
せるために挿入されているものであり、入力端子
IN１に“VDD”レベルが入力されたとき、“VPP”
レベルを出力し、“GND”レベルが入力されたと
き、“GND”レベルを出力する回路である。
先ず、入力端子IN１に“GND”レベルが入力
されると、第１のｐ−チヤネルMOS型トランジ
スタＰ１のゲートには、レベルシフト８の出力で
ある“GND”レベルが印加され、第１のｐ−チ
ヤネルMOS型トランジスタＰ１はONする。従
つて、第１のMOS型トランジスタＰ１のドレイ
ンと第２のMOS型トランジスタＰ２のソースと
の接続点６（ノード）は、“Vpp”レベルとなる。
されると、第１のｐ−チヤネルMOS型トランジ
スタＰ１のゲートには、レベルシフト８の出力で
ある“GND”レベルが印加され、第１のｐ−チ
ヤネルMOS型トランジスタＰ１はONする。従
つて、第１のMOS型トランジスタＰ１のドレイ
ンと第２のMOS型トランジスタＰ２のソースと
の接続点６（ノード）は、“Vpp”レベルとなる。
更に、入力端子IN１に接続したインバータ７
のｎ−チヤネルMOS型トランジスタＮ５のゲー
トに“GND”レベルが印加されるので、ｎ−チ
ヤネルMOS型トランジスタＱ５はOFFとなる。
また、入力端子IN１に接続したｐ−チヤネル
MOS型トランジスタＰ４のゲートにも、“GND”
レベルが印加され、ノード６が“Vpp”レベルで
あることから、ｐ−チヤネルMOS型トランジス
タＰ４はONとなる。ONしたｐ−チヤネルMOS
型トランジスタＰ４を介して第２のMOS型トラ
ンジスタＰ２のゲートが“Vpp”レベルとなり、
第２のMOS型トランジスタＰ２は完全にOFFす
る。従つて、出力端子OUT１から“Vpp”レベル
が出力される。
のｎ−チヤネルMOS型トランジスタＮ５のゲー
トに“GND”レベルが印加されるので、ｎ−チ
ヤネルMOS型トランジスタＱ５はOFFとなる。
また、入力端子IN１に接続したｐ−チヤネル
MOS型トランジスタＰ４のゲートにも、“GND”
レベルが印加され、ノード６が“Vpp”レベルで
あることから、ｐ−チヤネルMOS型トランジス
タＰ４はONとなる。ONしたｐ−チヤネルMOS
型トランジスタＰ４を介して第２のMOS型トラ
ンジスタＰ２のゲートが“Vpp”レベルとなり、
第２のMOS型トランジスタＰ２は完全にOFFす
る。従つて、出力端子OUT１から“Vpp”レベル
が出力される。
入力端子IN１に“VDD”レベルが入力される
と、第１のｐ−チヤネルMOS型トランジスタＰ
１のゲートには、レベルシフタ８の出力である
“Vpp”レベルが印加され、第１のｐ−チヤネル
MOS型トランジスタＰ１はOFFする。また、入
力端子IN１に接続したインバータ７のｎ−チヤ
ネルMOS型トランジスタＮ５のゲートに“VDD”
レベルが印加されるので、ｎ−チヤネルMOS型
トランジスタＮ５はONとなつて、第２のｐ−チ
ヤネルMOS型トランジスタＰ２のゲートは
“GND”レベルとなつて第２のｐ−チヤネル
MOS型トランジスタＰ２はONする。従つて、
ノード６は“VDD”レベルなる。また、ｐ−チヤ
ネルMOS型トランジスタＰ４のゲートおよびソ
ースが共に“VDD”レベルであるためにこのｐ−
チヤネルMOS型トランジスタＰ４はOFFし、従
つて、ノード６の“VDD”レベルがそのまま出力
端子OUT１から出力される。
と、第１のｐ−チヤネルMOS型トランジスタＰ
１のゲートには、レベルシフタ８の出力である
“Vpp”レベルが印加され、第１のｐ−チヤネル
MOS型トランジスタＰ１はOFFする。また、入
力端子IN１に接続したインバータ７のｎ−チヤ
ネルMOS型トランジスタＮ５のゲートに“VDD”
レベルが印加されるので、ｎ−チヤネルMOS型
トランジスタＮ５はONとなつて、第２のｐ−チ
ヤネルMOS型トランジスタＰ２のゲートは
“GND”レベルとなつて第２のｐ−チヤネル
MOS型トランジスタＰ２はONする。従つて、
ノード６は“VDD”レベルなる。また、ｐ−チヤ
ネルMOS型トランジスタＰ４のゲートおよびソ
ースが共に“VDD”レベルであるためにこのｐ−
チヤネルMOS型トランジスタＰ４はOFFし、従
つて、ノード６の“VDD”レベルがそのまま出力
端子OUT１から出力される。
上記の様に、第４図に示す従来例の電源切り換
え回路は、入力端子IN１に“GND”レベルが入
力されると、出力端子OUT１から“Vpp”レベル
が出力され、入力端子IN１に“VDD”レベルが入
力されると、“VDD”レベルが出力端子OUT１か
ら出力されるものである。
え回路は、入力端子IN１に“GND”レベルが入
力されると、出力端子OUT１から“Vpp”レベル
が出力され、入力端子IN１に“VDD”レベルが入
力されると、“VDD”レベルが出力端子OUT１か
ら出力されるものである。
（発明が解決しようとする課題）
高電位の入力端子IN２に印加されている電位
が、“VDD”レベルと同等若しくはそれより高い
レベルであるとき、第５図に示す様に、第１のｐ
−チヤネルMOS型トランジスタＰ１のソース拡
散領域（ｐ形）とＮ−wellとの間に存在する寄生
ダイオードＤ１には順方向バイアスが加わらない
ので、電流が流れない。
が、“VDD”レベルと同等若しくはそれより高い
レベルであるとき、第５図に示す様に、第１のｐ
−チヤネルMOS型トランジスタＰ１のソース拡
散領域（ｐ形）とＮ−wellとの間に存在する寄生
ダイオードＤ１には順方向バイアスが加わらない
ので、電流が流れない。
しかしながら、入力端子IN２から印加された
電位が、“VDD”レベルより低いとき、第１のｐ
−チヤネルMOS型トランジスタＰ１がOFFして
いる場合であるにも拘らず、寄生ダイオードＤ１
には順方向バイアスが加わつて導通して、第１お
よび第２のｐ−チヤネルMOS型トランジスタＰ
１およびＰ２を介するVDDとIN２との間に電流経
路ができてしまい、出力端子OUT１からの出力
レベルが低下する。
電位が、“VDD”レベルより低いとき、第１のｐ
−チヤネルMOS型トランジスタＰ１がOFFして
いる場合であるにも拘らず、寄生ダイオードＤ１
には順方向バイアスが加わつて導通して、第１お
よび第２のｐ−チヤネルMOS型トランジスタＰ
１およびＰ２を介するVDDとIN２との間に電流経
路ができてしまい、出力端子OUT１からの出力
レベルが低下する。
入力端子IN２から印加された電位が、“VDD”
レベルより低いとき、上記の不都合があるため
に、高電位入力信号は他の入力信号と端子IN２
を兼用することができず、各々の専用端子を設け
なくてはならない。
レベルより低いとき、上記の不都合があるため
に、高電位入力信号は他の入力信号と端子IN２
を兼用することができず、各々の専用端子を設け
なくてはならない。
この発明は上述の背景に基づきなされたもので
あり、この発明の目的とするところは、多数の電
位レベルの入力を有するCMOS・LSIなどの半導
体装置において、入力端子を他の入力信号と兼用
することができる電源切り換え回路を提供するこ
とである。
あり、この発明の目的とするところは、多数の電
位レベルの入力を有するCMOS・LSIなどの半導
体装置において、入力端子を他の入力信号と兼用
することができる電源切り換え回路を提供するこ
とである。
（課題を解決するための手段）
この発明者は、上記の課題解決のために研究開
発を進めた結果、第１のMOS型トランジスタと
出力端子OUTとの間に新たに第３のMOS型トラ
ンジスタを設ければ、入力端子から印加された電
位が、“VDD”レベルより低いときでも、第３の
MOS型トランジスタがOFFし、寄生ダイオード
に逆バイアスがかかり前記の導通を抑えて出力端
子OUTからの出力レベルを低下させず、確実に
保持すると共に、入力端子を他の入力信号と兼用
することができるとの知見を得て、この発明を完
成するに至つた。
発を進めた結果、第１のMOS型トランジスタと
出力端子OUTとの間に新たに第３のMOS型トラ
ンジスタを設ければ、入力端子から印加された電
位が、“VDD”レベルより低いときでも、第３の
MOS型トランジスタがOFFし、寄生ダイオード
に逆バイアスがかかり前記の導通を抑えて出力端
子OUTからの出力レベルを低下させず、確実に
保持すると共に、入力端子を他の入力信号と兼用
することができるとの知見を得て、この発明を完
成するに至つた。
すなわち、この発明の電源切り換え回路は、直
列に接続された第１および第２のMOS型トラン
ジスタを有し、基準電位と、基準電位と異なる少
なくとも１種の電位とを使用して電源電位を切り
替えて出力する電源切り換え回路であつて： 前記の第１および第２の両MOS型トランジス
タとの間に第３のMOS型トランジスタを有し、
第３のMOS型トランジスタのソースを第１の
MOS型トランジスタのドレインに接続し、第３
のMOS型トランジスタのドレインを第２のMOS
型トランジスタのソースに接続し、第３のMOS
型トランジスタのバツク・ゲートを出力に接続
し、 第３のMOS型トランジスタのドレインと第２
のMOS型トランジスタのソースとの接続点を出
力とし、 第１のMOS型トランジスタのソースに高電位
または低電位を供給し、第２のMOS型トランジ
スタのドレインに基準電位を供給した ことを特徴とするものである。
列に接続された第１および第２のMOS型トラン
ジスタを有し、基準電位と、基準電位と異なる少
なくとも１種の電位とを使用して電源電位を切り
替えて出力する電源切り換え回路であつて： 前記の第１および第２の両MOS型トランジス
タとの間に第３のMOS型トランジスタを有し、
第３のMOS型トランジスタのソースを第１の
MOS型トランジスタのドレインに接続し、第３
のMOS型トランジスタのドレインを第２のMOS
型トランジスタのソースに接続し、第３のMOS
型トランジスタのバツク・ゲートを出力に接続
し、 第３のMOS型トランジスタのドレインと第２
のMOS型トランジスタのソースとの接続点を出
力とし、 第１のMOS型トランジスタのソースに高電位
または低電位を供給し、第２のMOS型トランジ
スタのドレインに基準電位を供給した ことを特徴とするものである。
この発明の好ましい態様において、第１、第２
および第３のMOS型トランジスタは、ｐ−チヤ
ネルトランジスタとし、第１のMOS型トランジ
スタのソースに高電位を供給するものとすること
ができる。
および第３のMOS型トランジスタは、ｐ−チヤ
ネルトランジスタとし、第１のMOS型トランジ
スタのソースに高電位を供給するものとすること
ができる。
このｐ−チヤネルとし、第１のMOS型トラン
ジスタのソースに高電位を供給する態様では、第
２のMOS型トランジスタのゲート信号を、出力
をソースとするMOS型トランジスタからなるイ
ンバータの出力信号とすることができる。
ジスタのソースに高電位を供給する態様では、第
２のMOS型トランジスタのゲート信号を、出力
をソースとするMOS型トランジスタからなるイ
ンバータの出力信号とすることができる。
更に、ｐ−チヤネルとし、第１のMOS型トラ
ンジスタのソースに高電位を供給する態様におい
て、第のMOS型トランジスタのゲート信号を、
高電位または接地電位を出力するレベルシフタよ
り供給する様にすることができる。
ンジスタのソースに高電位を供給する態様におい
て、第のMOS型トランジスタのゲート信号を、
高電位または接地電位を出力するレベルシフタよ
り供給する様にすることができる。
この発明の別の態様において、第１、第２およ
び第３のMOS型トランジスタを、ｎ−チヤネル
トランジスタとし、第１のMOS型トランジスタ
のソースに低電位を供給することができる。
び第３のMOS型トランジスタを、ｎ−チヤネル
トランジスタとし、第１のMOS型トランジスタ
のソースに低電位を供給することができる。
（作用）
この発明による電源切り換え回路の機能を概略
的に説明する。
的に説明する。
この発明の電源切り換え回路においては、第１
および第22の両MOS型トランジスタとの間に第
３のMOS型トランジスタが新たに設けられてお
り、すなわち、第１のMOS型トランジスタと出
力端子OUTとの間に第３のMOS型トランジスタ
が設けられている。そのために、入力端子から印
加された電位が、基準電位の“VDD”レベルより
低いときでも、第３のMOS型トランジスタが
OFFし、また、第３のMOS型トランジスタのソ
ース拡散領域とＮ−wellとの間に存在する寄生ダ
イオードには逆バイアスがかかり、基準電位とと
入力端子との間の導通を抑える。
および第22の両MOS型トランジスタとの間に第
３のMOS型トランジスタが新たに設けられてお
り、すなわち、第１のMOS型トランジスタと出
力端子OUTとの間に第３のMOS型トランジスタ
が設けられている。そのために、入力端子から印
加された電位が、基準電位の“VDD”レベルより
低いときでも、第３のMOS型トランジスタが
OFFし、また、第３のMOS型トランジスタのソ
ース拡散領域とＮ−wellとの間に存在する寄生ダ
イオードには逆バイアスがかかり、基準電位とと
入力端子との間の導通を抑える。
（実施例）
図面を参照しつつ、この発明をより具体的に説
明する。
明する。
第１図は、この発明により一実施例の回路構成
図を、第２図は、この実施例の回路の機能を説明
する回路構成図である。
図を、第２図は、この実施例の回路の機能を説明
する回路構成図である。
この実施例の電源切り換え回路は、直列に接続
された第１のMOS型トランジスタＰ１および第
２のMOS型トランジスタＰ２を備え、第１およ
び第２の両MOS型トランジスタＰ１およびＰ２
との間に第３のMOS型トランジスタＰ３を有し、
第３のMOS型トランジスタＰ３のソースを第１
のMOS型トランジスタＰ１のドレインに接続し、
第３のMOS型トランジスタＰ３のドレインを第
２のMOS型トランジスタＰ２のソースに接続し、
第３のMOS型トランジスタのバツク・ゲートは
出力OUT１に接続し、第３のMOS型トランジス
タＰ３のドレインと第２のMOS型トランジスタ
Ｐ２のソースとの接続点６を出力OUT１とし、
第１のMOS型トランジスタＰ１のソースに高電
位Vppを供給し、第２のMOS型トランジスタＰ２
のドレインに基準電位VDDを供給したものであ
る。
された第１のMOS型トランジスタＰ１および第
２のMOS型トランジスタＰ２を備え、第１およ
び第２の両MOS型トランジスタＰ１およびＰ２
との間に第３のMOS型トランジスタＰ３を有し、
第３のMOS型トランジスタＰ３のソースを第１
のMOS型トランジスタＰ１のドレインに接続し、
第３のMOS型トランジスタＰ３のドレインを第
２のMOS型トランジスタＰ２のソースに接続し、
第３のMOS型トランジスタのバツク・ゲートは
出力OUT１に接続し、第３のMOS型トランジス
タＰ３のドレインと第２のMOS型トランジスタ
Ｐ２のソースとの接続点６を出力OUT１とし、
第１のMOS型トランジスタＰ１のソースに高電
位Vppを供給し、第２のMOS型トランジスタＰ２
のドレインに基準電位VDDを供給したものであ
る。
従つて、OUT１には、トランジスタＰ３およ
びＰ１を介してIN２に接続されており、トラン
ジスタＰ２を介して基準電位VDD１０に接続さ
れ、また、インバータ回路７を構成するトランジ
スタＰ４およびＮ５を介してGND０に接続され
ている。
びＰ１を介してIN２に接続されており、トラン
ジスタＰ２を介して基準電位VDD１０に接続さ
れ、また、インバータ回路７を構成するトランジ
スタＰ４およびＮ５を介してGND０に接続され
ている。
他方、制御信号の入力端子IN１には、レベル
シフタ８の入力と、第3p−チヤネルMOS型トラ
ンジスタＰ３のゲートと、さらに、トランジスタ
Ｐ４およびＮ５から構成されるインバータ回路の
ゲートに接続されている。
シフタ８の入力と、第3p−チヤネルMOS型トラ
ンジスタＰ３のゲートと、さらに、トランジスタ
Ｐ４およびＮ５から構成されるインバータ回路の
ゲートに接続されている。
一方、第1p−チヤネルMOS型トランジスタＰ
１のゲートには、レベルシフタ８の出力に接続さ
れ、第2p−チヤネルMOS型トランジスタＰ２の
ゲートには、ｐ−チヤネルMOS型トランジスタ
Ｐ４とｎ−チヤネルMOS型トランジスタＮ５と
の接続点に接続されている。
１のゲートには、レベルシフタ８の出力に接続さ
れ、第2p−チヤネルMOS型トランジスタＰ２の
ゲートには、ｐ−チヤネルMOS型トランジスタ
Ｐ４とｎ−チヤネルMOS型トランジスタＮ５と
の接続点に接続されている。
ここで、レベルシフタ８は、入力端子IN１に
“VDD”レベルが入力されたとき、第１のｐ−チ
ヤネルMOS型トランジスタＰ１を完全にOFFさ
せるために挿入されているものであり、入力端子
IN１に“VDD”レベルが入力されたとき、“Vpp”
レベルを出力し、“GND”レベルが入力されたと
き、“GND”レベルを出力する回路である。
“VDD”レベルが入力されたとき、第１のｐ−チ
ヤネルMOS型トランジスタＰ１を完全にOFFさ
せるために挿入されているものであり、入力端子
IN１に“VDD”レベルが入力されたとき、“Vpp”
レベルを出力し、“GND”レベルが入力されたと
き、“GND”レベルを出力する回路である。
次いで、この発明による実施例の回路の動作に
ついて説明する。
ついて説明する。
IN２に“VDD”レベル以上の電位“Vpp”が印
加されている場合は、次の通りである。
加されている場合は、次の通りである。
先ず、IN１に“GND”レベルの電位が印加さ
れていると、第1p−チヤネルMOS型トランジス
タＰ１と第3p−チヤネルMOS型トランジスタＰ
３とのゲートが夫々“GND”レベルとなり、と
もにONし、ノード６は“Vpp”となる。このと
きｎ−チヤネルMOS型トランジスタＮ５のゲー
トには“GND”レベルの電位が印加されている
ので、トランジスタＮ５はOFFしており、ｐ−
チヤネルMOS型トランジスタＰ４のゲートにも
“GND”レベルの電位が印加され、ノード６は
“Vpp”レベルであるので、トランジスタＰ４は
ONし、第2p−チヤネルMOS型トランジスタＰ
２のゲートが“Vpp”レベルなり、トランジスタ
Ｐ２は完全にOFFする。従つて出力端子OUT１
には“Vpp”レベルが出力される。
れていると、第1p−チヤネルMOS型トランジス
タＰ１と第3p−チヤネルMOS型トランジスタＰ
３とのゲートが夫々“GND”レベルとなり、と
もにONし、ノード６は“Vpp”となる。このと
きｎ−チヤネルMOS型トランジスタＮ５のゲー
トには“GND”レベルの電位が印加されている
ので、トランジスタＮ５はOFFしており、ｐ−
チヤネルMOS型トランジスタＰ４のゲートにも
“GND”レベルの電位が印加され、ノード６は
“Vpp”レベルであるので、トランジスタＰ４は
ONし、第2p−チヤネルMOS型トランジスタＰ
２のゲートが“Vpp”レベルなり、トランジスタ
Ｐ２は完全にOFFする。従つて出力端子OUT１
には“Vpp”レベルが出力される。
次に、IN１に“VDD”レベルが印加されると第
1p−チヤネルMOS型トランジスタＰ１のゲート
が“Vpp”レベルとなり、トランジスタＰ１は
OFFする。ｎ−チヤネルMOS型トランジスタＮ
５のゲートは“VDD”レベルとなるから、トラン
ジスタＮ５はONし、第2p−チヤネルMOS型ト
ランジスタＰ２のゲートは“GND”レベルとな
るために第2p−チヤネルMOS型トランジスタＰ
２はONする。このために、ノード６が“VDD”
レベルとなる。このとき、ｐ−チヤネルMOS型
トランジスタＰ４のゲートおよびノード６が共に
“VDD”レベルとなるので、トランジスタＰ３は
OFFする。
1p−チヤネルMOS型トランジスタＰ１のゲート
が“Vpp”レベルとなり、トランジスタＰ１は
OFFする。ｎ−チヤネルMOS型トランジスタＮ
５のゲートは“VDD”レベルとなるから、トラン
ジスタＮ５はONし、第2p−チヤネルMOS型ト
ランジスタＰ２のゲートは“GND”レベルとな
るために第2p−チヤネルMOS型トランジスタＰ
２はONする。このために、ノード６が“VDD”
レベルとなる。このとき、ｐ−チヤネルMOS型
トランジスタＰ４のゲートおよびノード６が共に
“VDD”レベルとなるので、トランジスタＰ３は
OFFする。
また、第3p−チヤネルMOS型トランジスタＰ
３のゲートとノード６とが共に“VDD”レベルと
なるので、第3p−チヤネルMOS型トランジスタ
Ｐ３はOFFする。従つて、OUT１には“VDD”
レベルの電位が出力される。
３のゲートとノード６とが共に“VDD”レベルと
なるので、第3p−チヤネルMOS型トランジスタ
Ｐ３はOFFする。従つて、OUT１には“VDD”
レベルの電位が出力される。
IN２に“VDD”レベルより低い電位が印加され
ている場合を、第２図を参照して次に説明する。
ている場合を、第２図を参照して次に説明する。
IN１に“VDD”レベルの電位が印加されている
とき、ｎ−チヤネルMOS型トランジスタＮ５の
ゲートは“VDD”レベルとなり、トランジスタＮ
５はONし、第2p−チヤネルMOS型トランジス
タＰ２のゲートが“GND”レベルとなるために
第2p−チヤネルMOS型トランジスタＰ２はON
する。このために、ノード６は“VDD”レベルと
なり、トランジスタＰ４のゲートが“VDD”レベ
ルであることからトランジスタＰ４はOFFする。
この態様では、第3p−チヤネルMOS型トランジ
スタＰ３のゲートが“VDD”レベルとなり、トラ
ンジスタＰ３はOFFし、しかも、トランジスタ
Ｐ３のソース拡散領域（ｐ形）とＮ−well間に存
在する寄生ダイオードＤ２については、IN２に
“VDD”レベルより低い電位が印加され、かつ、
ノード６が“VDD”レベルであることより、逆バ
イアスとなり、トランジスタＰ３において導通し
ないため、第1p−チヤネルMOS型トランジスタ
Ｐ１の状態に拘らず、トランジスタＰ３によつ
て、トランジスタＰ１，Ｐ３およびＰ２を介する
基準電位“VDD”レベル１０と高電位の入力端子
IN２との間の電流経路を遮断することができ、
従つて、従来の電源切り換え回路の欠点であつた
出力端子OUT１での出力レベルの低下を抑制し、
OUT１に“VDD”レベルを確実に出力することを
可能にする。
とき、ｎ−チヤネルMOS型トランジスタＮ５の
ゲートは“VDD”レベルとなり、トランジスタＮ
５はONし、第2p−チヤネルMOS型トランジス
タＰ２のゲートが“GND”レベルとなるために
第2p−チヤネルMOS型トランジスタＰ２はON
する。このために、ノード６は“VDD”レベルと
なり、トランジスタＰ４のゲートが“VDD”レベ
ルであることからトランジスタＰ４はOFFする。
この態様では、第3p−チヤネルMOS型トランジ
スタＰ３のゲートが“VDD”レベルとなり、トラ
ンジスタＰ３はOFFし、しかも、トランジスタ
Ｐ３のソース拡散領域（ｐ形）とＮ−well間に存
在する寄生ダイオードＤ２については、IN２に
“VDD”レベルより低い電位が印加され、かつ、
ノード６が“VDD”レベルであることより、逆バ
イアスとなり、トランジスタＰ３において導通し
ないため、第1p−チヤネルMOS型トランジスタ
Ｐ１の状態に拘らず、トランジスタＰ３によつ
て、トランジスタＰ１，Ｐ３およびＰ２を介する
基準電位“VDD”レベル１０と高電位の入力端子
IN２との間の電流経路を遮断することができ、
従つて、従来の電源切り換え回路の欠点であつた
出力端子OUT１での出力レベルの低下を抑制し、
OUT１に“VDD”レベルを確実に出力することを
可能にする。
この発明は上記の態様だけに限定させず、この
発明の範囲内で種々の変形態様が可能である。
発明の範囲内で種々の変形態様が可能である。
例えば、高電位電源の代わりに、負電源などの
低電位を使用する態様にも適用できる。その例と
して第３図に示すように、ｐ−チヤネルおよびｎ
−チヤネルトランジスタを夫々ｎ−チヤネルおよ
びｐ−チヤネルトランジスタに代えることもでき
る。
低電位を使用する態様にも適用できる。その例と
して第３図に示すように、ｐ−チヤネルおよびｎ
−チヤネルトランジスタを夫々ｎ−チヤネルおよ
びｐ−チヤネルトランジスタに代えることもでき
る。
また、レベルシフタ８は、第1MOS型トランジ
スタＰ１を完全にOFFすることができるもので
あればいずれのものでもよい。さらに、第3MOS
型トランジスタＰ３についても、基準電位
“VDD”レベル１０と高電位または低電位の入力
端子IN２との間の電流経路を遮断することに有
効なものであれば、その構造は任意である。
スタＰ１を完全にOFFすることができるもので
あればいずれのものでもよい。さらに、第3MOS
型トランジスタＰ３についても、基準電位
“VDD”レベル１０と高電位または低電位の入力
端子IN２との間の電流経路を遮断することに有
効なものであれば、その構造は任意である。
この発明の電源切り換え回路により次の効果を
奏する。
奏する。
請求項１による電源切り換え回路においては、
第１のMOS型トランジスタと出力端子OUTとの
間に第３のMOS型トランジスタが設けられてい
る。そのために、入力端子から印加された電位
が、基準電位の“VDD”レベルより低いときで
も、第３のMOS型トランジスタがOFFし、また、
第３のMOS型トランジスタのソース拡散領域と
Ｎ−wtllとの間に存在する寄生ダイオードには逆
バイアスがかかり、基準電位と入力端子との間の
導通を抑える。従つて、基準電位の“VDD”レベ
ルより低いときでも、OUT１に“VDD”レベルを
確実に出力することを可能にする。
第１のMOS型トランジスタと出力端子OUTとの
間に第３のMOS型トランジスタが設けられてい
る。そのために、入力端子から印加された電位
が、基準電位の“VDD”レベルより低いときで
も、第３のMOS型トランジスタがOFFし、また、
第３のMOS型トランジスタのソース拡散領域と
Ｎ−wtllとの間に存在する寄生ダイオードには逆
バイアスがかかり、基準電位と入力端子との間の
導通を抑える。従つて、基準電位の“VDD”レベ
ルより低いときでも、OUT１に“VDD”レベルを
確実に出力することを可能にする。
従来の回路では、高電位を印加する専用端子が
必要であつたが、請求項２，３および４の電源切
り換え回路においては、高電位“Vpp”レベルの
入力端子を、電位の異なる他の入力端子と兼用す
ることができ、ピン数の削減に有効である。
必要であつたが、請求項２，３および４の電源切
り換え回路においては、高電位“Vpp”レベルの
入力端子を、電位の異なる他の入力端子と兼用す
ることができ、ピン数の削減に有効である。
請求項５の電源切り換え回路においては、負電
源などの低電位を使用する態様にも適用でき、低
電位レベルの入力端子を、電位の異なる他の入力
端子と兼用することができ、同様にピン数の削減
に効果がある。
源などの低電位を使用する態様にも適用でき、低
電位レベルの入力端子を、電位の異なる他の入力
端子と兼用することができ、同様にピン数の削減
に効果がある。
第第１図はこの発明による電源切り換え回路の
一実施例を示す回路構成図、第２図は第１図に示
す例の回路説明図、第３図はこの発明による電源
切り換え回路の一変形例を示す回路構成図、第４
図は従来の電源切り換え回路の一例を示す回路構
成図、第５図は第４図に示す回路例の欠点を説明
する説明図である。 Ｐ１……第1p−チヤネルMOS型トランジスタ、
Ｐ２……第2p−チヤネルMOS型トランジスタ、
Ｐ３……第3p−チヤネルMOS型トランジスタ、
Ｐ４……ｐ−チヤネルMOS型トランジスタ、Ｎ
５……ｎ−チヤネルMOS型トランジスタ、IN１
およびIN２……入力端子、OUT１……出力端
子、６……ノード（接続点）、７……インバータ、
８……レベルシフタ、０……GND、１０……基
準電位。
一実施例を示す回路構成図、第２図は第１図に示
す例の回路説明図、第３図はこの発明による電源
切り換え回路の一変形例を示す回路構成図、第４
図は従来の電源切り換え回路の一例を示す回路構
成図、第５図は第４図に示す回路例の欠点を説明
する説明図である。 Ｐ１……第1p−チヤネルMOS型トランジスタ、
Ｐ２……第2p−チヤネルMOS型トランジスタ、
Ｐ３……第3p−チヤネルMOS型トランジスタ、
Ｐ４……ｐ−チヤネルMOS型トランジスタ、Ｎ
５……ｎ−チヤネルMOS型トランジスタ、IN１
およびIN２……入力端子、OUT１……出力端
子、６……ノード（接続点）、７……インバータ、
８……レベルシフタ、０……GND、１０……基
準電位。
Claims (1)
- 【特許請求の範囲】 １ 入力信号に基づいて高電位または接地電位を
出力するレベルシフタと、 MOS型トランジスタからなり前記入力信号を
反転して出力するインバータと、 ソースに第１の電位が供給され、ゲートに前記
レベルシフタの出力信号が供給される第１の
MOS型トランジスタと、 ドレインに基準電位が供給され、ゲートに前記
インバータの出力信号が供給される第２のMOS
型トランジスタと、 ソースが前記第１のMOS型トランジスタのド
レインに接続され、ドレインが前記第２のMOS
型トランジスタのソースに接続され、ゲートに前
記入力信号が供給される第３のMOS型トランジ
スタと、 を備え、前記第３のMOS型トランジスタのドレ
インと前記第２のMOS型トランジスタのソース
との接続点を出力端子とし、前記第２及び第３の
MOS型トランジスタのバツク・ゲートが前記出
力端子に接続され、前記インバータのMOS型ト
ランジスタのソースが前記出力端子に接続されて
いることを特徴とする電源切り換え回路。 ２ 第１、第２および第３のMOS型トランジス
タはｐ−チヤネルトランジスタであり、第１の
MOS型トランジスタのソースに高電位が供給さ
れることを特徴とする請求項１記載の電源切り換
え回路。 ３ 第１、第２および第３のMOS型トランジス
タはｎ−チヤネルトランジスタであり、第１の
MOS型トランジスタのソースに低電位が供給さ
れることを特徴とする請求項１記載の電源切り換
え回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63149156A JPH01317022A (ja) | 1988-06-16 | 1988-06-16 | 電源切り換え回路 |
| US07/365,739 US4988894A (en) | 1988-06-16 | 1989-06-14 | Power supply switching circuit |
| DE68917801T DE68917801T2 (de) | 1988-06-16 | 1989-06-15 | Spannungsversorgungsschalter. |
| EP89110882A EP0346898B1 (en) | 1988-06-16 | 1989-06-15 | Power supply switching circuit |
| KR1019890008314A KR920004340B1 (ko) | 1988-06-16 | 1989-06-16 | 전원절환회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63149156A JPH01317022A (ja) | 1988-06-16 | 1988-06-16 | 電源切り換え回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01317022A JPH01317022A (ja) | 1989-12-21 |
| JPH056373B2 true JPH056373B2 (ja) | 1993-01-26 |
Family
ID=15469015
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63149156A Granted JPH01317022A (ja) | 1988-06-16 | 1988-06-16 | 電源切り換え回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4988894A (ja) |
| EP (1) | EP0346898B1 (ja) |
| JP (1) | JPH01317022A (ja) |
| KR (1) | KR920004340B1 (ja) |
| DE (1) | DE68917801T2 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0793019B2 (ja) * | 1988-09-02 | 1995-10-09 | 株式会社東芝 | 半導体集積回路 |
| JPH03148827A (ja) * | 1989-11-06 | 1991-06-25 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
| JPH07111826B2 (ja) * | 1990-09-12 | 1995-11-29 | 株式会社東芝 | 半導体記憶装置 |
| JP2570591B2 (ja) * | 1993-09-16 | 1997-01-08 | 日本電気株式会社 | トランジスタ回路 |
| KR0124046B1 (ko) * | 1993-11-18 | 1997-11-25 | 김광호 | 반도체메모리장치의 승압레벨 감지회로 |
| JP3562725B2 (ja) * | 1993-12-24 | 2004-09-08 | 川崎マイクロエレクトロニクス株式会社 | 出力バッファ回路、および入出力バッファ回路 |
| US5493244A (en) * | 1994-01-13 | 1996-02-20 | Atmel Corporation | Breakdown protection circuit using high voltage detection |
| US5594381A (en) * | 1994-04-29 | 1997-01-14 | Maxim Integrated Products | Reverse current prevention method and apparatus and reverse current guarded low dropout circuits |
| EP0729232B1 (en) * | 1995-02-22 | 2003-09-17 | Texas Instruments Incorporated | A high voltage analog switch |
| US5517153A (en) * | 1995-06-07 | 1996-05-14 | Sgs-Thomson Microelectronics, Inc. | Power supply isolation and switching circuit |
| EP0889591B1 (en) | 1997-06-30 | 2004-03-03 | STMicroelectronics S.r.l. | Method and corresponding circuit to prevent a parasitic transistor turn on in an output stage of an electronic circuit |
| GB2327544B (en) * | 1997-07-16 | 2001-02-07 | Ericsson Telefon Ab L M | Electronic analogue switch |
| JP3746273B2 (ja) * | 2003-02-12 | 2006-02-15 | 株式会社東芝 | 信号レベル変換回路 |
| JP3984222B2 (ja) * | 2003-12-15 | 2007-10-03 | 株式会社東芝 | 信号レベル変換回路 |
| JP2006301840A (ja) * | 2005-04-19 | 2006-11-02 | Toshiba Corp | 信号レベル変換バススイッチ |
| JP4199765B2 (ja) * | 2005-12-02 | 2008-12-17 | マイクロン テクノロジー，インコーポレイテッド | 高電圧スイッチング回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01123522A (ja) * | 1987-11-07 | 1989-05-16 | Mitsubishi Electric Corp | 半導体集積回路装置 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3936676A (en) * | 1974-05-16 | 1976-02-03 | Hitachi, Ltd. | Multi-level voltage supply circuit for liquid crystal display device |
| US4441172A (en) * | 1981-12-28 | 1984-04-03 | National Semiconductor Corporation | Semiconductor memory core program control circuit |
| US4477742A (en) * | 1982-06-21 | 1984-10-16 | Eaton Corporation | Three terminal bidirectional drain to drain FET circuit |
| JPS6052112A (ja) * | 1983-08-31 | 1985-03-25 | Toshiba Corp | 論理回路 |
| JPS60124124A (ja) * | 1983-12-08 | 1985-07-03 | Nec Corp | 入力回路 |
| FR2607338A1 (fr) * | 1986-11-21 | 1988-05-27 | Eurotechnique Sa | Circuit de commutation de tension en technologie mos |
-
1988
- 1988-06-16 JP JP63149156A patent/JPH01317022A/ja active Granted
-
1989
- 1989-06-14 US US07/365,739 patent/US4988894A/en not_active Expired - Lifetime
- 1989-06-15 DE DE68917801T patent/DE68917801T2/de not_active Expired - Fee Related
- 1989-06-15 EP EP89110882A patent/EP0346898B1/en not_active Expired - Lifetime
- 1989-06-16 KR KR1019890008314A patent/KR920004340B1/ko not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01123522A (ja) * | 1987-11-07 | 1989-05-16 | Mitsubishi Electric Corp | 半導体集積回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01317022A (ja) | 1989-12-21 |
| US4988894A (en) | 1991-01-29 |
| EP0346898A2 (en) | 1989-12-20 |
| DE68917801T2 (de) | 1995-02-16 |
| EP0346898A3 (en) | 1991-02-27 |
| KR910002127A (ko) | 1991-01-31 |
| KR920004340B1 (ko) | 1992-06-01 |
| DE68917801D1 (de) | 1994-10-06 |
| EP0346898B1 (en) | 1994-08-31 |
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