JP2570591B2 - トランジスタ回路 - Google Patents
トランジスタ回路Info
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/693—Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/10—Modifications for increasing the maximum permissible switched voltage
- H03K17/102—Modifications for increasing the maximum permissible switched voltage in field-effect transistor switches
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Description
【0001】
【産業上の利用分野】本発明はトランジスタ回路に関
し、特に高電圧/信号入力兼用端子を有するトランジス
タ回路に関する。
し、特に高電圧/信号入力兼用端子を有するトランジス
タ回路に関する。
【0002】
【従来の技術】従来のこの種の回路は、特開昭62−1
25711号公報で示され図9(a)に示したように、
入力端子(Vpp/IN)と、入力端子(Vpp/I
N)に印加された入力信号を受信する入力回路と、入力
回路の出力信号を出力する出力端子(OUT21)と、
入力端子(Vpp/IN)に印加された高電圧(Vp
p)を出力する高電圧出力端子(OUT22)と、ゲー
トに制御信号(S21)が印加され、ソースが接続点
(Vsub2)に、ドレインが入力端子(Vpp/I
N)に、基板がGNDに接続されたNチャネル型MOS
−FET(N21)と、ゲートに制御信号(S22)が
印加されソースが電源電圧端子(Vdd)に、ドレイン
が接続点(Vsub2)に、基板がGNDに接続された
Nチャネル型MOS−FET(N22)と、ゲートに制
御信号(S23)が印加され、ソースが入力端子(Vp
p/IN)に、ドレインが高電圧出力端子(OUT2
1)に、基板(Nウェル)が接続点(Vsub2)に接
続されたPチャネル型MOS−FET(P21)から成
り、制御信号(S21)のハイレベルはチャージポンプ
で昇圧された高電圧(Vh)が印加される。
25711号公報で示され図9(a)に示したように、
入力端子(Vpp/IN)と、入力端子(Vpp/I
N)に印加された入力信号を受信する入力回路と、入力
回路の出力信号を出力する出力端子(OUT21)と、
入力端子(Vpp/IN)に印加された高電圧(Vp
p)を出力する高電圧出力端子(OUT22)と、ゲー
トに制御信号(S21)が印加され、ソースが接続点
(Vsub2)に、ドレインが入力端子(Vpp/I
N)に、基板がGNDに接続されたNチャネル型MOS
−FET(N21)と、ゲートに制御信号(S22)が
印加されソースが電源電圧端子(Vdd)に、ドレイン
が接続点(Vsub2)に、基板がGNDに接続された
Nチャネル型MOS−FET(N22)と、ゲートに制
御信号(S23)が印加され、ソースが入力端子(Vp
p/IN)に、ドレインが高電圧出力端子(OUT2
1)に、基板(Nウェル)が接続点(Vsub2)に接
続されたPチャネル型MOS−FET(P21)から成
り、制御信号(S21)のハイレベルはチャージポンプ
で昇圧された高電圧(Vh)が印加される。
【0003】図9(a)及び(b)において、入力端子
(Vpp/IN)に入力信号が印加されている場合、入
力回路で入力信号を受信し入力回路の出力が信号出力端
子(OUT21)から出力されると共に、制御信号(S
21)がロウレベル制御信号(S22)及び(S23)
がハイレベルとなり、Nチャネル型MOS−FET(N
21)がオフNチャネル型MOS−FET(N22)が
オンし接続点(Vsub2)の電位が電源電圧(Vd
d)となりPチャネル型MOS−FET(P21)の基
板(Nウェル)が電源電圧(Vdd)にバイアスされる
と共に、Pチャネル型MOS−FET(P21)がオフ
し入力端子(Vpp/IN)と高電圧出力端子(OUT
22)が電気的に切り離される。この場合、Pチャネル
型MOS−FET(P21)の基板(Nウェル)は電源
電圧(Vdd)にバイアスされているため、電源電圧
(Vdd)〜GND間で振幅する入力信号がPチャネル
型MOS−FET(P21)のソース(P+ 拡散層)に
印加されても順方向バイアスされることはない。
(Vpp/IN)に入力信号が印加されている場合、入
力回路で入力信号を受信し入力回路の出力が信号出力端
子(OUT21)から出力されると共に、制御信号(S
21)がロウレベル制御信号(S22)及び(S23)
がハイレベルとなり、Nチャネル型MOS−FET(N
21)がオフNチャネル型MOS−FET(N22)が
オンし接続点(Vsub2)の電位が電源電圧(Vd
d)となりPチャネル型MOS−FET(P21)の基
板(Nウェル)が電源電圧(Vdd)にバイアスされる
と共に、Pチャネル型MOS−FET(P21)がオフ
し入力端子(Vpp/IN)と高電圧出力端子(OUT
22)が電気的に切り離される。この場合、Pチャネル
型MOS−FET(P21)の基板(Nウェル)は電源
電圧(Vdd)にバイアスされているため、電源電圧
(Vdd)〜GND間で振幅する入力信号がPチャネル
型MOS−FET(P21)のソース(P+ 拡散層)に
印加されても順方向バイアスされることはない。
【0004】一方、入力端子(Vpp/IN)に高電圧
(Vpp)が印加されている場合、チャージポンプにク
ロック(φ)を印加することにより、入力端子(Vpp
/IN)に印加された高電圧(Vpp)よりもさらにN
チャネル型MOS−FET(N21)のしきい値電圧値
以上の高電圧(Vh)がチャージポンプから出力されて
制御信号(S21)はハイレベルに、制御信号(S2
2)及び(S23)がロウレベルとなって、Nチャネル
型MOS−FET(N21)がオン、Nチャネル型MO
S−FET(N22)がオフし接続点(Vsub2)が
高電圧(Vpp)となり、Pチャネル型MOS−FET
(P21)の基板(Nウェル)が高電圧(Vpp)にバ
イアスされると共に、Pチャネル型MOS−FET(P
21)がオンし入力端子(Vpp/IN)に印加された
高電圧(Vpp)が高電圧出力端子(OUT22)から
出力される。
(Vpp)が印加されている場合、チャージポンプにク
ロック(φ)を印加することにより、入力端子(Vpp
/IN)に印加された高電圧(Vpp)よりもさらにN
チャネル型MOS−FET(N21)のしきい値電圧値
以上の高電圧(Vh)がチャージポンプから出力されて
制御信号(S21)はハイレベルに、制御信号(S2
2)及び(S23)がロウレベルとなって、Nチャネル
型MOS−FET(N21)がオン、Nチャネル型MO
S−FET(N22)がオフし接続点(Vsub2)が
高電圧(Vpp)となり、Pチャネル型MOS−FET
(P21)の基板(Nウェル)が高電圧(Vpp)にバ
イアスされると共に、Pチャネル型MOS−FET(P
21)がオンし入力端子(Vpp/IN)に印加された
高電圧(Vpp)が高電圧出力端子(OUT22)から
出力される。
【0005】この場合、チャージポンプの出力が高電圧
(Vh)まで昇圧された定常状態ではPチャネル型MO
S−FET(P21)の基板(Nウェル)は高電圧(V
pp)にバイアスされているため、高電圧(Vpp)が
Pチャネル型MOS−FET(P21)のソース(P+
拡散層)に印加されても順方向バイアスされることはな
い。
(Vh)まで昇圧された定常状態ではPチャネル型MO
S−FET(P21)の基板(Nウェル)は高電圧(V
pp)にバイアスされているため、高電圧(Vpp)が
Pチャネル型MOS−FET(P21)のソース(P+
拡散層)に印加されても順方向バイアスされることはな
い。
【0006】
【発明が解決しようとする課題】この従来の回路では、
Nチャネル型MOS−FET(N21)のゲートに印加
するハイレベルは入力端子(Vpp/IN)に印加され
た高電圧(Vpp)よりもさらに高い電圧(Vh)でな
ければならず、チャージポンプ等の昇圧回路で高電圧
(Vh)を発生させざるを得ない。
Nチャネル型MOS−FET(N21)のゲートに印加
するハイレベルは入力端子(Vpp/IN)に印加され
た高電圧(Vpp)よりもさらに高い電圧(Vh)でな
ければならず、チャージポンプ等の昇圧回路で高電圧
(Vh)を発生させざるを得ない。
【0007】ところが、チャージポンプ等の昇圧回路は
内部インピーダンスが非常に高く、図9(b)の(S2
1)に示したように高電圧(Vh)に昇圧されるまでに
かなりの時間を要し、従ってPチャネル型MOS−FE
T(P21)の基板(Nウェル)電位も(Vsub2)
に示したように高電圧(Vpp)まで上昇するためにT
2というかなりの時間を要する。一方、入力端子(Vp
p/IN)に印加される高電圧(Vpp)は(Vpp/
IN)に示したように急峻に立ち上るため、T2の期間
Pチャネル型MOS−FET(P21)において基板
(Nウェル)とソース(P+ 拡散層)が順方向バイアス
され高電圧(Vpp)源から入力端子(Vpp/IN)
に大電流が流入すると共に基板中に大量のキャリアが注
入され回路の誤動作やラッチアップを引き起こし動作不
能に陥り、最悪の場合はデバイスの破壊に至る。
内部インピーダンスが非常に高く、図9(b)の(S2
1)に示したように高電圧(Vh)に昇圧されるまでに
かなりの時間を要し、従ってPチャネル型MOS−FE
T(P21)の基板(Nウェル)電位も(Vsub2)
に示したように高電圧(Vpp)まで上昇するためにT
2というかなりの時間を要する。一方、入力端子(Vp
p/IN)に印加される高電圧(Vpp)は(Vpp/
IN)に示したように急峻に立ち上るため、T2の期間
Pチャネル型MOS−FET(P21)において基板
(Nウェル)とソース(P+ 拡散層)が順方向バイアス
され高電圧(Vpp)源から入力端子(Vpp/IN)
に大電流が流入すると共に基板中に大量のキャリアが注
入され回路の誤動作やラッチアップを引き起こし動作不
能に陥り、最悪の場合はデバイスの破壊に至る。
【0008】また、高電圧出力端子(OUT22)から
高電圧(Vpp)を出力している期間中チャージポンプ
を動作させる必要があるためクロック(φ)発生やチャ
ージポンプを動作させるために電力を要し、消費電力が
大きくなるという問題点があった。
高電圧(Vpp)を出力している期間中チャージポンプ
を動作させる必要があるためクロック(φ)発生やチャ
ージポンプを動作させるために電力を要し、消費電力が
大きくなるという問題点があった。
【0009】さらに、入力端子(Vpp/IN)に印加
された高電圧(Vpp)よりもさらに高い高電圧(V
h)を必要とするため、(Vpp)に耐える高耐圧MO
S−FETの他に(Vh)に耐える高耐圧MOS−FE
Tも搭載する必要があり、(Vh)に耐える高耐圧MO
S−FETを形成するために製造工程が複雑化し長くな
るという問題点も生じていた。
された高電圧(Vpp)よりもさらに高い高電圧(V
h)を必要とするため、(Vpp)に耐える高耐圧MO
S−FETの他に(Vh)に耐える高耐圧MOS−FE
Tも搭載する必要があり、(Vh)に耐える高耐圧MO
S−FETを形成するために製造工程が複雑化し長くな
るという問題点も生じていた。
【0010】尚、Pチャネル型MOS−FET(P2
1)の基板とソースが順方向バイアスされた場合に流れ
る大電流を抑制するため、図10に示したように、Pチ
ャネル型MOS−FET(P21)のソースと入力端子
(Vpp/IN)間に抵抗素子(R2)を接続する方法
も考えられる。しかし、この場合高電圧出力端子(OU
T22)から電流(IOUT )を取り出すと抵抗素子(R
2)で電圧降下(IOUT.R2)が生じ、高電圧出力端
子(OUT22)の電位が低下してしまうため、大電流
を取り出すことが不可能となる。
1)の基板とソースが順方向バイアスされた場合に流れ
る大電流を抑制するため、図10に示したように、Pチ
ャネル型MOS−FET(P21)のソースと入力端子
(Vpp/IN)間に抵抗素子(R2)を接続する方法
も考えられる。しかし、この場合高電圧出力端子(OU
T22)から電流(IOUT )を取り出すと抵抗素子(R
2)で電圧降下(IOUT.R2)が生じ、高電圧出力端
子(OUT22)の電位が低下してしまうため、大電流
を取り出すことが不可能となる。
【0011】
【課題を解決するための手段】本発明のトランジスタ回
路は、入力端子と、入力端子に印加された入力信号を受
信する入力回路と、入力回路の出力信号を出力する第1
の出力端子と、入力端子に印加された高電圧を出力する
第2の出力端子と、ゲートに第1の制御信号が印加さ
れ、ソース及び基板が入力端子に接続された一導電型の
第1のMOS−FETと、ゲートに第1の制御信号が印
加されソース及び基板が第1の接続点に、ドレインが第
1のMOS−FETのドレインに接続された一導電型の
第2のMOS−FETと、ゲートに第2の制御信号が印
加され、ソース及び基板が第1の接続点に、ドレインが
第1の電源電圧端子に接続された一導電型の第3のMO
S−FETと、ゲートに第3の制御信号が印加され、ソ
ース及び基板が入力端子に接続された一導電型の第4の
MOS−FETと、ゲートに第4の制御信号が印加さ
れ、ソースが第4のMOS−FETのドレインに、ドレ
インが第2の出力端子に、基板が第1の接続点に接続さ
れた一導電型の第5のMOS−FETで構成されてい
る。
路は、入力端子と、入力端子に印加された入力信号を受
信する入力回路と、入力回路の出力信号を出力する第1
の出力端子と、入力端子に印加された高電圧を出力する
第2の出力端子と、ゲートに第1の制御信号が印加さ
れ、ソース及び基板が入力端子に接続された一導電型の
第1のMOS−FETと、ゲートに第1の制御信号が印
加されソース及び基板が第1の接続点に、ドレインが第
1のMOS−FETのドレインに接続された一導電型の
第2のMOS−FETと、ゲートに第2の制御信号が印
加され、ソース及び基板が第1の接続点に、ドレインが
第1の電源電圧端子に接続された一導電型の第3のMO
S−FETと、ゲートに第3の制御信号が印加され、ソ
ース及び基板が入力端子に接続された一導電型の第4の
MOS−FETと、ゲートに第4の制御信号が印加さ
れ、ソースが第4のMOS−FETのドレインに、ドレ
インが第2の出力端子に、基板が第1の接続点に接続さ
れた一導電型の第5のMOS−FETで構成されてい
る。
【0012】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【0013】図1(a)は本発明の第1の実施例を示す
回路図であり、入力端子(Vpp/IN)と、入力端子
(Vpp/IN)に印加された入力信号を受信する入力
回路と、入力回路の出力信号を出力する信号出力端子
(OUT11)と、入力端子(Vpp/IN)に印加さ
れた高電圧(Vpp)を出力する高電圧出力端子(OU
T12)と、ゲートに制御信号(S11)が印加され、
ソース及び基板が入力端子(Vpp/IN)に接続され
たPチャネル型MOS−FET(P11)と、ゲートに
制御信号(S11)が印加され、ソース及び基板が接続
点(Vsub1)に、ドレインがPチャネル型MOS−
FET(P11)のドレインに接続されたPチャネル型
MOS−FET(P12)と、ゲートに制御信号(S1
2)が印加され、ソース及び基板が第1の接続点(Vs
ub1)に、ドレインが電源電圧端子(Vdd)に接続
されたPチャネル型MOS−FET(P13)と、ゲー
トに制御信号(S13)が印加され、ソース及び基板が
入力端子(Vpp/IN)に接続されたPチャネル型M
OS−FET(P14)と、ゲートに制御信号(S1
4)が印加され、ソースがPチャネル型MOS−FET
(P14)のドレインに、ドレインが高電圧出力端子
(OUT12)に、基板が接続点(Vsub1)に接続
されたPチャネル型MOS−FET(P15)で構成さ
れている。
回路図であり、入力端子(Vpp/IN)と、入力端子
(Vpp/IN)に印加された入力信号を受信する入力
回路と、入力回路の出力信号を出力する信号出力端子
(OUT11)と、入力端子(Vpp/IN)に印加さ
れた高電圧(Vpp)を出力する高電圧出力端子(OU
T12)と、ゲートに制御信号(S11)が印加され、
ソース及び基板が入力端子(Vpp/IN)に接続され
たPチャネル型MOS−FET(P11)と、ゲートに
制御信号(S11)が印加され、ソース及び基板が接続
点(Vsub1)に、ドレインがPチャネル型MOS−
FET(P11)のドレインに接続されたPチャネル型
MOS−FET(P12)と、ゲートに制御信号(S1
2)が印加され、ソース及び基板が第1の接続点(Vs
ub1)に、ドレインが電源電圧端子(Vdd)に接続
されたPチャネル型MOS−FET(P13)と、ゲー
トに制御信号(S13)が印加され、ソース及び基板が
入力端子(Vpp/IN)に接続されたPチャネル型M
OS−FET(P14)と、ゲートに制御信号(S1
4)が印加され、ソースがPチャネル型MOS−FET
(P14)のドレインに、ドレインが高電圧出力端子
(OUT12)に、基板が接続点(Vsub1)に接続
されたPチャネル型MOS−FET(P15)で構成さ
れている。
【0014】続いて図1(b)も参照しながら動作の説
明をする。まず、入力端子(Vpp/IN)に入力信号
が印加されている場合、入力回路で入力信号を受信し入
力回路の出力が信号出力端子(OUT11)から出力さ
れると共に、制御信号(S11)及び(S14)がハイ
レベルに制御信号(S12)がロウレベルに、制御信号
(S13)が入力端子(Vpp/IN)に印加されてい
る入力信号と同一電位になる。但し本実施例では制御信
号(S13)のロウレベルはPチャネル型MOS−FE
Tのしきい値電圧以下にならないため、ロウレベルが破
線で示してある。この状態ではPチャネル型MOS−F
ET(P11)及び(P12)がオフ、Pチャネル型M
OS−FET(P13)がオンし接続点(Vsub1)
の電位が電源電圧(Vdd)となりPチャネル型MOS
−FET(P15)の基板が電源電圧(Vdd)にバイ
アスされると共に、Pチャネル型MOS−FET(P1
4)及び(P15)がオフし入力端子(Vpp/IN)
と高電圧出力端子(OUT12)が電気的に切り離され
る。この場合、Pチャネル型MOS−FET(P11)
及び(P14)のソース及び基板は入力端子(Vpp/
IN)に接続されて同電位であるためソースが順方向バ
イアスされることはない。又、Pチャネル型MOS−F
ET(P14)の基板が電源電圧(Vdd)にバイアス
されているため、高電圧出力端子(OUT22)の電位
が電源電圧(Vdd)となってもPチャネル型MOS−
FET(P14)のドレインも順方向バイアスされるこ
とはない。
明をする。まず、入力端子(Vpp/IN)に入力信号
が印加されている場合、入力回路で入力信号を受信し入
力回路の出力が信号出力端子(OUT11)から出力さ
れると共に、制御信号(S11)及び(S14)がハイ
レベルに制御信号(S12)がロウレベルに、制御信号
(S13)が入力端子(Vpp/IN)に印加されてい
る入力信号と同一電位になる。但し本実施例では制御信
号(S13)のロウレベルはPチャネル型MOS−FE
Tのしきい値電圧以下にならないため、ロウレベルが破
線で示してある。この状態ではPチャネル型MOS−F
ET(P11)及び(P12)がオフ、Pチャネル型M
OS−FET(P13)がオンし接続点(Vsub1)
の電位が電源電圧(Vdd)となりPチャネル型MOS
−FET(P15)の基板が電源電圧(Vdd)にバイ
アスされると共に、Pチャネル型MOS−FET(P1
4)及び(P15)がオフし入力端子(Vpp/IN)
と高電圧出力端子(OUT12)が電気的に切り離され
る。この場合、Pチャネル型MOS−FET(P11)
及び(P14)のソース及び基板は入力端子(Vpp/
IN)に接続されて同電位であるためソースが順方向バ
イアスされることはない。又、Pチャネル型MOS−F
ET(P14)の基板が電源電圧(Vdd)にバイアス
されているため、高電圧出力端子(OUT22)の電位
が電源電圧(Vdd)となってもPチャネル型MOS−
FET(P14)のドレインも順方向バイアスされるこ
とはない。
【0015】一方、入力端子(Vpp/IN)に高電圧
(Vpp)が印加された場合、まず制御信号(S11)
がロウレベルに、制御信号(S12)及び(S13)が
ハイレベルになる。この状態ではPチャネル型MOS−
FET(P11)及び(P12)がオン、Pチャネル型
MOS−FET(P13)がオフして接続点(Vsub
1)の電位が電源電圧(Vdd)から高電圧(Vpp)
まで上昇しPチャネル型MOS−FET(P15)の基
板が高電圧(Vpp)にバイアスされる。但し、Pチャ
ネル型MOS−FET(P12)の基板が接続点(Vs
ub1)に接続されているので、Pチャネル型MOS−
FET(P12)のドレインが接続点(Vsub1)の
電位からさらにビルトインポテンシャル以上の高電位に
なりPチャネル型MOS−FET(P12)のドレイン
が順方向バイアスされないよう(Pチャネル型MOS−
FET(P11)のオン抵抗)〉〉(Pチャネル型MO
S−FET(P12)のオン抵抗)となるように設定し
ておく。続いて制御信号(S13)及び(S14)がロ
ウレベルとなってPチャネル型MOS−FET(P1
4)及び(P15)がオンして入力端子(Vpp/I
N)に印加された高電圧(Vpp)が高電圧出力端子
(OUT12)から出力される。この場合、Pチャネル
型MOS−FET(P15)の基板が高電圧(Vpp)
にバイアスされるまでオフしているPチャネル型MOS
−FET(P14)がPチャネル型MOS−FET(P
15)のソースと入力端子(Vpp/IN)間に接続さ
れているため、入力端子(Vpp/IN)に印加された
高電圧(Vpp)が急峻に立ち上ってもPチャネル型M
OS−FET(P15)のソースが順方向バイアスされ
ないので、高電圧(Vpp)源から入力端子(Vpp/
IN)に大電流が流入したり基板中にキャリアが注入さ
れず回路の誤動作やラッチアップを引き起こして動作不
能に陥ったリデバイスが破壊することがない。
(Vpp)が印加された場合、まず制御信号(S11)
がロウレベルに、制御信号(S12)及び(S13)が
ハイレベルになる。この状態ではPチャネル型MOS−
FET(P11)及び(P12)がオン、Pチャネル型
MOS−FET(P13)がオフして接続点(Vsub
1)の電位が電源電圧(Vdd)から高電圧(Vpp)
まで上昇しPチャネル型MOS−FET(P15)の基
板が高電圧(Vpp)にバイアスされる。但し、Pチャ
ネル型MOS−FET(P12)の基板が接続点(Vs
ub1)に接続されているので、Pチャネル型MOS−
FET(P12)のドレインが接続点(Vsub1)の
電位からさらにビルトインポテンシャル以上の高電位に
なりPチャネル型MOS−FET(P12)のドレイン
が順方向バイアスされないよう(Pチャネル型MOS−
FET(P11)のオン抵抗)〉〉(Pチャネル型MO
S−FET(P12)のオン抵抗)となるように設定し
ておく。続いて制御信号(S13)及び(S14)がロ
ウレベルとなってPチャネル型MOS−FET(P1
4)及び(P15)がオンして入力端子(Vpp/I
N)に印加された高電圧(Vpp)が高電圧出力端子
(OUT12)から出力される。この場合、Pチャネル
型MOS−FET(P15)の基板が高電圧(Vpp)
にバイアスされるまでオフしているPチャネル型MOS
−FET(P14)がPチャネル型MOS−FET(P
15)のソースと入力端子(Vpp/IN)間に接続さ
れているため、入力端子(Vpp/IN)に印加された
高電圧(Vpp)が急峻に立ち上ってもPチャネル型M
OS−FET(P15)のソースが順方向バイアスされ
ないので、高電圧(Vpp)源から入力端子(Vpp/
IN)に大電流が流入したり基板中にキャリアが注入さ
れず回路の誤動作やラッチアップを引き起こして動作不
能に陥ったリデバイスが破壊することがない。
【0016】尚、ハイレベルが高電圧(Vpp)である
制御信号(S12)及び(S13)は、図2(a)に示
したように入力端子(Vpp/IN)とGND間に直列
接続されたPチャネル型MOS−FET(P31)とN
チャネル型MOS−FET(N31)及びPチャネル型
MOS−FET(P32)とNチャネル型MOS−FE
T(N32)とインバータ(I31)で構成され、入力
信号(IN31)がNチャネル型MOS−FET(N3
1)のゲート及びインバータ(I31)の入力に印加さ
れると共に出力信号(OUT31)がPチャネル型MO
S−FET(P32)とNチャネル型MOS−FET
(N32)の接続点から取り出され、Nチャネル型MO
S−FET(N32)のゲートがインバータ(I31)
の出力に、Pチャネル型MOS−FET(P31)及び
(P32)のゲートがそれぞれPチャネル型MOS−F
ET(P32)とNチャネル型MOS−FET(N3
2)の接続点及びPチャネル型MOS−FET(P3
1)とNチャネル型MOS−FET(N31)の接続点
に接続されたレベルシフタで発生させることができる。
図2(b)に示した入力信号(IN31′)をレベルシ
フタに印加することにより(OUT31′)に示した出
力信号が得られ、制御信号(S12)として用いること
ができる。同様に図2(c)に示した入力信号(IN3
1″)をレベルシフタに印加することにより(OUT3
1″)に示した出力信号が得られ制御信号(S13)と
して用いることができる。図2(a)に示したレベルシ
フタはハイレベル若しくはロウレベルを出力している期
間電流が流れず電力を消費することがないので低消費電
力化が実現できる。さらに、高電圧(Vpp)よりもさ
らに高い高電圧を必要としないので、高電圧(Vpp)
よりもさらに高い高電圧に耐える高耐圧MOS−FET
を形成する必要がなく、製造工程が簡略化できる。
制御信号(S12)及び(S13)は、図2(a)に示
したように入力端子(Vpp/IN)とGND間に直列
接続されたPチャネル型MOS−FET(P31)とN
チャネル型MOS−FET(N31)及びPチャネル型
MOS−FET(P32)とNチャネル型MOS−FE
T(N32)とインバータ(I31)で構成され、入力
信号(IN31)がNチャネル型MOS−FET(N3
1)のゲート及びインバータ(I31)の入力に印加さ
れると共に出力信号(OUT31)がPチャネル型MO
S−FET(P32)とNチャネル型MOS−FET
(N32)の接続点から取り出され、Nチャネル型MO
S−FET(N32)のゲートがインバータ(I31)
の出力に、Pチャネル型MOS−FET(P31)及び
(P32)のゲートがそれぞれPチャネル型MOS−F
ET(P32)とNチャネル型MOS−FET(N3
2)の接続点及びPチャネル型MOS−FET(P3
1)とNチャネル型MOS−FET(N31)の接続点
に接続されたレベルシフタで発生させることができる。
図2(b)に示した入力信号(IN31′)をレベルシ
フタに印加することにより(OUT31′)に示した出
力信号が得られ、制御信号(S12)として用いること
ができる。同様に図2(c)に示した入力信号(IN3
1″)をレベルシフタに印加することにより(OUT3
1″)に示した出力信号が得られ制御信号(S13)と
して用いることができる。図2(a)に示したレベルシ
フタはハイレベル若しくはロウレベルを出力している期
間電流が流れず電力を消費することがないので低消費電
力化が実現できる。さらに、高電圧(Vpp)よりもさ
らに高い高電圧を必要としないので、高電圧(Vpp)
よりもさらに高い高電圧に耐える高耐圧MOS−FET
を形成する必要がなく、製造工程が簡略化できる。
【0017】図3(a)は本発明の第2の実施例を示す
回路図であり、図1(a)に示した本発明の第1の実施
例を示す回路図において、Pチャネル型MOS−FET
(P13)を、ゲートに制御信号(S11)が印加さ
れ、ソースが電源電圧端子(Vdd)に、ドレインが接
続点(Vsub1)に、基板がGNDに接続されたNチ
ャネル型MOS−FET(N11)に変更して構成され
ている。他の部分は図1(a)に示した本発明の第1の
実施例と同様であり、同一符号を付してここでの説明は
省略する。
回路図であり、図1(a)に示した本発明の第1の実施
例を示す回路図において、Pチャネル型MOS−FET
(P13)を、ゲートに制御信号(S11)が印加さ
れ、ソースが電源電圧端子(Vdd)に、ドレインが接
続点(Vsub1)に、基板がGNDに接続されたNチ
ャネル型MOS−FET(N11)に変更して構成され
ている。他の部分は図1(a)に示した本発明の第1の
実施例と同様であり、同一符号を付してここでの説明は
省略する。
【0018】続いて図3(b)も参照しながら動作の説
明をする。まず、入力端子(Vpp/IN)に入力信号
が印加されている場合、制御信号(S11)がハイレベ
ルになり、Pチャネル型MOS−FET(P11)及び
(P12)がオフ、Nチャネル型MOS−FET(N1
1)がオンし接続点(Vsub1)の電位が電源電圧
(Vdd)となりPチャネル型MOS−FET(P1
5)の基板が電源電圧(Vdd)にバイアスされる。
明をする。まず、入力端子(Vpp/IN)に入力信号
が印加されている場合、制御信号(S11)がハイレベ
ルになり、Pチャネル型MOS−FET(P11)及び
(P12)がオフ、Nチャネル型MOS−FET(N1
1)がオンし接続点(Vsub1)の電位が電源電圧
(Vdd)となりPチャネル型MOS−FET(P1
5)の基板が電源電圧(Vdd)にバイアスされる。
【0019】一方、入力端子(Vpp/IN)に高電圧
が印加された場合、まず制御信号(S11)がロウレベ
ルとなり、Pチャネル型MOS−FET(P11)及び
(P12)がオン、Nチャネル型MOS−FET(N1
1)がオフして接続点(Vsub1)の電位が電源電圧
(Vdd)から高電圧(Vpp)まで上昇し、Pチャネ
ル型MOS−FET(P15)の基板が高電圧(Vp
p)にバイアスされる。制御信号(S13)及び(S1
4)やPチャネル型MOS−FET(P14)及び(P
15)のオン,オフ等は図1(a)及び(b)に示した
本発明の第1の実施例と同様であり、同一符号を付して
ここでの説明は省略する。
が印加された場合、まず制御信号(S11)がロウレベ
ルとなり、Pチャネル型MOS−FET(P11)及び
(P12)がオン、Nチャネル型MOS−FET(N1
1)がオフして接続点(Vsub1)の電位が電源電圧
(Vdd)から高電圧(Vpp)まで上昇し、Pチャネ
ル型MOS−FET(P15)の基板が高電圧(Vp
p)にバイアスされる。制御信号(S13)及び(S1
4)やPチャネル型MOS−FET(P14)及び(P
15)のオン,オフ等は図1(a)及び(b)に示した
本発明の第1の実施例と同様であり、同一符号を付して
ここでの説明は省略する。
【0020】図3(a)及び(b)に示した本発明の第
2の実施例では、図1(a)に示した本発明の第1の実
施例におけるPチャネル型MOS−FET(P13)を
Nチャネル型MOS−FET(N11)に変便すること
により制御信号(S12)が不要となり、より少ない制
御信号でトランジスタ回路を制御することが可能とな
る。
2の実施例では、図1(a)に示した本発明の第1の実
施例におけるPチャネル型MOS−FET(P13)を
Nチャネル型MOS−FET(N11)に変便すること
により制御信号(S12)が不要となり、より少ない制
御信号でトランジスタ回路を制御することが可能とな
る。
【0021】図4は本発明の第3の実施例を示す回路図
であり、図1(a)に示した本発明の第1の実施例を示
す回路図において、Pチャネル型MOS−FET(P1
1)のソース及び基板と入力端子(Vpp/IN)間に
抵抗素子(R1)を接続して構成されており、他の部分
及び動作は図1(a)及び(b)に示した本発明の第1
の実施例と同様であり、同一符号を付してここでの説明
は省略する。
であり、図1(a)に示した本発明の第1の実施例を示
す回路図において、Pチャネル型MOS−FET(P1
1)のソース及び基板と入力端子(Vpp/IN)間に
抵抗素子(R1)を接続して構成されており、他の部分
及び動作は図1(a)及び(b)に示した本発明の第1
の実施例と同様であり、同一符号を付してここでの説明
は省略する。
【0022】図1(a)に示した本発明の第1の実施例
では、(Pチャネル型MOS−FET(P11)のオン
抵抗)〉〉(Pチャネル型MOS−FET(P12)の
オン抵抗)となるように設定する必要があり、Pチャネ
ル型MOS−FET(P11)のオン抵抗は入力端子
(Vpp/IN)に印加された高電圧(Vpp)の電位
変動で大きく変動するため非常に高い高電圧(Vpp)
が入力端子(Vpp/IN)に印加された場合動作が不
安定になる恐れがあるが、図4に示した本発明の第3の
実施例では入力端子(Vpp/IN)に印加された高電
圧(Vpp)の電位変動で抵抗素子(R1)の抵抗値は
変動することがないので(抵抗素子(R1)の抵抗
値)〉〉(Pチャネル型MOS−FET(P12)のオ
ン抵抗)となるように設定することにより、入力端子
(Vpp/IN)に印加された高電圧(Vpp)の電位
が変動しても非常に安定して動作するトランジスタ回路
を実現できる。
では、(Pチャネル型MOS−FET(P11)のオン
抵抗)〉〉(Pチャネル型MOS−FET(P12)の
オン抵抗)となるように設定する必要があり、Pチャネ
ル型MOS−FET(P11)のオン抵抗は入力端子
(Vpp/IN)に印加された高電圧(Vpp)の電位
変動で大きく変動するため非常に高い高電圧(Vpp)
が入力端子(Vpp/IN)に印加された場合動作が不
安定になる恐れがあるが、図4に示した本発明の第3の
実施例では入力端子(Vpp/IN)に印加された高電
圧(Vpp)の電位変動で抵抗素子(R1)の抵抗値は
変動することがないので(抵抗素子(R1)の抵抗
値)〉〉(Pチャネル型MOS−FET(P12)のオ
ン抵抗)となるように設定することにより、入力端子
(Vpp/IN)に印加された高電圧(Vpp)の電位
が変動しても非常に安定して動作するトランジスタ回路
を実現できる。
【0023】図5は本発明の第4の実施例を示す回路図
であり、図1(a)に示した本発明の第1の実施例を示
す回路図において、ゲートに制御信号(S12)が印加
され、ソース及び基板が高電圧出力端子(OUT12)
に、ドレインが電源電圧端子(Vdd)に接続されたP
チャネル型MOS−FET(P16)を追加して構成さ
れており、入力端子(Vpp/IN)に入力信号が印加
され入力信号(Vpp/IN)と高電圧出力端子(OU
T12)が電気的に切り離されている期間、制御信号
(S12)がロウレベルであるためPチャネル型MOS
−FET(P16)がオンして高電圧出力端子(OUT
12)を電源電圧(Vdd)に固定することが可能とな
る。他の部分及び動作に関しては図1(a)及び(b)
に示した本発明の第1の実施例と同様であり、同一符号
を付してここでの説明は省略する。
であり、図1(a)に示した本発明の第1の実施例を示
す回路図において、ゲートに制御信号(S12)が印加
され、ソース及び基板が高電圧出力端子(OUT12)
に、ドレインが電源電圧端子(Vdd)に接続されたP
チャネル型MOS−FET(P16)を追加して構成さ
れており、入力端子(Vpp/IN)に入力信号が印加
され入力信号(Vpp/IN)と高電圧出力端子(OU
T12)が電気的に切り離されている期間、制御信号
(S12)がロウレベルであるためPチャネル型MOS
−FET(P16)がオンして高電圧出力端子(OUT
12)を電源電圧(Vdd)に固定することが可能とな
る。他の部分及び動作に関しては図1(a)及び(b)
に示した本発明の第1の実施例と同様であり、同一符号
を付してここでの説明は省略する。
【0024】図6は本発明による第5の実施例を示す回
路図であり、ゲートに制御信号(S11)が印加され、
ソースが高電圧出力端子(OUT12)に、ドレインが
電源電圧端子(Vdd)に、基板がGNDに接続された
Nチャネル型MOS−FET(N12)を追加して構成
されており、入力端子(Vpp/IN)に入力信号が印
加され入力端子(Vpp/IN)と高電圧出力端子(O
UT12)が電気的に切り離さている期間、制御信号
(S11)がハイレベルであるためNチャネル型MOS
−FET(N12)がオンして高電圧出力端子(OUT
12)を電源電圧(Vdd)に固定することが可能とな
り、しかも図5に示した本発明の第4の実施例よりも少
ない制御信号で実現できるという利点を有する。
路図であり、ゲートに制御信号(S11)が印加され、
ソースが高電圧出力端子(OUT12)に、ドレインが
電源電圧端子(Vdd)に、基板がGNDに接続された
Nチャネル型MOS−FET(N12)を追加して構成
されており、入力端子(Vpp/IN)に入力信号が印
加され入力端子(Vpp/IN)と高電圧出力端子(O
UT12)が電気的に切り離さている期間、制御信号
(S11)がハイレベルであるためNチャネル型MOS
−FET(N12)がオンして高電圧出力端子(OUT
12)を電源電圧(Vdd)に固定することが可能とな
り、しかも図5に示した本発明の第4の実施例よりも少
ない制御信号で実現できるという利点を有する。
【0025】又、図6に示した本発明の第5の実施例で
は、Pチャネル型MOS−FET(P11)のソース及
び基板と入力端子(Vpp/IN)間に抵抗素子(R
1)が接続されており、前述したように入力端子(Vp
p/IN)に印加された高電圧(Vpp)の電位が変動
しても非常に安定に動作するという利点も兼ね備える。
他の部分及び動作に関しては図2(a)及び(b)に示
した本発明の第2の実施例と同様であり、同一符号を付
してここでの説明は省略する。
は、Pチャネル型MOS−FET(P11)のソース及
び基板と入力端子(Vpp/IN)間に抵抗素子(R
1)が接続されており、前述したように入力端子(Vp
p/IN)に印加された高電圧(Vpp)の電位が変動
しても非常に安定に動作するという利点も兼ね備える。
他の部分及び動作に関しては図2(a)及び(b)に示
した本発明の第2の実施例と同様であり、同一符号を付
してここでの説明は省略する。
【0026】図7は本発明の第6の実施例を示す回路図
であり、図1(a)に示した本発明の第1の実施例を示
す回路図において、高電圧出力端子(OUT13)と、
ゲートに制御信号(S13)が印加され、ソース及び基
板が入力端子(Vpp/IN)に接続されたPチャネル
型MOS−FET(P17)と、ゲートに制御信号(S
14)が印加され、ソースがPチャネル型MOS−FE
T(P17)のドレインに、ドレインが高電圧出力端子
(OUT13)に、基板が接続点(Vsub1)に接続
されたPチャネル型MOS−FET(P18)を追加し
て構成されており、他の部分は図1(a)に示した本発
明の第1の実施例と同様であり、同一符号を付してここ
での説明は省略する。図7に示した第6の実施例では、
高電圧(Vpp)が出力される2個の高電圧出力端子
(OUT12)及び(OUT13)を有しそれぞれの高
電圧出力端子(OUT12)及び(OUT13)が異な
る回路を駆動するため、ある回路に負荷変動等があった
場合一方の高電圧出力端子(例えばOUT12)の電位
は変動するが、他方の高電圧出力端子(例えばOUT1
3)の電位は影響を受けることなく安定しているので他
方の高電圧出力端子(例えばOUT13)が駆動してい
る回路は誤動作することなく安定に動作するという利点
を有する。
であり、図1(a)に示した本発明の第1の実施例を示
す回路図において、高電圧出力端子(OUT13)と、
ゲートに制御信号(S13)が印加され、ソース及び基
板が入力端子(Vpp/IN)に接続されたPチャネル
型MOS−FET(P17)と、ゲートに制御信号(S
14)が印加され、ソースがPチャネル型MOS−FE
T(P17)のドレインに、ドレインが高電圧出力端子
(OUT13)に、基板が接続点(Vsub1)に接続
されたPチャネル型MOS−FET(P18)を追加し
て構成されており、他の部分は図1(a)に示した本発
明の第1の実施例と同様であり、同一符号を付してここ
での説明は省略する。図7に示した第6の実施例では、
高電圧(Vpp)が出力される2個の高電圧出力端子
(OUT12)及び(OUT13)を有しそれぞれの高
電圧出力端子(OUT12)及び(OUT13)が異な
る回路を駆動するため、ある回路に負荷変動等があった
場合一方の高電圧出力端子(例えばOUT12)の電位
は変動するが、他方の高電圧出力端子(例えばOUT1
3)の電位は影響を受けることなく安定しているので他
方の高電圧出力端子(例えばOUT13)が駆動してい
る回路は誤動作することなく安定に動作するという利点
を有する。
【0027】又、図8に示した本発明の第7の実施例を
示す回路図においても、図6に示した本発明の第5の実
施例に高電圧出力端子(OUT13)及びPチャネル型
MOS−FET(P17)及び(P18)を追加して構
成され、前述した本発明の第6の実施例と同様の効果を
有すると共に、本発明の第5の実施例で述べたように高
電圧出力端子(本実施例の場合はOUT12のみ)を入
力端子(Vpp/IN)と電気的に切り離されている期
間電源電圧(Vdd)に固定することができ、さらに入
力端子(Vpp/IN)に印加された高電圧(Vpp)
の電位が変動しても非常に安定に動作する高電圧/信号
入力兼用端子より少ない制御信号で実現できるという利
点を有する。
示す回路図においても、図6に示した本発明の第5の実
施例に高電圧出力端子(OUT13)及びPチャネル型
MOS−FET(P17)及び(P18)を追加して構
成され、前述した本発明の第6の実施例と同様の効果を
有すると共に、本発明の第5の実施例で述べたように高
電圧出力端子(本実施例の場合はOUT12のみ)を入
力端子(Vpp/IN)と電気的に切り離されている期
間電源電圧(Vdd)に固定することができ、さらに入
力端子(Vpp/IN)に印加された高電圧(Vpp)
の電位が変動しても非常に安定に動作する高電圧/信号
入力兼用端子より少ない制御信号で実現できるという利
点を有する。
【0028】
【発明の効果】以上説明したように本発明は、入力端子
と高電圧出力端子間に直列接続された2個のMOS−F
ETを直列接続すると共に、入力端子に印加される高電
圧よりもさらに高い電圧を不要(チャージポンプを不
要)にしたので、動作不能に陥ったりデバイスが破壊す
ることはなく、消費電力が小さく製造工程も簡略化でき
るという効果を有する。
と高電圧出力端子間に直列接続された2個のMOS−F
ETを直列接続すると共に、入力端子に印加される高電
圧よりもさらに高い電圧を不要(チャージポンプを不
要)にしたので、動作不能に陥ったりデバイスが破壊す
ることはなく、消費電力が小さく製造工程も簡略化でき
るという効果を有する。
【0029】又、入力端子と基板をプルアップするMO
S−FETのソース及び基板間に抵抗素子を接続したの
で、入力端子に印加された高電圧の電位が変動しても非
常に安定に動作するという効果を有し、高電圧出力端子
をプルアップするMOS−FETを設けたので、入力端
子と高電圧出力端子が電気的に切り離されている期間、
高電圧出力端子を電源電圧に固定できるという効果も有
する。
S−FETのソース及び基板間に抵抗素子を接続したの
で、入力端子に印加された高電圧の電位が変動しても非
常に安定に動作するという効果を有し、高電圧出力端子
をプルアップするMOS−FETを設けたので、入力端
子と高電圧出力端子が電気的に切り離されている期間、
高電圧出力端子を電源電圧に固定できるという効果も有
する。
【0030】さらに、高電圧出力端子及び高電圧出力端
子と入力端子間を接続する直列接続されたMOS−FE
Tを複数設けたので、ある回路に負荷変動等があった場
合でも他の回路は誤動作することなく安定に動作すると
いう効果も有する。
子と入力端子間を接続する直列接続されたMOS−FE
Tを複数設けたので、ある回路に負荷変動等があった場
合でも他の回路は誤動作することなく安定に動作すると
いう効果も有する。
【図1】本発明の第1の実施例を示す回路図(同図
(a))及びその動作を示すタイミングチャート(同図
(b))。
(a))及びその動作を示すタイミングチャート(同図
(b))。
【図2】レベルシフタ回路図(同図(a))及びその動
作を示すタイミングチャート(同図(b))。
作を示すタイミングチャート(同図(b))。
【図3】本発明の第2の実施例を示す回路図(同図
(a))及びその動作を示すタイミングチャート(同図
(b))。
(a))及びその動作を示すタイミングチャート(同図
(b))。
【図4】本発明の第3の実施例を示す回路図。
【図5】本発明の第4の実施例を示す回路図。
【図6】本発明の第5の実施例を示す回路図。
【図7】本発明の第6の実施例を示す回路図。
【図8】本発明の第7の実施例を示す回路図。
【図9】従来の高電圧/信号入力兼用端子の第1の実施
例を示す回路図(同図(a))及びその動作を示すタイ
ミングチャート(同図(b))。
例を示す回路図(同図(a))及びその動作を示すタイ
ミングチャート(同図(b))。
【図10】従来の高電圧/信号入力兼用端子の第2の実
施例を示す回路図。
施例を示す回路図。
Vpp/IN 入力端子 OUT11,12,13,21,22 出力端子 P11〜P18,P21,P31〜P32 Pチャネ
ル型MOS−FET N11〜N12,N21〜N22,N31〜N32
Nチャネル型MOS−FET S11〜S14,S21〜S23 制御信号 R1,R2 抵抗素子 I31 インバータ
ル型MOS−FET N11〜N12,N21〜N22,N31〜N32
Nチャネル型MOS−FET S11〜S14,S21〜S23 制御信号 R1,R2 抵抗素子 I31 インバータ
Claims (6)
- 【請求項1】 入力端子と、前記入力端子に印加された
入力信号を受信する入力回路と、前記入力回路の出力信
号を出力する第1の出力端子と、前記入力端子に印加さ
れた高電圧を出力する第2の出力端子と、ゲートに第1
の制御信号が印加され、ソース及び基板が前記入力端子
に接続された一導電型の第1のMOS−FETと、ゲー
トに前記第1の制御信号が印加され、ソース及び基板が
第1の接続点に、ドレインが前記第1のMOS−FET
のドレインに接続された一導電型の第2のMOS−FE
Tと、ゲートに第2の制御信号が印加され、ソース及び
基板が前記第1の接続点に、ドレインが第1の電源電圧
端子に接続された一導電型の第3のMOS−FETと、
ゲートに第3の制御信号が印加され、ソース及び基板が
前記入力端子に接続された一導電型の第4のMOS−F
ETと、ゲートに第4の制御信号が印加され、ソースが
前記第4のMOS−FETのドレインに、ドレインが前
記第2の出力端子に、基板が前記第1の接続点に接続さ
れた一導電型の第5のMOS−FETで構成されること
を特徴とするトランジスタ回路。 - 【請求項2】 前記第3のMOS−FETを、ゲートに
前記第1の制御信号が印加され、ソースが前記第1の電
源電圧端子に、ドレインが前記第1の接続点に、基板が
第2の電源電圧端子に接続された逆導電型の第6のMO
S−FETに変更して構成されたことを特徴とする請求
項1に記載のトランジスタ回路。 - 【請求項3】 前記入力端子と前記第1のMOS−FE
Tのソース及び基板間に抵抗素子と接続して構成された
ことを特徴とする請求項1若しくは請求項2に記載のト
ランジスタ回路。 - 【請求項4】 ゲートに前記第2の制御信号が印加さ
れ、ソース及び基板が前記第2の出力端子に、ドレイン
が前記第1の電源電圧端子に接続された一導電型の第7
のMOS−FETを追加して構成されたことを特徴とす
る請求項1若しくは3に記載のトランジスタ回路。 - 【請求項5】 ゲートに前記第1の制御信号が印加さ
れ、ソースが前記第2の電源電圧端子に、ドレインが前
記第2の出力端子に、基板が前記第2の電源電圧端子に
接続された逆導電型の第8のMOS−FETを追加して
構成されたことを特徴とする請求項2若しくは請求項3
に記載のトランジスタ回路。 - 【請求項6】 前記入力端子に印加された高電圧を出力
する前記第2の出力端子及び、前記入力端子と前記第2
の出力端子間に接続され前記第4及び第5のMOS−F
ETで構成された直列回路を複数設けて構成されたこと
を特徴とする請求項1,2,3,4及び5に記載のトラ
ンジスタ回路。
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