JPH0786901A - トランジスタ回路 - Google Patents
トランジスタ回路Info
- Publication number
- JPH0786901A JPH0786901A JP22935493A JP22935493A JPH0786901A JP H0786901 A JPH0786901 A JP H0786901A JP 22935493 A JP22935493 A JP 22935493A JP 22935493 A JP22935493 A JP 22935493A JP H0786901 A JPH0786901 A JP H0786901A
- Authority
- JP
- Japan
- Prior art keywords
- fet
- mos
- high voltage
- substrate
- vpp
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/693—Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/10—Modifications for increasing the maximum permissible switched voltage
- H03K17/102—Modifications for increasing the maximum permissible switched voltage in field-effect transistor switches
Landscapes
- Electronic Switches (AREA)
- Logic Circuits (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】
【目的】内部回路が動作不能に陥ったりデバイスが破壊
することを防止し、且つ消費電力が小さく製造工程も簡
略化できるトランジスタ回路を実現する。 【構成】入力端子（Ｖｐｐ／ＩＮ）と、入力回路と入力
回路の出力信号を出力する信号出力端子（ＯＵＴ１１）
と、高電圧出力端子（ＯＵＴ１２）と、入力端子と電源
電圧端子（Ｖｄｄ）間に直列接続されたＰチャネル型Ｍ
ＯＳ−ＦＥＴ（Ｐ１１），（Ｐ１２）及び（Ｐ１３）よ
り成る基板をバイアスする回路と、入力端子と高電圧出
力端子間に直列接続されたＰチャネル型ＭＯＳ−ＦＥＴ
（Ｐ１４）及び（Ｐ１５）より成るスイッチ回路で構成
される。
することを防止し、且つ消費電力が小さく製造工程も簡
略化できるトランジスタ回路を実現する。 【構成】入力端子（Ｖｐｐ／ＩＮ）と、入力回路と入力
回路の出力信号を出力する信号出力端子（ＯＵＴ１１）
と、高電圧出力端子（ＯＵＴ１２）と、入力端子と電源
電圧端子（Ｖｄｄ）間に直列接続されたＰチャネル型Ｍ
ＯＳ−ＦＥＴ（Ｐ１１），（Ｐ１２）及び（Ｐ１３）よ
り成る基板をバイアスする回路と、入力端子と高電圧出
力端子間に直列接続されたＰチャネル型ＭＯＳ−ＦＥＴ
（Ｐ１４）及び（Ｐ１５）より成るスイッチ回路で構成
される。
Description
【０００１】
【産業上の利用分野】本発明はトランジスタ回路に関
し、特に高電圧／信号入力兼用端子を有するトランジス
タ回路に関する。
し、特に高電圧／信号入力兼用端子を有するトランジス
タ回路に関する。
【０００２】
【従来の技術】従来のこの種の回路は、特開昭６２−１
２５７１１号公報で示され図９（ａ）に示したように、
入力端子（Ｖｐｐ／ＩＮ）と、入力端子（Ｖｐｐ／Ｉ
Ｎ）に印加された入力信号を受信する入力回路と、入力
回路の出力信号を出力する出力端子（ＯＵＴ２１）と、
入力端子（Ｖｐｐ／ＩＮ）に印加された高電圧（Ｖｐ
ｐ）を出力する高電圧出力端子（ＯＵＴ２２）と、ゲー
トに制御信号（Ｓ２１）が印加され、ソースが接続点
（Ｖｓｕｂ２）に、ドレインが入力端子（Ｖｐｐ／Ｉ
Ｎ）に、基板がＧＮＤに接続されたＮチャネル型ＭＯＳ
−ＦＥＴ（Ｎ２１）と、ゲートに制御信号（Ｓ２２）が
印加されソースが電源電圧端子（Ｖｄｄ）に、ドレイン
が接続点（Ｖｓｕｂ２）に、基板がＧＮＤに接続された
Ｎチャネル型ＭＯＳ−ＦＥＴ（Ｎ２２）と、ゲートに制
御信号（Ｓ２３）が印加され、ソースが入力端子（Ｖｐ
ｐ／ＩＮ）に、ドレインが高電圧出力端子（ＯＵＴ２
１）に、基板（Ｎウェル）が接続点（Ｖｓｕｂ２）に接
続されたＰチャネル型ＭＯＳ−ＦＥＴ（Ｐ２１）から成
り、制御信号（Ｓ２１）のハイレベルはチャージポンプ
で昇圧された高電圧（Ｖｈ）が印加される。
２５７１１号公報で示され図９（ａ）に示したように、
入力端子（Ｖｐｐ／ＩＮ）と、入力端子（Ｖｐｐ／Ｉ
Ｎ）に印加された入力信号を受信する入力回路と、入力
回路の出力信号を出力する出力端子（ＯＵＴ２１）と、
入力端子（Ｖｐｐ／ＩＮ）に印加された高電圧（Ｖｐ
ｐ）を出力する高電圧出力端子（ＯＵＴ２２）と、ゲー
トに制御信号（Ｓ２１）が印加され、ソースが接続点
（Ｖｓｕｂ２）に、ドレインが入力端子（Ｖｐｐ／Ｉ
Ｎ）に、基板がＧＮＤに接続されたＮチャネル型ＭＯＳ
−ＦＥＴ（Ｎ２１）と、ゲートに制御信号（Ｓ２２）が
印加されソースが電源電圧端子（Ｖｄｄ）に、ドレイン
が接続点（Ｖｓｕｂ２）に、基板がＧＮＤに接続された
Ｎチャネル型ＭＯＳ−ＦＥＴ（Ｎ２２）と、ゲートに制
御信号（Ｓ２３）が印加され、ソースが入力端子（Ｖｐ
ｐ／ＩＮ）に、ドレインが高電圧出力端子（ＯＵＴ２
１）に、基板（Ｎウェル）が接続点（Ｖｓｕｂ２）に接
続されたＰチャネル型ＭＯＳ−ＦＥＴ（Ｐ２１）から成
り、制御信号（Ｓ２１）のハイレベルはチャージポンプ
で昇圧された高電圧（Ｖｈ）が印加される。
【０００３】図９（ａ）及び（ｂ）において、入力端子
（Ｖｐｐ／ＩＮ）に入力信号が印加されている場合、入
力回路で入力信号を受信し入力回路の出力が信号出力端
子（ＯＵＴ２１）から出力されると共に、制御信号（Ｓ
２１）がロウレベル制御信号（Ｓ２２）及び（Ｓ２３）
がハイレベルとなり、Ｎチャネル型ＭＯＳ−ＦＥＴ（Ｎ
２１）がオフＮチャネル型ＭＯＳ−ＦＥＴ（Ｎ２２）が
オンし接続点（Ｖｓｕｂ２）の電位が電源電圧（Ｖｄ
ｄ）となりＰチャネル型ＭＯＳ−ＦＥＴ（Ｐ２１）の基
板（Ｎウェル）が電源電圧（Ｖｄｄ）にバイアスされる
と共に、Ｐチャネル型ＭＯＳ−ＦＥＴ（Ｐ２１）がオフ
し入力端子（Ｖｐｐ／ＩＮ）と高電圧出力端子（ＯＵＴ
２２）が電気的に切り離される。この場合、Ｐチャネル
型ＭＯＳ−ＦＥＴ（Ｐ２１）の基板（Ｎウェル）は電源
電圧（Ｖｄｄ）にバイアスされているため、電源電圧
（Ｖｄｄ）〜ＧＮＤ間で振幅する入力信号がＰチャネル
型ＭＯＳ−ＦＥＴ（Ｐ２１）のソース（Ｐ+ 拡散層）に
印加されても順方向バイアスされることはない。
（Ｖｐｐ／ＩＮ）に入力信号が印加されている場合、入
力回路で入力信号を受信し入力回路の出力が信号出力端
子（ＯＵＴ２１）から出力されると共に、制御信号（Ｓ
２１）がロウレベル制御信号（Ｓ２２）及び（Ｓ２３）
がハイレベルとなり、Ｎチャネル型ＭＯＳ−ＦＥＴ（Ｎ
２１）がオフＮチャネル型ＭＯＳ−ＦＥＴ（Ｎ２２）が
オンし接続点（Ｖｓｕｂ２）の電位が電源電圧（Ｖｄ
ｄ）となりＰチャネル型ＭＯＳ−ＦＥＴ（Ｐ２１）の基
板（Ｎウェル）が電源電圧（Ｖｄｄ）にバイアスされる
と共に、Ｐチャネル型ＭＯＳ−ＦＥＴ（Ｐ２１）がオフ
し入力端子（Ｖｐｐ／ＩＮ）と高電圧出力端子（ＯＵＴ
２２）が電気的に切り離される。この場合、Ｐチャネル
型ＭＯＳ−ＦＥＴ（Ｐ２１）の基板（Ｎウェル）は電源
電圧（Ｖｄｄ）にバイアスされているため、電源電圧
（Ｖｄｄ）〜ＧＮＤ間で振幅する入力信号がＰチャネル
型ＭＯＳ−ＦＥＴ（Ｐ２１）のソース（Ｐ+ 拡散層）に
印加されても順方向バイアスされることはない。
【０００４】一方、入力端子（Ｖｐｐ／ＩＮ）に高電圧
（Ｖｐｐ）が印加されている場合、チャージポンプにク
ロック（φ）を印加することにより、入力端子（Ｖｐｐ
／ＩＮ）に印加された高電圧（Ｖｐｐ）よりもさらにＮ
チャネル型ＭＯＳ−ＦＥＴ（Ｎ２１）のしきい値電圧値
以上の高電圧（Ｖｈ）がチャージポンプから出力されて
制御信号（Ｓ２１）はハイレベルに、制御信号（Ｓ２
２）及び（Ｓ２３）がロウレベルとなって、Ｎチャネル
型ＭＯＳ−ＦＥＴ（Ｎ２１）がオン、Ｎチャネル型ＭＯ
Ｓ−ＦＥＴ（Ｎ２２）がオフし接続点（Ｖｓｕｂ２）が
高電圧（Ｖｐｐ）となり、Ｐチャネル型ＭＯＳ−ＦＥＴ
（Ｐ２１）の基板（Ｎウェル）が高電圧（Ｖｐｐ）にバ
イアスされると共に、Ｐチャネル型ＭＯＳ−ＦＥＴ（Ｐ
２１）がオンし入力端子（Ｖｐｐ／ＩＮ）に印加された
高電圧（Ｖｐｐ）が高電圧出力端子（ＯＵＴ２２）から
出力される。
（Ｖｐｐ）が印加されている場合、チャージポンプにク
ロック（φ）を印加することにより、入力端子（Ｖｐｐ
／ＩＮ）に印加された高電圧（Ｖｐｐ）よりもさらにＮ
チャネル型ＭＯＳ−ＦＥＴ（Ｎ２１）のしきい値電圧値
以上の高電圧（Ｖｈ）がチャージポンプから出力されて
制御信号（Ｓ２１）はハイレベルに、制御信号（Ｓ２
２）及び（Ｓ２３）がロウレベルとなって、Ｎチャネル
型ＭＯＳ−ＦＥＴ（Ｎ２１）がオン、Ｎチャネル型ＭＯ
Ｓ−ＦＥＴ（Ｎ２２）がオフし接続点（Ｖｓｕｂ２）が
高電圧（Ｖｐｐ）となり、Ｐチャネル型ＭＯＳ−ＦＥＴ
（Ｐ２１）の基板（Ｎウェル）が高電圧（Ｖｐｐ）にバ
イアスされると共に、Ｐチャネル型ＭＯＳ−ＦＥＴ（Ｐ
２１）がオンし入力端子（Ｖｐｐ／ＩＮ）に印加された
高電圧（Ｖｐｐ）が高電圧出力端子（ＯＵＴ２２）から
出力される。
【０００５】この場合、チャージポンプの出力が高電圧
（Ｖｈ）まで昇圧された定常状態ではＰチャネル型ＭＯ
Ｓ−ＦＥＴ（Ｐ２１）の基板（Ｎウェル）は高電圧（Ｖ
ｐｐ）にバイアスされているため、高電圧（Ｖｐｐ）が
Ｐチャネル型ＭＯＳ−ＦＥＴ（Ｐ２１）のソース（Ｐ+
拡散層）に印加されても順方向バイアスされることはな
い。
（Ｖｈ）まで昇圧された定常状態ではＰチャネル型ＭＯ
Ｓ−ＦＥＴ（Ｐ２１）の基板（Ｎウェル）は高電圧（Ｖ
ｐｐ）にバイアスされているため、高電圧（Ｖｐｐ）が
Ｐチャネル型ＭＯＳ−ＦＥＴ（Ｐ２１）のソース（Ｐ+
拡散層）に印加されても順方向バイアスされることはな
い。
【０００６】
【発明が解決しようとする課題】この従来の回路では、
Ｎチャネル型ＭＯＳ−ＦＥＴ（Ｎ２１）のゲートに印加
するハイレベルは入力端子（Ｖｐｐ／ＩＮ）に印加され
た高電圧（Ｖｐｐ）よりもさらに高い電圧（Ｖｈ）でな
ければならず、チャージポンプ等の昇圧回路で高電圧
（Ｖｈ）を発生させざるを得ない。
Ｎチャネル型ＭＯＳ−ＦＥＴ（Ｎ２１）のゲートに印加
するハイレベルは入力端子（Ｖｐｐ／ＩＮ）に印加され
た高電圧（Ｖｐｐ）よりもさらに高い電圧（Ｖｈ）でな
ければならず、チャージポンプ等の昇圧回路で高電圧
（Ｖｈ）を発生させざるを得ない。
【０００７】ところが、チャージポンプ等の昇圧回路は
内部インピーダンスが非常に高く、図９（ｂ）の（Ｓ２
１）に示したように高電圧（Ｖｈ）に昇圧されるまでに
かなりの時間を要し、従ってＰチャネル型ＭＯＳ−ＦＥ
Ｔ（Ｐ２１）の基板（Ｎウェル）電位も（Ｖｓｕｂ２）
に示したように高電圧（Ｖｐｐ）まで上昇するためにＴ
２というかなりの時間を要する。一方、入力端子（Ｖｐ
ｐ／ＩＮ）に印加される高電圧（Ｖｐｐ）は（Ｖｐｐ／
ＩＮ）に示したように急峻に立ち上るため、Ｔ２の期間
Ｐチャネル型ＭＯＳ−ＦＥＴ（Ｐ２１）において基板
（Ｎウェル）とソース（Ｐ+ 拡散層）が順方向バイアス
され高電圧（Ｖｐｐ）源から入力端子（Ｖｐｐ／ＩＮ）
に大電流が流入すると共に基板中に大量のキャリアが注
入され回路の誤動作やラッチアップを引き起こし動作不
能に陥り、最悪の場合はデバイスの破壊に至る。
内部インピーダンスが非常に高く、図９（ｂ）の（Ｓ２
１）に示したように高電圧（Ｖｈ）に昇圧されるまでに
かなりの時間を要し、従ってＰチャネル型ＭＯＳ−ＦＥ
Ｔ（Ｐ２１）の基板（Ｎウェル）電位も（Ｖｓｕｂ２）
に示したように高電圧（Ｖｐｐ）まで上昇するためにＴ
２というかなりの時間を要する。一方、入力端子（Ｖｐ
ｐ／ＩＮ）に印加される高電圧（Ｖｐｐ）は（Ｖｐｐ／
ＩＮ）に示したように急峻に立ち上るため、Ｔ２の期間
Ｐチャネル型ＭＯＳ−ＦＥＴ（Ｐ２１）において基板
（Ｎウェル）とソース（Ｐ+ 拡散層）が順方向バイアス
され高電圧（Ｖｐｐ）源から入力端子（Ｖｐｐ／ＩＮ）
に大電流が流入すると共に基板中に大量のキャリアが注
入され回路の誤動作やラッチアップを引き起こし動作不
能に陥り、最悪の場合はデバイスの破壊に至る。
【０００８】また、高電圧出力端子（ＯＵＴ２２）から
高電圧（Ｖｐｐ）を出力している期間中チャージポンプ
を動作させる必要があるためクロック（φ）発生やチャ
ージポンプを動作させるために電力を要し、消費電力が
大きくなるという問題点があった。
高電圧（Ｖｐｐ）を出力している期間中チャージポンプ
を動作させる必要があるためクロック（φ）発生やチャ
ージポンプを動作させるために電力を要し、消費電力が
大きくなるという問題点があった。
【０００９】さらに、入力端子（Ｖｐｐ／ＩＮ）に印加
された高電圧（Ｖｐｐ）よりもさらに高い高電圧（Ｖ
ｈ）を必要とするため、（Ｖｐｐ）に耐える高耐圧ＭＯ
Ｓ−ＦＥＴの他に（Ｖｈ）に耐える高耐圧ＭＯＳ−ＦＥ
Ｔも搭載する必要があり、（Ｖｈ）に耐える高耐圧ＭＯ
Ｓ−ＦＥＴを形成するために製造工程が複雑化し長くな
るという問題点も生じていた。
された高電圧（Ｖｐｐ）よりもさらに高い高電圧（Ｖ
ｈ）を必要とするため、（Ｖｐｐ）に耐える高耐圧ＭＯ
Ｓ−ＦＥＴの他に（Ｖｈ）に耐える高耐圧ＭＯＳ−ＦＥ
Ｔも搭載する必要があり、（Ｖｈ）に耐える高耐圧ＭＯ
Ｓ−ＦＥＴを形成するために製造工程が複雑化し長くな
るという問題点も生じていた。
【００１０】尚、Ｐチャネル型ＭＯＳ−ＦＥＴ（Ｐ２
１）の基板とソースが順方向バイアスされた場合に流れ
る大電流を抑制するため、図１０に示したように、Ｐチ
ャネル型ＭＯＳ−ＦＥＴ（Ｐ２１）のソースと入力端子
（Ｖｐｐ／ＩＮ）間に抵抗素子（Ｒ２）を接続する方法
も考えられる。しかし、この場合高電圧出力端子（ＯＵ
Ｔ２２）から電流（ＩOUT ）を取り出すと抵抗素子（Ｒ
２）で電圧降下（ＩOUT．Ｒ２）が生じ、高電圧出力端
子（ＯＵＴ２２）の電位が低下してしまうため、大電流
を取り出すことが不可能となる。
１）の基板とソースが順方向バイアスされた場合に流れ
る大電流を抑制するため、図１０に示したように、Ｐチ
ャネル型ＭＯＳ−ＦＥＴ（Ｐ２１）のソースと入力端子
（Ｖｐｐ／ＩＮ）間に抵抗素子（Ｒ２）を接続する方法
も考えられる。しかし、この場合高電圧出力端子（ＯＵ
Ｔ２２）から電流（ＩOUT ）を取り出すと抵抗素子（Ｒ
２）で電圧降下（ＩOUT．Ｒ２）が生じ、高電圧出力端
子（ＯＵＴ２２）の電位が低下してしまうため、大電流
を取り出すことが不可能となる。
【００１１】
【課題を解決するための手段】本発明のトランジスタ回
路は、入力端子と、入力端子に印加された入力信号を受
信する入力回路と、入力回路の出力信号を出力する第１
の出力端子と、入力端子に印加された高電圧を出力する
第２の出力端子と、ゲートに第１の制御信号が印加さ
れ、ソース及び基板が入力端子に接続された一導電型の
第１のＭＯＳ−ＦＥＴと、ゲートに第１の制御信号が印
加されソース及び基板が第１の接続点に、ドレインが第
１のＭＯＳ−ＦＥＴのドレインに接続された一導電型の
第２のＭＯＳ−ＦＥＴと、ゲートに第２の制御信号が印
加され、ソース及び基板が第１の接続点に、ドレインが
第１の電源電圧端子に接続された一導電型の第３のＭＯ
Ｓ−ＦＥＴと、ゲートに第３の制御信号が印加され、ソ
ース及び基板が入力端子に接続された一導電型の第４の
ＭＯＳ−ＦＥＴと、ゲートに第４の制御信号が印加さ
れ、ソースが第４のＭＯＳ−ＦＥＴのドレインに、ドレ
インが第２の出力端子に、基板が第１の接続点に接続さ
れた一導電型の第５のＭＯＳ−ＦＥＴで構成されてい
る。
路は、入力端子と、入力端子に印加された入力信号を受
信する入力回路と、入力回路の出力信号を出力する第１
の出力端子と、入力端子に印加された高電圧を出力する
第２の出力端子と、ゲートに第１の制御信号が印加さ
れ、ソース及び基板が入力端子に接続された一導電型の
第１のＭＯＳ−ＦＥＴと、ゲートに第１の制御信号が印
加されソース及び基板が第１の接続点に、ドレインが第
１のＭＯＳ−ＦＥＴのドレインに接続された一導電型の
第２のＭＯＳ−ＦＥＴと、ゲートに第２の制御信号が印
加され、ソース及び基板が第１の接続点に、ドレインが
第１の電源電圧端子に接続された一導電型の第３のＭＯ
Ｓ−ＦＥＴと、ゲートに第３の制御信号が印加され、ソ
ース及び基板が入力端子に接続された一導電型の第４の
ＭＯＳ−ＦＥＴと、ゲートに第４の制御信号が印加さ
れ、ソースが第４のＭＯＳ−ＦＥＴのドレインに、ドレ
インが第２の出力端子に、基板が第１の接続点に接続さ
れた一導電型の第５のＭＯＳ−ＦＥＴで構成されてい
る。
【００１２】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【００１３】図１（ａ）は本発明の第１の実施例を示す
回路図であり、入力端子（Ｖｐｐ／ＩＮ）と、入力端子
（Ｖｐｐ／ＩＮ）に印加された入力信号を受信する入力
回路と、入力回路の出力信号を出力する信号出力端子
（ＯＵＴ１１）と、入力端子（Ｖｐｐ／ＩＮ）に印加さ
れた高電圧（Ｖｐｐ）を出力する高電圧出力端子（ＯＵ
Ｔ１２）と、ゲートに制御信号（Ｓ１１）が印加され、
ソース及び基板が入力端子（Ｖｐｐ／ＩＮ）に接続され
たＰチャネル型ＭＯＳ−ＦＥＴ（Ｐ１１）と、ゲートに
制御信号（Ｓ１１）が印加され、ソース及び基板が接続
点（Ｖｓｕｂ１）に、ドレインがＰチャネル型ＭＯＳ−
ＦＥＴ（Ｐ１１）のドレインに接続されたＰチャネル型
ＭＯＳ−ＦＥＴ（Ｐ１２）と、ゲートに制御信号（Ｓ１
２）が印加され、ソース及び基板が第１の接続点（Ｖｓ
ｕｂ１）に、ドレインが電源電圧端子（Ｖｄｄ）に接続
されたＰチャネル型ＭＯＳ−ＦＥＴ（Ｐ１３）と、ゲー
トに制御信号（Ｓ１３）が印加され、ソース及び基板が
入力端子（Ｖｐｐ／ＩＮ）に接続されたＰチャネル型Ｍ
ＯＳ−ＦＥＴ（Ｐ１４）と、ゲートに制御信号（Ｓ１
４）が印加され、ソースがＰチャネル型ＭＯＳ−ＦＥＴ
（Ｐ１４）のドレインに、ドレインが高電圧出力端子
（ＯＵＴ１２）に、基板が接続点（Ｖｓｕｂ１）に接続
されたＰチャネル型ＭＯＳ−ＦＥＴ（Ｐ１５）で構成さ
れている。
回路図であり、入力端子（Ｖｐｐ／ＩＮ）と、入力端子
（Ｖｐｐ／ＩＮ）に印加された入力信号を受信する入力
回路と、入力回路の出力信号を出力する信号出力端子
（ＯＵＴ１１）と、入力端子（Ｖｐｐ／ＩＮ）に印加さ
れた高電圧（Ｖｐｐ）を出力する高電圧出力端子（ＯＵ
Ｔ１２）と、ゲートに制御信号（Ｓ１１）が印加され、
ソース及び基板が入力端子（Ｖｐｐ／ＩＮ）に接続され
たＰチャネル型ＭＯＳ−ＦＥＴ（Ｐ１１）と、ゲートに
制御信号（Ｓ１１）が印加され、ソース及び基板が接続
点（Ｖｓｕｂ１）に、ドレインがＰチャネル型ＭＯＳ−
ＦＥＴ（Ｐ１１）のドレインに接続されたＰチャネル型
ＭＯＳ−ＦＥＴ（Ｐ１２）と、ゲートに制御信号（Ｓ１
２）が印加され、ソース及び基板が第１の接続点（Ｖｓ
ｕｂ１）に、ドレインが電源電圧端子（Ｖｄｄ）に接続
されたＰチャネル型ＭＯＳ−ＦＥＴ（Ｐ１３）と、ゲー
トに制御信号（Ｓ１３）が印加され、ソース及び基板が
入力端子（Ｖｐｐ／ＩＮ）に接続されたＰチャネル型Ｍ
ＯＳ−ＦＥＴ（Ｐ１４）と、ゲートに制御信号（Ｓ１
４）が印加され、ソースがＰチャネル型ＭＯＳ−ＦＥＴ
（Ｐ１４）のドレインに、ドレインが高電圧出力端子
（ＯＵＴ１２）に、基板が接続点（Ｖｓｕｂ１）に接続
されたＰチャネル型ＭＯＳ−ＦＥＴ（Ｐ１５）で構成さ
れている。
【００１４】続いて図１（ｂ）も参照しながら動作の説
明をする。まず、入力端子（Ｖｐｐ／ＩＮ）に入力信号
が印加されている場合、入力回路で入力信号を受信し入
力回路の出力が信号出力端子（ＯＵＴ１１）から出力さ
れると共に、制御信号（Ｓ１１）及び（Ｓ１４）がハイ
レベルに制御信号（Ｓ１２）がロウレベルに、制御信号
（Ｓ１３）が入力端子（Ｖｐｐ／ＩＮ）に印加されてい
る入力信号と同一電位になる。但し本実施例では制御信
号（Ｓ１３）のロウレベルはＰチャネル型ＭＯＳ−ＦＥ
Ｔのしきい値電圧以下にならないため、ロウレベルが破
線で示してある。この状態ではＰチャネル型ＭＯＳ−Ｆ
ＥＴ（Ｐ１１）及び（Ｐ１２）がオフ、Ｐチャネル型Ｍ
ＯＳ−ＦＥＴ（Ｐ１３）がオンし接続点（Ｖｓｕｂ１）
の電位が電源電圧（Ｖｄｄ）となりＰチャネル型ＭＯＳ
−ＦＥＴ（Ｐ１５）の基板が電源電圧（Ｖｄｄ）にバイ
アスされると共に、Ｐチャネル型ＭＯＳ−ＦＥＴ（Ｐ１
４）及び（Ｐ１５）がオフし入力端子（Ｖｐｐ／ＩＮ）
と高電圧出力端子（ＯＵＴ１２）が電気的に切り離され
る。この場合、Ｐチャネル型ＭＯＳ−ＦＥＴ（Ｐ１１）
及び（Ｐ１４）のソース及び基板は入力端子（Ｖｐｐ／
ＩＮ）に接続されて同電位であるためソースが順方向バ
イアスされることはない。又、Ｐチャネル型ＭＯＳ−Ｆ
ＥＴ（Ｐ１４）の基板が電源電圧（Ｖｄｄ）にバイアス
されているため、高電圧出力端子（ＯＵＴ２２）の電位
が電源電圧（Ｖｄｄ）となってもＰチャネル型ＭＯＳ−
ＦＥＴ（Ｐ１４）のドレインも順方向バイアスされるこ
とはない。
明をする。まず、入力端子（Ｖｐｐ／ＩＮ）に入力信号
が印加されている場合、入力回路で入力信号を受信し入
力回路の出力が信号出力端子（ＯＵＴ１１）から出力さ
れると共に、制御信号（Ｓ１１）及び（Ｓ１４）がハイ
レベルに制御信号（Ｓ１２）がロウレベルに、制御信号
（Ｓ１３）が入力端子（Ｖｐｐ／ＩＮ）に印加されてい
る入力信号と同一電位になる。但し本実施例では制御信
号（Ｓ１３）のロウレベルはＰチャネル型ＭＯＳ−ＦＥ
Ｔのしきい値電圧以下にならないため、ロウレベルが破
線で示してある。この状態ではＰチャネル型ＭＯＳ−Ｆ
ＥＴ（Ｐ１１）及び（Ｐ１２）がオフ、Ｐチャネル型Ｍ
ＯＳ−ＦＥＴ（Ｐ１３）がオンし接続点（Ｖｓｕｂ１）
の電位が電源電圧（Ｖｄｄ）となりＰチャネル型ＭＯＳ
−ＦＥＴ（Ｐ１５）の基板が電源電圧（Ｖｄｄ）にバイ
アスされると共に、Ｐチャネル型ＭＯＳ−ＦＥＴ（Ｐ１
４）及び（Ｐ１５）がオフし入力端子（Ｖｐｐ／ＩＮ）
と高電圧出力端子（ＯＵＴ１２）が電気的に切り離され
る。この場合、Ｐチャネル型ＭＯＳ−ＦＥＴ（Ｐ１１）
及び（Ｐ１４）のソース及び基板は入力端子（Ｖｐｐ／
ＩＮ）に接続されて同電位であるためソースが順方向バ
イアスされることはない。又、Ｐチャネル型ＭＯＳ−Ｆ
ＥＴ（Ｐ１４）の基板が電源電圧（Ｖｄｄ）にバイアス
されているため、高電圧出力端子（ＯＵＴ２２）の電位
が電源電圧（Ｖｄｄ）となってもＰチャネル型ＭＯＳ−
ＦＥＴ（Ｐ１４）のドレインも順方向バイアスされるこ
とはない。
【００１５】一方、入力端子（Ｖｐｐ／ＩＮ）に高電圧
（Ｖｐｐ）が印加された場合、まず制御信号（Ｓ１１）
がロウレベルに、制御信号（Ｓ１２）及び（Ｓ１３）が
ハイレベルになる。この状態ではＰチャネル型ＭＯＳ−
ＦＥＴ（Ｐ１１）及び（Ｐ１２）がオン、Ｐチャネル型
ＭＯＳ−ＦＥＴ（Ｐ１３）がオフして接続点（Ｖｓｕｂ
１）の電位が電源電圧（Ｖｄｄ）から高電圧（Ｖｐｐ）
まで上昇しＰチャネル型ＭＯＳ−ＦＥＴ（Ｐ１５）の基
板が高電圧（Ｖｐｐ）にバイアスされる。但し、Ｐチャ
ネル型ＭＯＳ−ＦＥＴ（Ｐ１２）の基板が接続点（Ｖｓ
ｕｂ１）に接続されているので、Ｐチャネル型ＭＯＳ−
ＦＥＴ（Ｐ１２）のドレインが接続点（Ｖｓｕｂ１）の
電位からさらにビルトインポテンシャル以上の高電位に
なりＰチャネル型ＭＯＳ−ＦＥＴ（Ｐ１２）のドレイン
が順方向バイアスされないよう（Ｐチャネル型ＭＯＳ−
ＦＥＴ（Ｐ１１）のオン抵抗）〉〉（Ｐチャネル型ＭＯ
Ｓ−ＦＥＴ（Ｐ１２）のオン抵抗）となるように設定し
ておく。続いて制御信号（Ｓ１３）及び（Ｓ１４）がロ
ウレベルとなってＰチャネル型ＭＯＳ−ＦＥＴ（Ｐ１
４）及び（Ｐ１５）がオンして入力端子（Ｖｐｐ／Ｉ
Ｎ）に印加された高電圧（Ｖｐｐ）が高電圧出力端子
（ＯＵＴ１２）から出力される。この場合、Ｐチャネル
型ＭＯＳ−ＦＥＴ（Ｐ１５）の基板が高電圧（Ｖｐｐ）
にバイアスされるまでオフしているＰチャネル型ＭＯＳ
−ＦＥＴ（Ｐ１４）がＰチャネル型ＭＯＳ−ＦＥＴ（Ｐ
１５）のソースと入力端子（Ｖｐｐ／ＩＮ）間に接続さ
れているため、入力端子（Ｖｐｐ／ＩＮ）に印加された
高電圧（Ｖｐｐ）が急峻に立ち上ってもＰチャネル型Ｍ
ＯＳ−ＦＥＴ（Ｐ１５）のソースが順方向バイアスされ
ないので、高電圧（Ｖｐｐ）源から入力端子（Ｖｐｐ／
ＩＮ）に大電流が流入したり基板中にキャリアが注入さ
れず回路の誤動作やラッチアップを引き起こして動作不
能に陥ったリデバイスが破壊することがない。
（Ｖｐｐ）が印加された場合、まず制御信号（Ｓ１１）
がロウレベルに、制御信号（Ｓ１２）及び（Ｓ１３）が
ハイレベルになる。この状態ではＰチャネル型ＭＯＳ−
ＦＥＴ（Ｐ１１）及び（Ｐ１２）がオン、Ｐチャネル型
ＭＯＳ−ＦＥＴ（Ｐ１３）がオフして接続点（Ｖｓｕｂ
１）の電位が電源電圧（Ｖｄｄ）から高電圧（Ｖｐｐ）
まで上昇しＰチャネル型ＭＯＳ−ＦＥＴ（Ｐ１５）の基
板が高電圧（Ｖｐｐ）にバイアスされる。但し、Ｐチャ
ネル型ＭＯＳ−ＦＥＴ（Ｐ１２）の基板が接続点（Ｖｓ
ｕｂ１）に接続されているので、Ｐチャネル型ＭＯＳ−
ＦＥＴ（Ｐ１２）のドレインが接続点（Ｖｓｕｂ１）の
電位からさらにビルトインポテンシャル以上の高電位に
なりＰチャネル型ＭＯＳ−ＦＥＴ（Ｐ１２）のドレイン
が順方向バイアスされないよう（Ｐチャネル型ＭＯＳ−
ＦＥＴ（Ｐ１１）のオン抵抗）〉〉（Ｐチャネル型ＭＯ
Ｓ−ＦＥＴ（Ｐ１２）のオン抵抗）となるように設定し
ておく。続いて制御信号（Ｓ１３）及び（Ｓ１４）がロ
ウレベルとなってＰチャネル型ＭＯＳ−ＦＥＴ（Ｐ１
４）及び（Ｐ１５）がオンして入力端子（Ｖｐｐ／Ｉ
Ｎ）に印加された高電圧（Ｖｐｐ）が高電圧出力端子
（ＯＵＴ１２）から出力される。この場合、Ｐチャネル
型ＭＯＳ−ＦＥＴ（Ｐ１５）の基板が高電圧（Ｖｐｐ）
にバイアスされるまでオフしているＰチャネル型ＭＯＳ
−ＦＥＴ（Ｐ１４）がＰチャネル型ＭＯＳ−ＦＥＴ（Ｐ
１５）のソースと入力端子（Ｖｐｐ／ＩＮ）間に接続さ
れているため、入力端子（Ｖｐｐ／ＩＮ）に印加された
高電圧（Ｖｐｐ）が急峻に立ち上ってもＰチャネル型Ｍ
ＯＳ−ＦＥＴ（Ｐ１５）のソースが順方向バイアスされ
ないので、高電圧（Ｖｐｐ）源から入力端子（Ｖｐｐ／
ＩＮ）に大電流が流入したり基板中にキャリアが注入さ
れず回路の誤動作やラッチアップを引き起こして動作不
能に陥ったリデバイスが破壊することがない。
【００１６】尚、ハイレベルが高電圧（Ｖｐｐ）である
制御信号（Ｓ１２）及び（Ｓ１３）は、図２（ａ）に示
したように入力端子（Ｖｐｐ／ＩＮ）とＧＮＤ間に直列
接続されたＰチャネル型ＭＯＳ−ＦＥＴ（Ｐ３１）とＮ
チャネル型ＭＯＳ−ＦＥＴ（Ｎ３１）及びＰチャネル型
ＭＯＳ−ＦＥＴ（Ｐ３２）とＮチャネル型ＭＯＳ−ＦＥ
Ｔ（Ｎ３２）とインバータ（Ｉ３１）で構成され、入力
信号（ＩＮ３１）がＮチャネル型ＭＯＳ−ＦＥＴ（Ｎ３
１）のゲート及びインバータ（Ｉ３１）の入力に印加さ
れると共に出力信号（ＯＵＴ３１）がＰチャネル型ＭＯ
Ｓ−ＦＥＴ（Ｐ３２）とＮチャネル型ＭＯＳ−ＦＥＴ
（Ｎ３２）の接続点から取り出され、Ｎチャネル型ＭＯ
Ｓ−ＦＥＴ（Ｎ３２）のゲートがインバータ（Ｉ３１）
の出力に、Ｐチャネル型ＭＯＳ−ＦＥＴ（Ｐ３１）及び
（Ｐ３２）のゲートがそれぞれＰチャネル型ＭＯＳ−Ｆ
ＥＴ（Ｐ３２）とＮチャネル型ＭＯＳ−ＦＥＴ（Ｎ３
２）の接続点及びＰチャネル型ＭＯＳ−ＦＥＴ（Ｐ３
１）とＮチャネル型ＭＯＳ−ＦＥＴ（Ｎ３１）の接続点
に接続されたレベルシフタで発生させることができる。
図２（ｂ）に示した入力信号（ＩＮ３１′）をレベルシ
フタに印加することにより（ＯＵＴ３１′）に示した出
力信号が得られ、制御信号（Ｓ１２）として用いること
ができる。同様に図２（ｃ）に示した入力信号（ＩＮ３
１″）をレベルシフタに印加することにより（ＯＵＴ３
１″）に示した出力信号が得られ制御信号（Ｓ１３）と
して用いることができる。図２（ａ）に示したレベルシ
フタはハイレベル若しくはロウレベルを出力している期
間電流が流れず電力を消費することがないので低消費電
力化が実現できる。さらに、高電圧（Ｖｐｐ）よりもさ
らに高い高電圧を必要としないので、高電圧（Ｖｐｐ）
よりもさらに高い高電圧に耐える高耐圧ＭＯＳ−ＦＥＴ
を形成する必要がなく、製造工程が簡略化できる。
制御信号（Ｓ１２）及び（Ｓ１３）は、図２（ａ）に示
したように入力端子（Ｖｐｐ／ＩＮ）とＧＮＤ間に直列
接続されたＰチャネル型ＭＯＳ−ＦＥＴ（Ｐ３１）とＮ
チャネル型ＭＯＳ−ＦＥＴ（Ｎ３１）及びＰチャネル型
ＭＯＳ−ＦＥＴ（Ｐ３２）とＮチャネル型ＭＯＳ−ＦＥ
Ｔ（Ｎ３２）とインバータ（Ｉ３１）で構成され、入力
信号（ＩＮ３１）がＮチャネル型ＭＯＳ−ＦＥＴ（Ｎ３
１）のゲート及びインバータ（Ｉ３１）の入力に印加さ
れると共に出力信号（ＯＵＴ３１）がＰチャネル型ＭＯ
Ｓ−ＦＥＴ（Ｐ３２）とＮチャネル型ＭＯＳ−ＦＥＴ
（Ｎ３２）の接続点から取り出され、Ｎチャネル型ＭＯ
Ｓ−ＦＥＴ（Ｎ３２）のゲートがインバータ（Ｉ３１）
の出力に、Ｐチャネル型ＭＯＳ−ＦＥＴ（Ｐ３１）及び
（Ｐ３２）のゲートがそれぞれＰチャネル型ＭＯＳ−Ｆ
ＥＴ（Ｐ３２）とＮチャネル型ＭＯＳ−ＦＥＴ（Ｎ３
２）の接続点及びＰチャネル型ＭＯＳ−ＦＥＴ（Ｐ３
１）とＮチャネル型ＭＯＳ−ＦＥＴ（Ｎ３１）の接続点
に接続されたレベルシフタで発生させることができる。
図２（ｂ）に示した入力信号（ＩＮ３１′）をレベルシ
フタに印加することにより（ＯＵＴ３１′）に示した出
力信号が得られ、制御信号（Ｓ１２）として用いること
ができる。同様に図２（ｃ）に示した入力信号（ＩＮ３
１″）をレベルシフタに印加することにより（ＯＵＴ３
１″）に示した出力信号が得られ制御信号（Ｓ１３）と
して用いることができる。図２（ａ）に示したレベルシ
フタはハイレベル若しくはロウレベルを出力している期
間電流が流れず電力を消費することがないので低消費電
力化が実現できる。さらに、高電圧（Ｖｐｐ）よりもさ
らに高い高電圧を必要としないので、高電圧（Ｖｐｐ）
よりもさらに高い高電圧に耐える高耐圧ＭＯＳ−ＦＥＴ
を形成する必要がなく、製造工程が簡略化できる。
【００１７】図３（ａ）は本発明の第２の実施例を示す
回路図であり、図１（ａ）に示した本発明の第１の実施
例を示す回路図において、Ｐチャネル型ＭＯＳ−ＦＥＴ
（Ｐ１３）を、ゲートに制御信号（Ｓ１１）が印加さ
れ、ソースが電源電圧端子（Ｖｄｄ）に、ドレインが接
続点（Ｖｓｕｂ１）に、基板がＧＮＤに接続されたＮチ
ャネル型ＭＯＳ−ＦＥＴ（Ｎ１１）に変更して構成され
ている。他の部分は図１（ａ）に示した本発明の第１の
実施例と同様であり、同一符号を付してここでの説明は
省略する。
回路図であり、図１（ａ）に示した本発明の第１の実施
例を示す回路図において、Ｐチャネル型ＭＯＳ−ＦＥＴ
（Ｐ１３）を、ゲートに制御信号（Ｓ１１）が印加さ
れ、ソースが電源電圧端子（Ｖｄｄ）に、ドレインが接
続点（Ｖｓｕｂ１）に、基板がＧＮＤに接続されたＮチ
ャネル型ＭＯＳ−ＦＥＴ（Ｎ１１）に変更して構成され
ている。他の部分は図１（ａ）に示した本発明の第１の
実施例と同様であり、同一符号を付してここでの説明は
省略する。
【００１８】続いて図３（ｂ）も参照しながら動作の説
明をする。まず、入力端子（Ｖｐｐ／ＩＮ）に入力信号
が印加されている場合、制御信号（Ｓ１１）がハイレベ
ルになり、Ｐチャネル型ＭＯＳ−ＦＥＴ（Ｐ１１）及び
（Ｐ１２）がオフ、Ｎチャネル型ＭＯＳ−ＦＥＴ（Ｎ１
１）がオンし接続点（Ｖｓｕｂ１）の電位が電源電圧
（Ｖｄｄ）となりＰチャネル型ＭＯＳ−ＦＥＴ（Ｐ１
５）の基板が電源電圧（Ｖｄｄ）にバイアスされる。
明をする。まず、入力端子（Ｖｐｐ／ＩＮ）に入力信号
が印加されている場合、制御信号（Ｓ１１）がハイレベ
ルになり、Ｐチャネル型ＭＯＳ−ＦＥＴ（Ｐ１１）及び
（Ｐ１２）がオフ、Ｎチャネル型ＭＯＳ−ＦＥＴ（Ｎ１
１）がオンし接続点（Ｖｓｕｂ１）の電位が電源電圧
（Ｖｄｄ）となりＰチャネル型ＭＯＳ−ＦＥＴ（Ｐ１
５）の基板が電源電圧（Ｖｄｄ）にバイアスされる。
【００１９】一方、入力端子（Ｖｐｐ／ＩＮ）に高電圧
が印加された場合、まず制御信号（Ｓ１１）がロウレベ
ルとなり、Ｐチャネル型ＭＯＳ−ＦＥＴ（Ｐ１１）及び
（Ｐ１２）がオン、Ｎチャネル型ＭＯＳ−ＦＥＴ（Ｎ１
１）がオフして接続点（Ｖｓｕｂ１）の電位が電源電圧
（Ｖｄｄ）から高電圧（Ｖｐｐ）まで上昇し、Ｐチャネ
ル型ＭＯＳ−ＦＥＴ（Ｐ１５）の基板が高電圧（Ｖｐ
ｐ）にバイアスされる。制御信号（Ｓ１３）及び（Ｓ１
４）やＰチャネル型ＭＯＳ−ＦＥＴ（Ｐ１４）及び（Ｐ
１５）のオン，オフ等は図１（ａ）及び（ｂ）に示した
本発明の第１の実施例と同様であり、同一符号を付して
ここでの説明は省略する。
が印加された場合、まず制御信号（Ｓ１１）がロウレベ
ルとなり、Ｐチャネル型ＭＯＳ−ＦＥＴ（Ｐ１１）及び
（Ｐ１２）がオン、Ｎチャネル型ＭＯＳ−ＦＥＴ（Ｎ１
１）がオフして接続点（Ｖｓｕｂ１）の電位が電源電圧
（Ｖｄｄ）から高電圧（Ｖｐｐ）まで上昇し、Ｐチャネ
ル型ＭＯＳ−ＦＥＴ（Ｐ１５）の基板が高電圧（Ｖｐ
ｐ）にバイアスされる。制御信号（Ｓ１３）及び（Ｓ１
４）やＰチャネル型ＭＯＳ−ＦＥＴ（Ｐ１４）及び（Ｐ
１５）のオン，オフ等は図１（ａ）及び（ｂ）に示した
本発明の第１の実施例と同様であり、同一符号を付して
ここでの説明は省略する。
【００２０】図３（ａ）及び（ｂ）に示した本発明の第
２の実施例では、図１（ａ）に示した本発明の第１の実
施例におけるＰチャネル型ＭＯＳ−ＦＥＴ（Ｐ１３）を
Ｎチャネル型ＭＯＳ−ＦＥＴ（Ｎ１１）に変便すること
により制御信号（Ｓ１２）が不要となり、より少ない制
御信号でトランジスタ回路を制御することが可能とな
る。
２の実施例では、図１（ａ）に示した本発明の第１の実
施例におけるＰチャネル型ＭＯＳ−ＦＥＴ（Ｐ１３）を
Ｎチャネル型ＭＯＳ−ＦＥＴ（Ｎ１１）に変便すること
により制御信号（Ｓ１２）が不要となり、より少ない制
御信号でトランジスタ回路を制御することが可能とな
る。
【００２１】図４は本発明の第３の実施例を示す回路図
であり、図１（ａ）に示した本発明の第１の実施例を示
す回路図において、Ｐチャネル型ＭＯＳ−ＦＥＴ（Ｐ１
１）のソース及び基板と入力端子（Ｖｐｐ／ＩＮ）間に
抵抗素子（Ｒ１）を接続して構成されており、他の部分
及び動作は図１（ａ）及び（ｂ）に示した本発明の第１
の実施例と同様であり、同一符号を付してここでの説明
は省略する。
であり、図１（ａ）に示した本発明の第１の実施例を示
す回路図において、Ｐチャネル型ＭＯＳ−ＦＥＴ（Ｐ１
１）のソース及び基板と入力端子（Ｖｐｐ／ＩＮ）間に
抵抗素子（Ｒ１）を接続して構成されており、他の部分
及び動作は図１（ａ）及び（ｂ）に示した本発明の第１
の実施例と同様であり、同一符号を付してここでの説明
は省略する。
【００２２】図１（ａ）に示した本発明の第１の実施例
では、（Ｐチャネル型ＭＯＳ−ＦＥＴ（Ｐ１１）のオン
抵抗）〉〉（Ｐチャネル型ＭＯＳ−ＦＥＴ（Ｐ１２）の
オン抵抗）となるように設定する必要があり、Ｐチャネ
ル型ＭＯＳ−ＦＥＴ（Ｐ１１）のオン抵抗は入力端子
（Ｖｐｐ／ＩＮ）に印加された高電圧（Ｖｐｐ）の電位
変動で大きく変動するため非常に高い高電圧（Ｖｐｐ）
が入力端子（Ｖｐｐ／ＩＮ）に印加された場合動作が不
安定になる恐れがあるが、図４に示した本発明の第３の
実施例では入力端子（Ｖｐｐ／ＩＮ）に印加された高電
圧（Ｖｐｐ）の電位変動で抵抗素子（Ｒ１）の抵抗値は
変動することがないので（抵抗素子（Ｒ１）の抵抗
値）〉〉（Ｐチャネル型ＭＯＳ−ＦＥＴ（Ｐ１２）のオ
ン抵抗）となるように設定することにより、入力端子
（Ｖｐｐ／ＩＮ）に印加された高電圧（Ｖｐｐ）の電位
が変動しても非常に安定して動作するトランジスタ回路
を実現できる。
では、（Ｐチャネル型ＭＯＳ−ＦＥＴ（Ｐ１１）のオン
抵抗）〉〉（Ｐチャネル型ＭＯＳ−ＦＥＴ（Ｐ１２）の
オン抵抗）となるように設定する必要があり、Ｐチャネ
ル型ＭＯＳ−ＦＥＴ（Ｐ１１）のオン抵抗は入力端子
（Ｖｐｐ／ＩＮ）に印加された高電圧（Ｖｐｐ）の電位
変動で大きく変動するため非常に高い高電圧（Ｖｐｐ）
が入力端子（Ｖｐｐ／ＩＮ）に印加された場合動作が不
安定になる恐れがあるが、図４に示した本発明の第３の
実施例では入力端子（Ｖｐｐ／ＩＮ）に印加された高電
圧（Ｖｐｐ）の電位変動で抵抗素子（Ｒ１）の抵抗値は
変動することがないので（抵抗素子（Ｒ１）の抵抗
値）〉〉（Ｐチャネル型ＭＯＳ−ＦＥＴ（Ｐ１２）のオ
ン抵抗）となるように設定することにより、入力端子
（Ｖｐｐ／ＩＮ）に印加された高電圧（Ｖｐｐ）の電位
が変動しても非常に安定して動作するトランジスタ回路
を実現できる。
【００２３】図５は本発明の第４の実施例を示す回路図
であり、図１（ａ）に示した本発明の第１の実施例を示
す回路図において、ゲートに制御信号（Ｓ１２）が印加
され、ソース及び基板が高電圧出力端子（ＯＵＴ１２）
に、ドレインが電源電圧端子（Ｖｄｄ）に接続されたＰ
チャネル型ＭＯＳ−ＦＥＴ（Ｐ１６）を追加して構成さ
れており、入力端子（Ｖｐｐ／ＩＮ）に入力信号が印加
され入力信号（Ｖｐｐ／ＩＮ）と高電圧出力端子（ＯＵ
Ｔ１２）が電気的に切り離されている期間、制御信号
（Ｓ１２）がロウレベルであるためＰチャネル型ＭＯＳ
−ＦＥＴ（Ｐ１６）がオンして高電圧出力端子（ＯＵＴ
１２）を電源電圧（Ｖｄｄ）に固定することが可能とな
る。他の部分及び動作に関しては図１（ａ）及び（ｂ）
に示した本発明の第１の実施例と同様であり、同一符号
を付してここでの説明は省略する。
であり、図１（ａ）に示した本発明の第１の実施例を示
す回路図において、ゲートに制御信号（Ｓ１２）が印加
され、ソース及び基板が高電圧出力端子（ＯＵＴ１２）
に、ドレインが電源電圧端子（Ｖｄｄ）に接続されたＰ
チャネル型ＭＯＳ−ＦＥＴ（Ｐ１６）を追加して構成さ
れており、入力端子（Ｖｐｐ／ＩＮ）に入力信号が印加
され入力信号（Ｖｐｐ／ＩＮ）と高電圧出力端子（ＯＵ
Ｔ１２）が電気的に切り離されている期間、制御信号
（Ｓ１２）がロウレベルであるためＰチャネル型ＭＯＳ
−ＦＥＴ（Ｐ１６）がオンして高電圧出力端子（ＯＵＴ
１２）を電源電圧（Ｖｄｄ）に固定することが可能とな
る。他の部分及び動作に関しては図１（ａ）及び（ｂ）
に示した本発明の第１の実施例と同様であり、同一符号
を付してここでの説明は省略する。
【００２４】図６は本発明による第５の実施例を示す回
路図であり、ゲートに制御信号（Ｓ１１）が印加され、
ソースが高電圧出力端子（ＯＵＴ１２）に、ドレインが
電源電圧端子（Ｖｄｄ）に、基板がＧＮＤに接続された
Ｎチャネル型ＭＯＳ−ＦＥＴ（Ｎ１２）を追加して構成
されており、入力端子（Ｖｐｐ／ＩＮ）に入力信号が印
加され入力端子（Ｖｐｐ／ＩＮ）と高電圧出力端子（Ｏ
ＵＴ１２）が電気的に切り離さている期間、制御信号
（Ｓ１１）がハイレベルであるためＮチャネル型ＭＯＳ
−ＦＥＴ（Ｎ１２）がオンして高電圧出力端子（ＯＵＴ
１２）を電源電圧（Ｖｄｄ）に固定することが可能とな
り、しかも図５に示した本発明の第４の実施例よりも少
ない制御信号で実現できるという利点を有する。
路図であり、ゲートに制御信号（Ｓ１１）が印加され、
ソースが高電圧出力端子（ＯＵＴ１２）に、ドレインが
電源電圧端子（Ｖｄｄ）に、基板がＧＮＤに接続された
Ｎチャネル型ＭＯＳ−ＦＥＴ（Ｎ１２）を追加して構成
されており、入力端子（Ｖｐｐ／ＩＮ）に入力信号が印
加され入力端子（Ｖｐｐ／ＩＮ）と高電圧出力端子（Ｏ
ＵＴ１２）が電気的に切り離さている期間、制御信号
（Ｓ１１）がハイレベルであるためＮチャネル型ＭＯＳ
−ＦＥＴ（Ｎ１２）がオンして高電圧出力端子（ＯＵＴ
１２）を電源電圧（Ｖｄｄ）に固定することが可能とな
り、しかも図５に示した本発明の第４の実施例よりも少
ない制御信号で実現できるという利点を有する。
【００２５】又、図６に示した本発明の第５の実施例で
は、Ｐチャネル型ＭＯＳ−ＦＥＴ（Ｐ１１）のソース及
び基板と入力端子（Ｖｐｐ／ＩＮ）間に抵抗素子（Ｒ
１）が接続されており、前述したように入力端子（Ｖｐ
ｐ／ＩＮ）に印加された高電圧（Ｖｐｐ）の電位が変動
しても非常に安定に動作するという利点も兼ね備える。
他の部分及び動作に関しては図２（ａ）及び（ｂ）に示
した本発明の第２の実施例と同様であり、同一符号を付
してここでの説明は省略する。
は、Ｐチャネル型ＭＯＳ−ＦＥＴ（Ｐ１１）のソース及
び基板と入力端子（Ｖｐｐ／ＩＮ）間に抵抗素子（Ｒ
１）が接続されており、前述したように入力端子（Ｖｐ
ｐ／ＩＮ）に印加された高電圧（Ｖｐｐ）の電位が変動
しても非常に安定に動作するという利点も兼ね備える。
他の部分及び動作に関しては図２（ａ）及び（ｂ）に示
した本発明の第２の実施例と同様であり、同一符号を付
してここでの説明は省略する。
【００２６】図７は本発明の第６の実施例を示す回路図
であり、図１（ａ）に示した本発明の第１の実施例を示
す回路図において、高電圧出力端子（ＯＵＴ１３）と、
ゲートに制御信号（Ｓ１３）が印加され、ソース及び基
板が入力端子（Ｖｐｐ／ＩＮ）に接続されたＰチャネル
型ＭＯＳ−ＦＥＴ（Ｐ１７）と、ゲートに制御信号（Ｓ
１４）が印加され、ソースがＰチャネル型ＭＯＳ−ＦＥ
Ｔ（Ｐ１７）のドレインに、ドレインが高電圧出力端子
（ＯＵＴ１３）に、基板が接続点（Ｖｓｕｂ１）に接続
されたＰチャネル型ＭＯＳ−ＦＥＴ（Ｐ１８）を追加し
て構成されており、他の部分は図１（ａ）に示した本発
明の第１の実施例と同様であり、同一符号を付してここ
での説明は省略する。図７に示した第６の実施例では、
高電圧（Ｖｐｐ）が出力される２個の高電圧出力端子
（ＯＵＴ１２）及び（ＯＵＴ１３）を有しそれぞれの高
電圧出力端子（ＯＵＴ１２）及び（ＯＵＴ１３）が異な
る回路を駆動するため、ある回路に負荷変動等があった
場合一方の高電圧出力端子（例えばＯＵＴ１２）の電位
は変動するが、他方の高電圧出力端子（例えばＯＵＴ１
３）の電位は影響を受けることなく安定しているので他
方の高電圧出力端子（例えばＯＵＴ１３）が駆動してい
る回路は誤動作することなく安定に動作するという利点
を有する。
であり、図１（ａ）に示した本発明の第１の実施例を示
す回路図において、高電圧出力端子（ＯＵＴ１３）と、
ゲートに制御信号（Ｓ１３）が印加され、ソース及び基
板が入力端子（Ｖｐｐ／ＩＮ）に接続されたＰチャネル
型ＭＯＳ−ＦＥＴ（Ｐ１７）と、ゲートに制御信号（Ｓ
１４）が印加され、ソースがＰチャネル型ＭＯＳ−ＦＥ
Ｔ（Ｐ１７）のドレインに、ドレインが高電圧出力端子
（ＯＵＴ１３）に、基板が接続点（Ｖｓｕｂ１）に接続
されたＰチャネル型ＭＯＳ−ＦＥＴ（Ｐ１８）を追加し
て構成されており、他の部分は図１（ａ）に示した本発
明の第１の実施例と同様であり、同一符号を付してここ
での説明は省略する。図７に示した第６の実施例では、
高電圧（Ｖｐｐ）が出力される２個の高電圧出力端子
（ＯＵＴ１２）及び（ＯＵＴ１３）を有しそれぞれの高
電圧出力端子（ＯＵＴ１２）及び（ＯＵＴ１３）が異な
る回路を駆動するため、ある回路に負荷変動等があった
場合一方の高電圧出力端子（例えばＯＵＴ１２）の電位
は変動するが、他方の高電圧出力端子（例えばＯＵＴ１
３）の電位は影響を受けることなく安定しているので他
方の高電圧出力端子（例えばＯＵＴ１３）が駆動してい
る回路は誤動作することなく安定に動作するという利点
を有する。
【００２７】又、図８に示した本発明の第７の実施例を
示す回路図においても、図６に示した本発明の第５の実
施例に高電圧出力端子（ＯＵＴ１３）及びＰチャネル型
ＭＯＳ−ＦＥＴ（Ｐ１７）及び（Ｐ１８）を追加して構
成され、前述した本発明の第６の実施例と同様の効果を
有すると共に、本発明の第５の実施例で述べたように高
電圧出力端子（本実施例の場合はＯＵＴ１２のみ）を入
力端子（Ｖｐｐ／ＩＮ）と電気的に切り離されている期
間電源電圧（Ｖｄｄ）に固定することができ、さらに入
力端子（Ｖｐｐ／ＩＮ）に印加された高電圧（Ｖｐｐ）
の電位が変動しても非常に安定に動作する高電圧／信号
入力兼用端子より少ない制御信号で実現できるという利
点を有する。
示す回路図においても、図６に示した本発明の第５の実
施例に高電圧出力端子（ＯＵＴ１３）及びＰチャネル型
ＭＯＳ−ＦＥＴ（Ｐ１７）及び（Ｐ１８）を追加して構
成され、前述した本発明の第６の実施例と同様の効果を
有すると共に、本発明の第５の実施例で述べたように高
電圧出力端子（本実施例の場合はＯＵＴ１２のみ）を入
力端子（Ｖｐｐ／ＩＮ）と電気的に切り離されている期
間電源電圧（Ｖｄｄ）に固定することができ、さらに入
力端子（Ｖｐｐ／ＩＮ）に印加された高電圧（Ｖｐｐ）
の電位が変動しても非常に安定に動作する高電圧／信号
入力兼用端子より少ない制御信号で実現できるという利
点を有する。
【００２８】
【発明の効果】以上説明したように本発明は、入力端子
と高電圧出力端子間に直列接続された２個のＭＯＳ−Ｆ
ＥＴを直列接続すると共に、入力端子に印加される高電
圧よりもさらに高い電圧を不要（チャージポンプを不
要）にしたので、動作不能に陥ったりデバイスが破壊す
ることはなく、消費電力が小さく製造工程も簡略化でき
るという効果を有する。
と高電圧出力端子間に直列接続された２個のＭＯＳ−Ｆ
ＥＴを直列接続すると共に、入力端子に印加される高電
圧よりもさらに高い電圧を不要（チャージポンプを不
要）にしたので、動作不能に陥ったりデバイスが破壊す
ることはなく、消費電力が小さく製造工程も簡略化でき
るという効果を有する。
【００２９】又、入力端子と基板をプルアップするＭＯ
Ｓ−ＦＥＴのソース及び基板間に抵抗素子を接続したの
で、入力端子に印加された高電圧の電位が変動しても非
常に安定に動作するという効果を有し、高電圧出力端子
をプルアップするＭＯＳ−ＦＥＴを設けたので、入力端
子と高電圧出力端子が電気的に切り離されている期間、
高電圧出力端子を電源電圧に固定できるという効果も有
する。
Ｓ−ＦＥＴのソース及び基板間に抵抗素子を接続したの
で、入力端子に印加された高電圧の電位が変動しても非
常に安定に動作するという効果を有し、高電圧出力端子
をプルアップするＭＯＳ−ＦＥＴを設けたので、入力端
子と高電圧出力端子が電気的に切り離されている期間、
高電圧出力端子を電源電圧に固定できるという効果も有
する。
【００３０】さらに、高電圧出力端子及び高電圧出力端
子と入力端子間を接続する直列接続されたＭＯＳ−ＦＥ
Ｔを複数設けたので、ある回路に負荷変動等があった場
合でも他の回路は誤動作することなく安定に動作すると
いう効果も有する。
子と入力端子間を接続する直列接続されたＭＯＳ−ＦＥ
Ｔを複数設けたので、ある回路に負荷変動等があった場
合でも他の回路は誤動作することなく安定に動作すると
いう効果も有する。
【図１】本発明の第１の実施例を示す回路図（同図
（ａ））及びその動作を示すタイミングチャート（同図
（ｂ））。
（ａ））及びその動作を示すタイミングチャート（同図
（ｂ））。
【図２】レベルシフタ回路図（同図（ａ））及びその動
作を示すタイミングチャート（同図（ｂ））。
作を示すタイミングチャート（同図（ｂ））。
【図３】本発明の第２の実施例を示す回路図（同図
（ａ））及びその動作を示すタイミングチャート（同図
（ｂ））。
（ａ））及びその動作を示すタイミングチャート（同図
（ｂ））。
【図４】本発明の第３の実施例を示す回路図。
【図５】本発明の第４の実施例を示す回路図。
【図６】本発明の第５の実施例を示す回路図。
【図７】本発明の第６の実施例を示す回路図。
【図８】本発明の第７の実施例を示す回路図。
【図９】従来の高電圧／信号入力兼用端子の第１の実施
例を示す回路図（同図（ａ））及びその動作を示すタイ
ミングチャート（同図（ｂ））。
例を示す回路図（同図（ａ））及びその動作を示すタイ
ミングチャート（同図（ｂ））。
【図１０】従来の高電圧／信号入力兼用端子の第２の実
施例を示す回路図。
施例を示す回路図。
Ｖｐｐ／ＩＮ 入力端子 ＯＵＴ１１，１２，１３，２１，２２ 出力端子 Ｐ１１〜Ｐ１８，Ｐ２１，Ｐ３１〜Ｐ３２ Ｐチャネ
ル型ＭＯＳ−ＦＥＴ Ｎ１１〜Ｎ１２，Ｎ２１〜Ｎ２２，Ｎ３１〜Ｎ３２
Ｎチャネル型ＭＯＳ−ＦＥＴ Ｓ１１〜Ｓ１４，Ｓ２１〜Ｓ２３ 制御信号 Ｒ１，Ｒ２ 抵抗素子 Ｉ３１ インバータ
ル型ＭＯＳ−ＦＥＴ Ｎ１１〜Ｎ１２，Ｎ２１〜Ｎ２２，Ｎ３１〜Ｎ３２
Ｎチャネル型ＭＯＳ−ＦＥＴ Ｓ１１〜Ｓ１４，Ｓ２１〜Ｓ２３ 制御信号 Ｒ１，Ｒ２ 抵抗素子 Ｉ３１ インバータ
Claims (6)
- 【請求項１】 入力端子と、前記入力端子に印加された
入力信号を受信する入力回路と、前記入力回路の出力信
号を出力する第１の出力端子と、前記入力端子に印加さ
れた高電圧を出力する第２の出力端子と、ゲートに第１
の制御信号が印加され、ソース及び基板が前記入力端子
に接続された一導電型の第１のＭＯＳ−ＦＥＴと、ゲー
トに前記第１の制御信号が印加され、ソース及び基板が
第１の接続点に、ドレインが前記第１のＭＯＳ−ＦＥＴ
のドレインに接続された一導電型の第２のＭＯＳ−ＦＥ
Ｔと、ゲートに第２の制御信号が印加され、ソース及び
基板が前記第１の接続点に、ドレインが第１の電源電圧
端子に接続された一導電型の第３のＭＯＳ−ＦＥＴと、
ゲートに第３の制御信号が印加され、ソース及び基板が
前記入力端子に接続された一導電型の第４のＭＯＳ−Ｆ
ＥＴと、ゲートに第４の制御信号が印加され、ソースが
前記第４のＭＯＳ−ＦＥＴのドレインに、ドレインが前
記第２の出力端子に、基板が前記第１の接続点に接続さ
れた一導電型の第５のＭＯＳ−ＦＥＴで構成されること
を特徴とするトランジスタ回路。 - 【請求項２】 前記第３のＭＯＳ−ＦＥＴを、ゲートに
前記第１の制御信号が印加され、ソースが前記第１の電
源電圧端子に、ドレインが前記第１の接続点に、基板が
第２の電源電圧端子に接続された逆導電型の第６のＭＯ
Ｓ−ＦＥＴに変更して構成されたことを特徴とする請求
項１に記載のトランジスタ回路。 - 【請求項３】 前記入力端子と前記第１のＭＯＳ−ＦＥ
Ｔのソース及び基板間に抵抗素子と接続して構成された
ことを特徴とする請求項１若しくは請求項２に記載のト
ランジスタ回路。 - 【請求項４】 ゲートに前記第２の制御信号が印加さ
れ、ソース及び基板が前記第２の出力端子に、ドレイン
が前記第１の電源電圧端子に接続された一導電型の第７
のＭＯＳ−ＦＥＴを追加して構成されたことを特徴とす
る請求項１若しくは３に記載のトランジスタ回路。 - 【請求項５】 ゲートに前記第１の制御信号が印加さ
れ、ソースが前記第２の電源電圧端子に、ドレインが前
記第２の出力端子に、基板が前記第２の電源電圧端子に
接続された逆導電型の第８のＭＯＳ−ＦＥＴを追加して
構成されたことを特徴とする請求項２若しくは請求項３
に記載のトランジスタ回路。 - 【請求項６】 前記入力端子に印加された高電圧を出力
する前記第２の出力端子及び、前記入力端子と前記第２
の出力端子間に接続され前記第４及び第５のＭＯＳ−Ｆ
ＥＴで構成された直列回路を複数設けて構成されたこと
を特徴とする請求項１，２，３，４及び５に記載のトラ
ンジスタ回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22935493A JP2570591B2 (ja) | 1993-09-16 | 1993-09-16 | トランジスタ回路 |
| DE69408064T DE69408064T2 (de) | 1993-09-16 | 1994-09-14 | Transistorschaltungen mit einem Anschluss zur Aufnahme von hohen Spannungen und Signalen |
| EP94114444A EP0644656B1 (en) | 1993-09-16 | 1994-09-14 | Transistor circuits with a terminal for receiving high voltages and signals |
| US08/306,310 US5508654A (en) | 1993-09-16 | 1994-09-15 | Transistor circuits with a terminal for receiving high voltages and signals |
| KR1019940023543A KR0162930B1 (ko) | 1993-09-16 | 1994-09-16 | 고전압 및 전기신호를 수신하는 단자를 구비한 트랜지스터 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22935493A JP2570591B2 (ja) | 1993-09-16 | 1993-09-16 | トランジスタ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0786901A true JPH0786901A (ja) | 1995-03-31 |
| JP2570591B2 JP2570591B2 (ja) | 1997-01-08 |
Family
ID=16890854
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22935493A Expired - Fee Related JP2570591B2 (ja) | 1993-09-16 | 1993-09-16 | トランジスタ回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5508654A (ja) |
| EP (1) | EP0644656B1 (ja) |
| JP (1) | JP2570591B2 (ja) |
| KR (1) | KR0162930B1 (ja) |
| DE (1) | DE69408064T2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW202025635A (zh) * | 2018-12-26 | 2020-07-01 | 新唐科技股份有限公司 | 電晶體開關電路 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4473761A (en) * | 1982-04-23 | 1984-09-25 | Motorola, Inc. | Solid state transmission gate |
| JPH0622320B2 (ja) * | 1985-11-26 | 1994-03-23 | 日本電気株式会社 | 半導体装置 |
| FR2627033B1 (fr) * | 1988-02-04 | 1990-07-20 | Sgs Thomson Microelectronics | Circuit de commande de grille d'un transistor mos de puissance fonctionnant en commutation |
| JPH01317022A (ja) * | 1988-06-16 | 1989-12-21 | Toshiba Corp | 電源切り換え回路 |
| JP2569777B2 (ja) * | 1988-12-16 | 1997-01-08 | 日本電気株式会社 | 入力信号切り換え回路 |
| US5021680A (en) * | 1989-07-31 | 1991-06-04 | Advanced Micro Devices, Inc. | Voltage supply circuit for programming circuits of programmable logic arrays |
| US5081371A (en) * | 1990-11-07 | 1992-01-14 | U.S. Philips Corp. | Integrated charge pump circuit with back bias voltage reduction |
| US5157280A (en) * | 1991-02-13 | 1992-10-20 | Texas Instruments Incorporated | Switch for selectively coupling a power supply to a power bus |
| US5134320A (en) * | 1991-03-07 | 1992-07-28 | Hughes Aircraft Company | High efficiency FET driver with energy recovery |
| US5204562A (en) * | 1991-11-29 | 1993-04-20 | Motorola, Inc. | Turn off delay reduction circuit and method |
| US5245230A (en) * | 1992-03-06 | 1993-09-14 | Ohri Kul B | Low substrate injection n-channel output stage |
-
1993
- 1993-09-16 JP JP22935493A patent/JP2570591B2/ja not_active Expired - Fee Related
-
1994
- 1994-09-14 EP EP94114444A patent/EP0644656B1/en not_active Expired - Lifetime
- 1994-09-14 DE DE69408064T patent/DE69408064T2/de not_active Expired - Fee Related
- 1994-09-15 US US08/306,310 patent/US5508654A/en not_active Expired - Lifetime
- 1994-09-16 KR KR1019940023543A patent/KR0162930B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| EP0644656B1 (en) | 1998-01-21 |
| DE69408064T2 (de) | 1998-08-13 |
| JP2570591B2 (ja) | 1997-01-08 |
| EP0644656A2 (en) | 1995-03-22 |
| DE69408064D1 (de) | 1998-02-26 |
| EP0644656A3 (en) | 1995-11-22 |
| KR0162930B1 (ko) | 1999-03-20 |
| US5508654A (en) | 1996-04-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5723986A (en) | Level shifting circuit | |
| US7123055B1 (en) | Impedance-matched output driver circuits having coarse and fine tuning control | |
| US6323697B1 (en) | Low distortion sample and hold circuit | |
| US6677798B2 (en) | High speed voltage level shifter | |
| US4345172A (en) | Output circuit | |
| KR970060217A (ko) | 출력회로, 누설전류를 감소시키기 위한 회로, 트랜지스터를 선택적으로 스위치하기 위한 방법 및 반도체메모리 | |
| JP2001251171A (ja) | 遅延回路 | |
| US7250793B2 (en) | Low voltage differential signaling driving apparatus | |
| US5952865A (en) | Voltage translator circuit | |
| KR100226486B1 (ko) | 고출력 전압 생성용 반도체 회로 | |
| US20030189452A1 (en) | Delay circuit and semiconductor device using the same | |
| WO1999062171A1 (en) | Body grabbing switch | |
| US6825699B2 (en) | Charge pump circuit, passive buffer that employs the charge pump circuit, and pass gate that employs the charge pump circuit | |
| EP0996226B1 (en) | Voltage comparator | |
| JPH06216733A (ja) | 電子スイッチのドライバ回路 | |
| EP0468210B1 (en) | Circuit for driving a floating circuit in response to a digital signal | |
| JP2570591B2 (ja) | トランジスタ回路 | |
| US6288603B1 (en) | High-voltage bidirectional switch made using high-voltage MOS transistors | |
| JPH07191065A (ja) | 集積コンパレータ回路 | |
| US6566938B2 (en) | System for a constant current source | |
| US5751178A (en) | Apparatus and method for shifting signal levels | |
| US4783620A (en) | Constant voltage circuit having an operation-stop function | |
| KR950012703A (ko) | 반도체 메모리 장치의 데이타 입력 버퍼 | |
| JPH1146138A (ja) | 電流を充放電させる装置 | |
| EP1090458A1 (en) | Body grabbing switch |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19960827 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081024 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091024 Year of fee payment: 13 |
|
| LAPS | Cancellation because of no payment of annual fees |