JP2008509636A - オートズーム式傾斜型ａｄ変換器 - Google Patents

Abstract

ダイナミック・コンパレータの動作特性を利用して、コンパレータを第1（低速）のクロック周波数と第２（高速）のクロック周波数の間で切り替え、サンプリングした入力信号の大きさをランプ入力信号と比較することにより、傾斜型又はランプ型アナログ・デジタル変換器（ADC）の分解能を自動的に変更する。まず低速クロック周波数を用いて対象領域を決定し、次に高速クロック周波数を用いて対象の高分解能領域にズームする。

Description

この出願は、2004年8月9日に出願され、表題「オートズーム式傾斜型AD変換器（Auto-Zoom Sloped ADC）」の仮出願60/599,570に基づく優先権を主張する。

背景技術
技術分野

本発明は、一般にアナログ・デジタ変換器（ADC）、更に詳しくは、ダイナミック・コンパレータ回路を含むADCに関する。

関連技術の記述
オンチップのアナログ・デジタル変換器（ADC）は、現在、システムを単純化し、システムの消費電力を低減し、システムの重量を軽減するために利用されている。更に、COMSイメージセンサは、オンチップADCの集積が簡単にできるため、可視画像応用分野に広く受入れられている。CMOSイメージセンサは、一般に、受動的又は能動的なセンサであって、特に並列処理に適した画素センサ（APS）のアレイからなる。前記ADCのアーキテクチャは、１チップあたり1つのADCで構成されるものから、１画素あたり1つのADCで構成するものまであり得る。１チップあたり1つのADCは、高速で動作する。一方、１画素あたりのADCは、フレーム・レートで動作する。有効な妥協点として、カラム(column)あたり1つのADCを有することが見出されている。このような方法をとった場合、約１０マイクロ秒のオーダーで、カラムの幅に適合し、かつ、行（ロウ、row）の繰り返しレートで動作するADCが必要とされる。

傾斜型あるいはランプ(ramp)型ADCは、前記技術分野でもよく知られており、ロウ・レート(row rate)で動作し、最小限のチップ面積を占有する。これらの変換器は、従来のCMOSイメージセンサに用いられており、要求されるロウ・レートとレイアウト面積とを満足し得る。傾斜型ADCは、1つのダイナミック・コンパレータを用いて、入力信号電圧レベルをランプ電圧信号と比較する。前記ランプ電圧が入力信号の大きさを超えると、コンパレータは、ランプのカウント値を１以上のメモリセルにラッチする。後に、そのカウント値は二進形式でチップから読み出される。

しかしながら、傾斜型ADCの原理的な限界は、そのコンパレータにある。ADCが周波数fで動作している場合、そのデジタル化時間は、1/fである。NビットのADCにおいて、コンパレータは各比較に1/[f(2ⁿ-1)]秒しか有しておらず、従って、f(2ⁿ-1)の帯域幅を要する。同様に、コンパレータの利得は、分解能のビットごとに２倍にする必要がある。分解能が１ビット増加すると、コンパレータの利得帯域幅積（GBP）は4倍となり、ADCは相当量の電力を要するようになる。従って、高分解能且つ高速フレームのアクティブ・ピクセル・センサ（APS）のアレイにとって、傾斜型ADCはこれまであまり魅力的ではなかった。例えば、３０フレーム／秒で動作する６００×６００のAPSアレイは、１８kHzのロウ・レートを有することになる。入力のサンプリング及びホールドには時間がかかるため、ADCは２２kHzオーダーのサンプル・レートを有することになる。分解能が１２ビットの場合、コンパレータは約９０Mhzで切り替わる必要がある。

しかしながら、占有面積が狭く、高速で、比較的消費電力が少ないという点から、前記消費電力の問題の解決策を提供するものとして、ダイナミック・コンパレータが見出されており、ADCにおいて望ましい構成要素となっている。高速度及び高利得は、正帰還の使用によっても実現可能であるが、これもまた当技術分野においてよく知られている。

ダイナミック・コンパレータにはリセット時間とラッチ時間がある。リセット時には、入力がサンプリングされる。一方、ラッチ時にはコンパレータが所定の出力レベルまでスイング(swing)する。なお、電力は、加えられたクロック信号がオン／オフの切り替えを行う時にのみ消費される。従って、平均消費電力P_aveは、周波数fに比例し、P_av=CV²fとなる。ここで、fは切り替えレート（クロック周波数）を表す。また、類似のダイナミック・コンパレータには、必要に応じて少量のバイアス電流を使用して、入力のサンプリングを補助するものもある。

発明の概要
従って、本発明の主要な目的は、ダイナミック・コンバータを利用してアナログ・デジタル変換器を改良することにある。

これは、傾斜型あるいはランプ型のアナログ・デジタル変換器（ADC）とともに使用するダイナミック・コンパレータの動作特性を自動的に変更することによってなし得る。その方法は、サンプリングした入力信号をランプ入力信号と比較して、コンパレータのスイッチを第一（低速）のクロック周波数と第二（高速）のクロック周波数間で入れたり切ったりすることにより、ADCの分解能を自動的に変更するものである。まず、低速のクロック周波数を用いて対象とする領域を決定し、次に、高速のクロック周波数を用いて対象の高分解能領域にズームする。

以下、詳細な説明により、前記目的及びその他の本発明の目的を明確にする。ただし、本発明の精神と範囲内で、様々な変形及び修正が当業者に明らかになると考えるため、本発明の好ましい実施形態を示す詳細な説明及び具体例は、例示としてのみ提供されるものとする。

本発明は、以下の詳細な説明及び図面から、よりよく理解されるであろう。詳細な説明及び図面は、例示としてのみ提供されるものであって、限定的な意味で考慮されることを意図するものではない。
発明の詳細な説明

本発明の詳細を論じる前に、まず図１及び図２に言及する。それらは、ピクセルのアレイの各カラムにダイナミック・ランプ・コンパレータを備えるイメージセンサを示すものである。

図１に示すセンサは、例えば、図示しないアクティブ・ピクセルの行（ロウ、row）と列（カラム、column）からなるCMOSイメージセンサ１０を備える。CMOSイメージセンサの例は、IEEEのE.R Fossum IEDM 95、１７〜２５頁、表題「CMOS Image Sensors: Electronic Camera on a Chip」に詳しく掲載されている。図１では、ロウ・コントローラ(row controller)１２がアレイ１０内で複数の行からなるピクセル(rows of pixels)へのピクセル入力を制御する。複数行のピクセルは、列（カラム、column）に並んで、ランプ信号発生器１６からランプシグナルを受け取る個々のランプ・コンパレータ１４に出力される。各ランプ・コンパレータ１４は、それぞれに対応する2×Nビットメモリセル２０に信号を送る。2×Nビットメモリセル２０は、Nビットのランプ・アドレス・カウンタ２２及びカラム許可回路２４によって制御される。2×Nビットメモリセルの個々のメモリセルは、個々のセンス・アンプ２６（１／ビットライン）へ信号を送る。それらのセンス・アンプ２６は、出力バス３０へ信号を送る出力マルチプレクサ２８と連結されている。

図１のセンサ１０は、図２に示すような傾斜型／ランプ型ADCの要素を含み、ピクセル信号の大きさとランプ電圧との一連の比較を用いる。ランプの二進値が、メモリセル２０に格納された後、１回につき１ビットずつイメージセンサのすべてのメモリセルから並行して出力される。

図２に示す通り、各コンパレータ／ラッチ１４は、各信号リード３２上のカラム出力信号をそれぞれ受け取る。この信号は、例えばコンパレータ１４への（＋）入力に送られる。ランプ信号発生器１６（図１）が発生させたランプ電圧信号は、信号リード３６を通ってコンパレータ１４への（−）入力へ送られる。リード３２のカラム出力信号の大きさがリード３６のランプ電圧と等しい時、コンパレータ１４はデジタル制御信号をラッチし、リード３８上の対応するNビットメモリセル２０へ信号を送る。ランプ信号発生器１６は、ランプ・アドレス・カウンタ２２に例えばリード４０を介して連結され、ランプ・アドレス・カウンタ２２の起動を可能にする。ランプ・アドレス・カウンタ２２は、Nビットバス４２を介してNビットメモリセル２０にも連結される。コンパレータ１４の１つがラッチする時、それに対応するメモリセル２０に、二進のランプカウント値が格納される。信号リード３２のピクセル出力とリード３６のランプ信号とを比較することにより、コンパレータ１４は、対応するランプカウント値を信号バス４２上にラッチし、Nビットメモリセル２０にラッチする。

代表的なダイナミック・ラッチ・コンパレータ１４の回路は、例えば、図３に示される。その回路は、ｐ型及びｎ型のCMOS電界効果トランジスタ（MOSFET）Q1〜Q9のアセンブリを含むCMOS回路を備える。クロック入力ゲートMOSFET Q1に加えて、前記回路は第１及び第２の入力信号MOSFET Q2、Q3を有する。MOSFET Q2のドレインDは、直列接続又はカスコードされた相補型MOSFET Q4とQ6の対に接続される。他方の入力MOSFET Q3のドレインDは、直列接続されたMOSFET Q5とQ7の対に接続される。MOSFET Q4、Q6の対とMOSFET Q5、Q7の対は、交差する形で連結されて正帰還ラッチ回路を形成し、通常MOSFET Q5及びQ7のゲート電極Gが信号リード４４によってMOSFET Q6のドレインD及びMOSFET Q4のソースSに接続されるようになっている。一方、Q4及びQ6のゲート電極Gは通常、信号リード４６を介してMOSFET Q7のドレインD及びMOSFET Q5のソースSに接続される。リセットMOSFET Q8、Q9のゲート電極は、MOSFET Q1のゲートGのゲート電極とも接続するクロック入力リード４８に接続される。MOSFET Q8、Q9のドレインDはそれぞれ、信号リード４４及び４６を介して、Q4、Q6及びQ5、Q7で構成される正帰還ラッチ回路のゲートと繋がっている。比較用の入力信号電圧V_in+ 及びV_in-は、信号リード５０及び５２を介してMOSFET Q2及びQ3のゲート電極Gに接続される。出力信号対V₀+及びV₀-が、それぞれリード４６、４６に共通する回路リード５４、５６に与えられ、MOSFET Q4、Q6及びQ5、Q7にそれぞれ正帰還をかける。

次に、図３に示すダイナミック・コンパレータの基本動作を記載する。リセットの間、リード４８のクロック入力信号は低く（２進の０）、リード５４及び５６のV₀+及びV₀-電圧はCMOS装置Q8及びQ9によって引き上げられる（２進の１）。V₀+及びV₀-の出力が高い時、Q4、Q6及びQ5、Q7が交差するように連結して構成するラッチの複数のゲートの値は等しくなる。Q6及びQ7は切断、つまり非導電状態にあり、Q4及びQ5は導電状態である。リード４８のクロック入力信号がハイ（２進の１）に切り替わると、Q1は電流を流し始め、Q4、Q6及びQ5、Q7が交差するように連結して構成するラッチを通してQ2、Q3間の差動信号が増幅される。Q4、Q6及びQ5、Q7からかけられた正帰還によって出力電圧V₀+及びV₀-の速やかな切り替えが可能となり、出力信号V₀+及びV₀-は、相補的な２進１と２進０とを出力信号V₀+とV₀-とにそれぞれ供給するように反対側のサプライレール（supply rail）に切り替わる。

以上を踏まえて、ここで図４について説明する。図４は、本発明による傾斜型ADCの好ましい実施形態を開示しており、ADCの分解能を自動的に変更して消費電力を抑えるために、第１及び第２のクロック信号、つまり低速クロック信号（Clk１）及び高速クロック信号（Clk２）の間で切り替えられるダイナミック・コンパレータ５８を示している。Clk１は対象とする領域の決定に使用され、Clk２は対象の高分解能領域にズームするために使用される。図４のADC５８はダイナミック・コンパレータの特性と容量結合を利用し、ラッチ回路６０及びサンプル・ホールド回路６２に組み込まれている。また、ラッチ回路６０は、ダイナミック・コンパレータ回路５８に加えて、フリップ・フロップ回路６４及びクロック・マルチプレクサ６６を備えることが示されている。サンプル・ホールド回路６２は、入力信号リード７０内に位置する信号サンプリングスイッチ６８と、前記スイッチ６８とグラウンド電位の間に接続されてサンプリングした電圧をコンパレータ５８への（−）入力に印加する電圧サンプリングコンデンサ７２と、出力ターミナル７６からコンパレータ５８への（−）入力への間に結合される帰還コンデンサC_inj７４とを有する。また、図４に示すように、コンパレータ５８の（＋）入力へ送られる信号としては、ランプ信号発生器８０の出力リード７８に送られる立ち上がり直線ランプ信号V_rampが挙げられる。

図４に示すADCの動作は、図５に示す複数の波形と併せて考慮することによって理解することができる。これらの波形はすべて、同じ時系列を基準にしている。図５の波形を見ると、サンプリング期間８４の間、Qsスイッチ６８が閉じられた状態で、２進ハイ状態８２におけるライン７０の入力電圧がコンデンサ７２に印加されている。そして、スイッチ６８が開かれ、符号８６で示すようにADCのデジタル化期間が始まり、立ち上がりランプ電圧８８が信号リード７８（図４）に印加される。符号９０で示す周波数fの低速クロック信号８８は、まず図４のマルチプレクサ６６を通じてコンパレータ５８に印加される。時点pt１で、ランプ電圧８８がサンプリングした電圧と等しくなると、フリップ・フロップ回路６４が働いて、符号９２で示すように回路ノード７６においてその出力を上昇（２進の１）させる。その時点で、クロック・マルチプレクサ６６が起動し、符号９４で示す周波数f₂の高速クロック信号Clk２がコンパレータ５８に加えられる。コンデンサ７４を介して、フリップ・フロップ回路６４からコンパレータ５８にかかる電圧帰還が、所定の時間間隔を経た後、フリップ・フロップをリセットし、低速クロック信号Clk１が再び印加される。

なお、コンパレータ回路では、クロック信号が当回路のオン／オフの切り替えを行う時だけ電力が消費される。平均消費電力は、出力で高分解能を得るための周波数に比例するので、コンパレータは速やかに切り替えられなければならない。このように、分解能を高めるには周波数を上げる必要があり、消費電力の増大につながる。

このため、本発明では低速クロック信号Clk１と高速クロック信号Clk２の２つのクロック信号を用いている。低速クロックClk１は、比較的少ない電力を消費し、対象とする領域を決定するのに用いられる。次に高速クロックClk２がコンパレータに印加され、対象とする領域をズームして高分解能を実現するが、これにはより多くの消費電量を要する。その後、低速クロックClk１が再び印加される。

この技術により、図４に示すコンパレータの動的な電力（dynamic power）は元の消費電力の2/2^m/2まで低減することができる。ここで、mはADCのビット数を示す。つまり、１２ビットのADCでは、クロックClk２だけを使用した場合の消費電力の３．１２５％しか要しない。このように、本発明は低速クロックClk１と高速クロックClk２間の切り替えによって消費電力を抑えつつ、ADCの分解能を自動的に変更する。

以下に、図４に示すコンパレータのダイナミック電力がClk１及びClk２を使用して低減されることを論証する。

一般的に入力コンパレータの平均消費電力は次のように示すことができる。
P_ave = CV²f （１）

式中、Cはコンパレータ及び負荷の寄生容量、Vは電源電圧、fはスイッチング周波数を表す。使用するアンプにかかわらず、C及びVは一定である。従って、平均消費電力は以下のように示すことができる。
P_ave = K×f （２）
ここで、K = CV²とする。
コンパレータは、図５に示すV_ramp電圧８８のランプ値を継続的にサンプリングし、符号８５で示す入力V(Cs)と比較する。ただし、コンパレータは、スイッチがオンの間だけ、速く動作すればよい。上述のとおり、符号９０で示す周波数f１の低周波クロック信号を用いて、時点pt１で対象とする領域に自動的にズームする。対象とする領域に達すると、符号９４で示す周波数f２の高周波クロック信号Clk２を用いてADCの分解能を上げる。

ここで、新しい平均消費電力P_aveは、低速クロック周波数f１時の平均消費電力と、高速クロック周波数ｆ２使用可能時の平均消費電力の合計、つまり、図５に示す1/(T×f)の期間８６になる。

そこで、この平均消費電力P'_aveは、以下のように規定される。
P'_ave = K×f₁ + (1/T)×(1/f₁)×f₂×K （３）
式中、TはADCのデジタル化時間、f₂は高速クロックClk２の周波数で２^m/T（ｍはビット数に相当）、f₁は低速クロック（Clk１）の周波数ｆ１を表し、KはCV²に相当する。
f₂に代入すると、P'_aveは以下のように表すことができる。
P'_ave = K×f₁ + (1/T)×(1/f₁)×２^m/T×K （４）
式（４）をf₁で微分して最小値を求めることにより、以下の式が得られる。
d(P'_ave)/df₁ = K - K2^m/T^2f ₁ ² = 0 （５）
ここで、
f₁ = 2^m/2/T （６）
である。
式（６）を式（４）に代入すると、次のようになる。
P'_ave = K2^m/2/T + K2^mT/T²2^m/2 = K(2×2^m/2)/T （７）
元の消費電力に対する割合は、以下のように式（７）を式（４）で割ることによって算出することができる。
P'_ave/P_ave×100% = K(2×2^m/2)/T×T/K(2^m)×100% = 2/(2^m/2)×100% （８）

以上、一般にCMOS撮像装置で使用される、傾斜型アナログ・デジタル変換器（ADC）の消費電力低減技術について説明してきた。傾斜型ADCでは、その基本速度／分解能はコンパレータによって決定される。高分解能を適用すれば、コンパレータの消費電力は増大する。しかし、静電結合を持つダイナミック・コンパレータの特性を利用することによって、決定コンパレータのダイナミック電力は、元の消費電力の2/2^m/2に低減することができる。ここで、ｍはビット数を表す。つまり、１２ビットのADCで約３％となる。

本発明は上記のように記載されているが、様々な形で変更される可能性があるのはのは明らかである。しかし、このような変形例は本発明の精神及び範囲からの逸脱とはみなさない。従って、そのような当業者に明らかであろう変形例はすべて、クレームの範囲内に含むものとする。

図面の簡単な説明
各カラムにつきADCのランプ・コンパレータを１つ備えるアクティブ・ピクセル・センサのアレイからなる従来のCMOSイメージセンサを示すブロック図である。

図１のセンサの一部を形成する従来の傾斜型アナログ・デジタル変換器（ADC）を示すブロック図である。

ダイナミック・コンパレータの電気回路図である。

本発明の好ましい実施形態による、ダイナミック・コンパレータを備えるADCの電気的なブロック図である。

図４のダイナミック・コンパレータの動作を示す波形図である。

Claims (16)

1. 第１のクロック周波数を有し、かつ、比較的少量の電力を消費するクロック信号を、信号比較時間のある期間中に印加し、
   第２のクロック周波数を有し、かつ、比較的大量の電力を消費するクロック信号を、信号比較時間の他の期間中に印加するステップからなり、
   クロック信号に応答して作動するラッチ型ダイナミック・コンパレータの電力消費を低減する方法。
2. 第１の周波数は、第２の周波数よりも低い請求項１の方法。
3. 第１の周波数は、対象とする領域であって比較的低い分解能の領域を決定するために用いられ、第２の周波数は、対象とする領域であって比較的高い分解能の領域を決定するために用いられる請求項２の方法。
4. ダイナミック・コンパレータがアナログ・デジタル変換器の一部を形成し、第１のクロック周波数は対象とする領域である第１の分解能領域を決定するために用いられ、第２のクロック周波数は対象とする領域である第２の分解能領域を決定するために印加される請求項１の方法。
5. 第１のクロック周波数は第２のクロック周波数より低く、対象とする第１の分解能領域は比較的低い分解能の領域であり、対象とする第２の分解能領域は比較的高い分解能の領域である請求項４の方法。
6. 前記アナログ・デジタル変換器は傾斜型変換器からなり、前記ダイナミック・コンパレータは第１及び第２の信号入力ターミナルを含んでなり、入力信号のサンプルを第１の前記入力ターミナルに印加し、振幅変動信号を第２の前記入力ターミナルに印加し、振幅変動信号の振幅が入力信号のサンプルの振幅と実質的に等しくなるとき、第１のクロック周波数から第２のクロック周波数に切り替えて、対象とする低分解能領域から対象とする高分解能領域に切り替えるステップをさらに備える請求項５の方法。
7. 振幅変動信号はランプ電圧信号であり、ランプ電圧信号が入力信号のサンプルと実質的に等しくなる時、コンパレータはリセット状態からラッチ状態に切り替わる請求項６の方法。
8. コンパレータをラッチ状態からリセット状態に切り替えるため、帰還信号を出力ターミナルから第１のターミナルに印加するステップをさらに含む請求項７の方法。
9. 入力信号は、CMOSイメージセンサからのピクセル出力信号である請求項８の方法。
10. イメージセンサは、受動的又は能動的なピクセルセンサのアレイを備える請求項９の方法。
11. 実質的に一定の振幅を有する第１の入力信号を受け取るための第１の入力ターミナル、変動振幅を有する第２の入力信号を受け取るための第２の入力ターミナル、変動振幅を有する前記入力信号の振幅が実質的に一定振幅の前記入力信号の振幅以上になるときラッチされた値(latched value)に切り替わるような振幅を有する出力信号を供給する少なくとも1つの出力ターミナルと、第１及び第２のクロック信号を受け取るクロック信号入力ターミナルとを有し、クロック信号入力ターミナルに印加されたクロック信号に応答するラッチ型コンパレータ回路と、
    第２の入力信号の振幅が第１の入力信号の振幅より低いときには前記コンパレータに比較的低い周波数の第１のクロック信号を印加し、第２の入力が実質的に第１の入力信号の振幅以上になるときには比較的高い周波数の第２のクロック信号を印加するための回路と、
    出力ターミナルから第１の入力ターミナルに連結され、ラッチされた値(latched value)への切り替えの後に前記コンパレータ回路をリセットするための帰還回路とを備えるアナログ・デジタル変換器用コンパレータ。
12. 変動振幅を有する前記入力信号がランプ信号である請求項１１のダイナミック信号コンパレータ。
13. 第１の入力ターミナルの両端に接続される信号サンプリングコンデンサを含むサンプル・ホールド回路をさらに備える請求項１２のダイナミック信号コンパレータ。
14. 帰還回路は、少なくとも１つの出力ターミナルと第１の入力ターミナルとの間に接続され、かつ、出力信号のラッチされた値(latched value)によってトリガーされて前記コンパレータをリセットする双安定スイッチ回路を備える請求項１２のダイナミック信号コンパレータ。
15. 第１及び第２のクロック信号を印加する回路は、双安定スイッチ回路から出力される信号によって制御される請求項１５のダイナミック信号コンパレータ。
16. 双安定スイッチ回路がフリップ・フロップ回路からなる請求項１５のダイナミック信号コンパレータ。

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