JP2005079942A - 固体撮像装置 - Google Patents

Abstract

【課題】 光を電気信号に変換する複数の単位セルを走査して画素信号を取り出す固体撮像装置において、基準電圧の振れ、基準電圧に乗るノイズを抑制して出力する。
【解決手段】 コンデンサＣ１〜Ｃ５は、画素アレイ回路１から出力される画素信号を一方の端子から入力し保持する。オペアンプＺ１は、基準電圧Ｖｒｅｆが入力される正相端子に、コンデンサＣ１〜Ｃ５の他方の端子が接続される。スイッチＳＷ１〜ＳＷ５は、コンデンサＣ１〜Ｃ５の一方の端子とオペアンプＺ１の逆相端子との間に接続され、画素信号の読み出し要求に応じてオン／オフされる。これによって、基準電圧Ｖｒｅｆの振れ、または基準電圧Ｖｒｅｆに乗るノイズは正相端子に入力されるとともにコンデンサＣ１〜Ｃ５を介して逆相端子にも入力されるようになるので基準電圧Ｖｒｅｆの振れ、基準電圧Ｖｒｅｆに乗るノイズが抑制される。
【選択図】 図１

Description

本発明は固体撮像装置に関し、特に光を電気信号に変換する複数の単位セルから画素信号を取り出す固体撮像装置に関する。

近年、ＣＣＤにかわるイメージセンサとして、ＣＭＯＳイメージセンサが注目を集めている。これはＣＣＤのシステムが複雑であるのに対し、ＣＭＯＳイメージセンサは簡略で、多くのメリットを持ち合わせているからである。例えば、ＣＣＤは、製造に専用プロセスを必要とし、また動作に複数の電源電圧を必要とし、さらに複数の周辺ＩＣを組み合わせて動作させる必要がある。これに対しＣＭＯＳイメージセンサは、一般的なＣＭＯＳ集積回路と同様の製造プロセスを用いることが可能であり、また単一電源での駆動が可能であり、さらにＣＭＯＳプロセスを用いたアナログ回路や論理回路を同一チップ内に混在させることができる。

ＣＣＤの出力回路は、ＦＤ（Floating Diffusion）アンプを用いた１ｃｈ出力が主流であるのに対し、ＣＭＯＳイメージセンサは、画素毎にＦＤアンプを有し、画素アレイの中のある一行を選択し、それらを同時に列方向へと読み出すような列並列出力型が主流である（例えば特許文献１参照）。これは、画素内に配置されたＦＤアンプでは、十分な駆動能力を得ることは難しく、データレートを下げることが必要で、並列処理が有利とされているからである。

図１２は、並列出力型ＣＭＯＳイメージセンサの信号出力回路の回路図である。この例ではまず、信号レベル＋雑音レベル（以降、Ｄ相と呼ぶ）を読み出したあと、雑音レベル（以降、Ｐ相と呼ぶ）を読み出し、引き算を行うことで信号レベルだけを取り出している。この例ではＤ相を先に読み出しているが、Ｐ相から先に読み出すようなタイプもある。

垂直信号線Ｌ１０１ａ，Ｌ１０１ｂ，…にＤ相レベルを読み出すのに、まず、トランジスタＴｒ１０１ａ,Ｔｒ１０１ｂ，…と、トランジスタＴｒ１０２ａ，Ｔｒ１０２ｂ，…をオンし、コンデンサＣ１０１ａ，Ｃ１０１ｂ，…とコンデンサＣ１０２ａ，Ｃ１０２ｂ，…との間の接続ノードを、端子ＴＰ１０１に供給されるクランプ電圧に固定する。そして、垂直アドレス回路１０１により単位セル（画素）１０３ａ，１０３ｂ，…、単位セル１０４ａ，１０４ｂ，…を選択し、Ｄ相レベルをコンデンサＣ１０１ａ，Ｃ１０１ｂ，…に記憶する。

次にトランジスタＴｒ１０１ａ，Ｔｒ１０１ｂ，…をオフにして、単位セル１０３ａ，１０３ｂ，…、単位セル１０４ａ，１０４ｂ，…からＰ相レベルを読み出す。先のタイミングで、コンデンサＣ１０１ａ，Ｃ１０１ｂ，…にはＤ相レベルが記憶されているので、コンデンサＣ１０２ａ，Ｃ１０２ｂ，…にはＤ相レベルからの変化量だけが入力されることになる。コンデンサＣ１０２ａ，Ｃ１０２ｂ，…に取り出される電圧は、コンデンサＣ１０１ａ，Ｃ１０１ｂ，…とコンデンサＣ１０２ａ，Ｃ１０２ｂ，…の分圧比に依存する。ここで、コンデンサＣ１０２ａの電圧をＶｓｉｇとすると、Ｖｓｉｇは次の式（１）で示される。
Ｖｓｉｇ＝（Ｃ１０１ａ／Ｃ１０１ａ＋Ｃ１０２ａ）×
（Ｖｄ−Ｖｐ）＋Ｖｃｐ…（１）
ただし、Ｃ１０１ａはコンデンサＣ１０１ａの容量、Ｃ１０２ａはコンデンサＣ１０２ａの容量、ＶｄはＤ相の電圧、ＶｐはＰ相の電圧、Ｖｃｐは端子ＴＰ１０１から供給されるクランプ電圧である。Ｖｄ−Ｖｐは信号レベル（画素信号）を示し、式（１）は雑音レベルが除去されることを示している。なお、コンデンサＣ１０２ｂ，…の電圧も式（１）と同様にして求めることができる。

トランジスタＴｒ１０２ａ，Ｔｒ１０２ｂ，…をオフすることにより、信号レベルはコンデンサＣ１０２ａ，Ｃ１０２ｂ，…に保持される。そして、信号レベルは、水平アドレス回路１０２によって、トランジスタＴｒ１０３ａ，Ｔｒ１０３ｂ，…を順次オンすることにより、電荷積分回路（例えば特許文献２参照）へ出力され、後段の回路へと出力される。

図１３は、電荷積分回路の回路図である。図１３のスイッチＳＷ１０１〜ＳＷ１０４は、図１２のトランジスタＴｒ１０３ａ，Ｔｒ１０３ｂ，…に対応し、コンデンサＣ１１１〜Ｃ１１４は、図１２のコンデンサＣ１０２ａ，Ｃ１０２ｂ，…に対応する。また、スイッチ制御回路１１１は、図１２の水平アドレス回路１０２に対応する。スイッチ信号Ｓ１０１〜Ｓ１０４は、スイッチＳＷ１０１〜ＳＷ１０４をオン／オフする信号である。

始めにスイッチＳＷ１０５をオンにしてコンデンサ（積分容量）Ｃ１１５をリセットする。次にスイッチＳＷ１０５をオフにして、スイッチＳＷ１０１をオンし、コンデンサＣ１１１に保持されていた信号レベルをコンデンサＣ１１５に読み出す。信号レベルは、オペアンプＺ１０１の出力端子から信号電圧Ｖｏｕｔとして出力される。ここで、信号電圧Ｖｏｕｔは、コンデンサＣ１１１に保持される電圧が式（１）のように表されることを用いて次の（２）のように示される。
Ｖｏｕｔ＝（Ｃ１１１／Ｃ１１５）×
［Ｖｒｅｆ−｛Ｋ（Ｖｄ−Ｖｐ）＋Ｖｃｐ｝］＋Ｖｒｅｆ
＝Ｋ（Ｃ１１１／Ｃ１１５）×（Ｖｐ−Ｖｄ）＋
（Ｃ１１１／Ｃ１１５）×（Ｖｒｅｆ−Ｖｃｐ）＋Ｖｒｅｆ…（２）
ただし、Ｋ＝Ｃ１０１ａ／（Ｃ１０１ａ＋Ｃ１１１）で、Ｃ１０１ａは図１２のコンデンサＣ１０１ａの容量を示す。また、Ｃ１１１はコンデンサＣ１１１の容量、Ｃ１１５はコンデンサＣ１１５の容量、ＶｒｅｆはオペアンプＺ１０１の正相端子に入力される基準電圧である。

式（２）の（Ｃ１１１／Ｃ１１５）×（Ｖｒｅｆ−Ｖｃｐ）の項は単なるオフセットであるが、容量の比が乗算されるので増幅されて出力される。そのため、オフセットを最小にするには、Ｖｒｅｆ＝Ｖｃｐとすればよい。すなわち、オペアンプＺ１０１に入力される基準電圧Ｖｒｅｆと、図１２で示した端子ＴＰ１０１に供給されるクランプ電圧Ｖｃｐを、同一電源から同一電圧として出力するようにすればよい。なお、コンデンサＣ１１２，…における信号電圧も式（２）と同様にして求めることができる。

基準電圧Ｖｒｅｆ（クランプ電圧Ｖｃｐ）は、チップ外部から供給される場合もあるが、チップ内部で生成することも可能で、特にＣＭＯＳイメージセンサの場合はシステムがコンパクトであるためにチップ内部で生成される場合が多い。

図１４は、クランプ電圧発生回路の一例を示す。図に示すクランプ電圧発生回路は、電源Ｖｄｄの電圧を抵抗Ｒ１０１，Ｒ１０２によって分圧し、アンプＺ１１１でインピーダンス変換して電圧を出力している。アンプＺ１１１の出力には、コンデンサＣ１２１が接続されている。コンデンサＣ１２１は、出力される電圧の安定性を得るために非常に大きな容量（通常μＦオーダー）が求められ、チップ内部では作成困難であるために外付けされる。アンプＺ１１１は、電圧を出力するときコンデンサＣ１２１の充電から始まるため動作速度が遅くなり、瞬間的な動作（瞬時に目的の電圧値を出力するなど）に対応することができない。次に、このクランプ電圧発生回路を電荷積分回路に適用した場合について説明する。

図１５は、クランプ電圧を出力していないときのクランプ電圧発生回路を示した回路図で、図１６は、クランプ電圧を出力しているときのクランプ電圧発生回路を示した回路図である。図１５，１６のコンデンサＣ１２２は図１２のコンデンサＣ１０１ａに対応し、コンデンサＣ１２３は図１２のコンデンサＣ１０２ａに対応している。コンデンサＣ１２２には、単位セルから電圧Ｖｓが印加されているとする。

図１５においては、スイッチＳＷ１１１はオフしており、コンデンサＣ１２１にはクランプ電圧Ｖｃｐが充電されている。この状態におけるコンデンサＣ１２２とコンデンサＣ１２３の接続ノードの電圧をＶ１とする。

図１６に示すようにスイッチＳＷ１１１がオンした場合、コンデンサＣ１２２とコンデンサＣ１２３の接続ノードの電圧は、電圧Ｖ１から瞬時にクランプ電圧Ｖｃｐになるのが理想であるが、アンプＺ１１１の駆動が遅いために、要求されるクランプ電圧Ｖｃｐと誤差が生じる。この誤差電圧はコンデンサＣ１２１〜Ｃ１２３の容量分圧で決まり、次の式（３）で示される。
Ｖｅｒ＝Ｖｃｐ−｛Ｃ１２１×Ｖｃｐ＋（Ｃ１２３＋Ｃ１２２）×Ｖ１｝／
（Ｃ１２１＋Ｃ１２３＋Ｃ１２２）…（３）
この誤差電圧ＶｅｒはアンプＺ１１１によってクランプ電圧Ｖｃｐとされる前にコンデンサＣ１２３にサンプリングされた場合、Ｖｒｅｆ＝Ｖｃｐが成り立たなくなり、オフセットとして出力される。よって、アンプＺ１１１は、通常、次の信号レベルの読み出し動作までには、再びクランプ電圧Ｖｃｐを出力する駆動能力を有するよう設計される。
国際公開第ＷＯ／９７０７６２８号パンフレット（第１８頁、第２１図） 特開平１１−６９２３１号公報（第４頁、第１図）

しかし、従来では図１３に示すように、信号レベルを蓄えるコンデンサＣ１１１〜Ｃ１１４の基準電位（グランド）と、オペアンプＺ１０１の基準電位（基準電圧Ｖｒｅｆ）とが異なっているため、グランドに対して基準電圧Ｖｒｅｆが振動し、またはノイズが乗ってしまうと、増幅されて信号電圧Ｖｏｕｔに現れるという問題点があった。

また、単位セルの数が多くなってくると、画素信号を保持するコンデンサの数も多くなり、クランプ電圧をより安定して出力する必要が生じる。そのため、クランプ電圧を出力するアンプの駆動能力を高くし、またはアンプの出力に接続されるコンデンサの容量を大きくする必要があり、消費電力が大きくなり、または実装面積が大きくなるといった問題点があった。

本発明はこのような点に鑑みてなされたものであり、基準電圧が振れても、または基準電圧にノイズが乗っても、それらを抑制して出力することができる固定撮像装置を提供することを目的とする。

また本発明では、消費電力および実装面積を抑え、安定したクランプ電圧を出力することができる固体撮像装置を提供することを目的とする。

本発明では上記問題を解決するために、光を電気信号に変換する複数の単位セルから画素信号を取り出す固体撮像装置において、一方の端子から入力される前記画素信号を保持する第１の容量素子と、基準電圧が入力される一方の入力端子に前記第１の容量素子の他方の端子が接続されるオペアンプと、前記第１の容量素子の前記一方の端子と前記オペアンプの前記他方の入力端子との間に接続され、前記画素信号の読み出し要求に応じてオン／オフされるスイッチ素子と、を有することを特徴とする固体撮像装置が提供される。

このような固体撮像装置によれば、オペアンプの入力端子間は画素信号を保持する第１の容量素子が接続された状態となるので、一方の入力端子に入力される基準電圧の振れ、または基準電圧に乗るノイズは、第１の容量素子を介し他方の入力端子にも入力される。

また本発明では、光を電気信号に変換する複数の単位セルから画素信号を取り出す固体撮像装置において、一方の端子から入力される第１の画素信号を保持する第１の容量素子と、スイッチング手段を介して一方の端子が前記第１の容量素子の他方の端子と接続された第２の容量素子と、一方の端子が前記第１の容量素子と前記第２の容量素子とを接続する接続ノードに接続された第３の容量素子を含むと共に、第１の基準電圧を生成する第１の基準電圧生成手段と、一方の端子が前記接続ノードに接続された第４の容量素子を含むと共に、第２の基準電圧を生成する第２の基準電圧生成手段と、前記接続ノードへ、前記第１の基準電圧又は前記第２の基準電圧を選択的に供給する基準電圧切り替え手段と、を有することを特徴とする固体撮像装置が提供される。

このような固体撮像装置によれば、第１の容量素子と第２の容量素子とを接続する接続ノードへの電圧を、第１の基準電圧生成手段より生成される第１の基準電圧と第２の基準電圧生成手段より生成される第２の基準電圧とを切替えて供給し、すばやく目的とする電圧にする。

本発明の固体撮像装置では、オペアンプの入力端子間は画素信号を保持する第１の容量素子が接続された状態になるので、一方の入力端子に入力される基準電圧の振れ、または基準電圧に乗るノイズは第１の容量素子を介し他方の入力端子にも入力され、オペアンプの出力のノイズは抑制される。

また、本発明の固体撮像装置では、第１の基準電圧と第２の基準電圧とを切替えて第１の容量素子と第２の容量素子とを接続する接続ノードに電圧を供給するので、消費電力および実装面積を抑え、安定した電圧をすばやく接続ノードに出力することができる。

以下、本発明の実施の形態を図面を参照して詳細に説明する。図１は、第１の実施の形態に係る固体撮像装置の回路図である。図に示す固体撮像装置は、例えば、１つの半導体チップに形成され、デジタルビデオカメラ、携帯電話のデジタルカメラに適用される。固体撮像装置は、オペアンプＺ１、コンデンサＣ１〜Ｃ６、スイッチＳＷ１〜ＳＷ１１、および画素アレイ回路１を有している。なお図１では、説明を簡単にするためにコンデンサＣ１〜Ｃ５、スイッチＳＷ１〜ＳＷ５、スイッチＳＷ６〜ＳＷ１０と５つしか示してないが、実際には、画素アレイ回路１が有する２次元的に配列された画素（単位セル）の水平方向の画素数分だけ並ぶことになる。例えば、ＳＸＧＡフォーマットであれば約１３００列存在する。

オペアンプＺ１の正相端子には基準電圧Ｖｒｅｆが入力されている。また、正相端子には、コンデンサＣ１〜Ｃ５の一端が接続されている。逆相端子には、スイッチＳＷ１〜ＳＷ５の一端が接続されている。スイッチＳＷ１〜ＳＷ５の他端は、コンデンサＣ１〜Ｃ５の他端に接続されている。また、コンデンサＣ１〜Ｃ５の他端は、スイッチＳＷ６〜ＳＷ１０を介して画素アレイ回路１と接続されている。オペアンプＺ１の逆相端子と出力の間には、コンデンサＣ６とスイッチＳＷ１１が並列に接続されている。なお、基準電圧Ｖｒｅｆは、チップ内部で発生するようにしてもよいし、外部から供給するようにしてもよい。

画素アレイ回路１から出力される画素信号をオペアンプＺ１から出力するには、まずスイッチＳＷ１１をオンし、コンデンサＣ６に充電されている電荷をリセットする。次いで画素アレイ回路１から画素信号が出力されるときにスイッチＳＷ６〜ＳＷ１０をオンし、その後オフする。これによってコンデンサＣ１〜Ｃ５には、画素信号が保持される。そして、スイッチＳＷ１〜ＳＷ５をオンすることによって、コンデンサＣ１〜Ｃ５に保持されていた画素信号が信号電圧ＶｏｕｔとしてオペアンプＺ１から出力される。

ここで、図１３で示した回路では、コンデンサＣ１１１〜Ｃ１１４の基準（画素信号が入力されない方の端子の電位）はグランドにとられている。そのため、基準電圧Ｖｒｅｆの振れ、または基準電圧Ｖｒｅｆから入ったノイズは、コンデンサＣ１１１〜Ｃ１１４、コンデンサＣ１１５、および寄生容量Ｃｐ（逆相端子とグランド間の容量）の比で決まるゲインがかかって出力される。基準電圧Ｖｒｅｆに混入するノイズをノイズ電圧Ｖｎ（ＡＣ成分のみとする）とし、また、グランドは完全に固定されているとすると、オペアンプＺ１０１の信号電圧Ｖｏｕｔは次の式（４）で示される。
Ｖｏｕｔ＝｛（Ｃｘ＋Ｃ１１５＋Ｃｐ）／Ｃ１１５｝×Ｖｎ…（４）
ただし、ＣｘはコンデンサＣ１１１〜Ｃ１１４の容量、Ｃ１１５はコンデンサＣ１１５の容量、Ｃｐは寄生容量Ｃｐの容量を示す。式（４）に示すようにＣｐが大きい場合などは、大きなゲインとなってノイズ電圧Ｖｎは増幅されて出力される。

図１の回路では、コンデンサＣ１〜Ｃ５の基準はオペアンプＺ１の正相端子に入力される基準電圧Ｖｒｅｆとなっている。よって、オペアンプＺ１の信号電圧Ｖｏｕｔは次の式（５）となる。
Ｖｏｕｔ＝Ｖｎ…（５）
図１の回路では、式（５）に示すようにノイズ電圧ＶｎはゲインがかかることなくオペアンプＺ１から出力される（ただし厳密には、ノイズの周波数、スイッチＳＷ１１をオン／オフによって変わってくる）。これは、基準電圧Ｖｒｅｆから混入するノイズは、オペアンプＺ１の正相端子に入力されるとともに、コンデンサＣ１〜Ｃ５を介して逆相端子にも入力されるからである。よって、基準電圧Ｖｒｅｆの振れ、基準電圧Ｖｒｅｆに混入するノイズを低減することができる。

次に第２の実施の形態について説明する。図２は、第２の実施の形態に係る固体撮像装置の回路図である。図２の固体撮像装置では、図１の固体撮像装置にサンプルホールド回路が接続されているところが異なる。図２において、図１と同じものには同じ符号を付しその説明を省略する。図２の固体撮像装置では、オペアンプＺ１の出力にスイッチＳＷ１２が接続されている。また、スイッチＳＷ１２とオペアンプＺ１の正相端子の間にコンデンサＣ７が接続されている。

コンデンサＣ７の基準は、オペアンプＺ１の正相端子に入力される基準電圧Ｖｒｅｆと同じになっている。図に示す回路は基準電圧Ｖｒｅｆから混入されるノイズ電圧Ｖｎに対しては式（５）と同じ振る舞いを示し、さらにコンデンサＣ７に保持される電荷量はノイズ電圧Ｖｎの変化に対して常に一定に保たれる。よって、後段の回路でコンデンサＣ７に保持される一定の電荷（電圧）を取り出せば、基準電圧Ｖｒｅｆの振れ、基準電圧Ｖｒｅｆに混入されるノイズを除去することができる。

次に第３の実施の形態について説明する。図３は、第３の実施の形態に係る固体撮像装置の回路図である。図３に示す固体撮像装置は、オペアンプＺ１１、コンデンサＣ１１〜Ｃ１９、スイッチＳＷ２１〜ＳＷ３３、および画素アレイ回路１１を有している。

画素アレイ回路１１は、電流源１２〜１５、単位セル１２ａ〜１２ｄ、１３ａ〜１３ｄ、１４ａ〜１４ｄ、１５ａ〜１５ｄを有している。単位セル１２ａ〜１２ｄ、１３ａ〜１３ｄ、１４ａ〜１４ｄ、１５ａ〜１５ｄは、光を電気信号に変換する。そして、図示してないが、例えばトランジスタなどのスイッチで選択され、画素信号としてコンデンサＣ１５〜Ｃ１８に出力する。なお図では、説明を簡単にするため単位セルを４×４しか示してないが、実際は多数の画素が並ぶ。

オペアンプＺ１１の正相端子には基準電圧Ｖｒｅｆが入力される。また、正相端子には、コンデンサＣ１１〜Ｃ１４の一端が接続されている。逆相端子には、スイッチＳＷ２１〜ＳＷ２４の一端が接続されている。スイッチＳＷ２１〜ＳＷ２４の他端は、コンデンサＣ１１〜Ｃ１４の他端と接続されている。コンデンサＣ１１〜Ｃ１４の他端は、スイッチＳＷ２５〜ＳＷ２８を介してコンデンサＣ１５〜Ｃ１８の一端と接続されている。コンデンサＣ１５〜Ｃ１８の他端は画素アレイ回路１１と接続されている。スイッチＳＷ２９〜ＳＷ３２の一端は、コンデンサＣ１５〜Ｃ１８とスイッチＳＷ２５〜ＳＷ２８との間に接続され、他端は基準電圧Ｖｒｅｆが入力されるオペアンプＺ１１の正相端子と接続されている。オペアンプＺ１１の逆相端子と出力の間には、コンデンサＣ１９とスイッチＳＷ３３が並列に接続されている。なお、基準電圧Ｖｒｅｆは、チップ内部で発生するようにしてもよいし、外部から供給するようにしてもよい。

画素アレイ回路１１から出力される画素信号をオペアンプＺ１１から出力するには、まずスイッチＳＷ２５〜ＳＷ３２をオンにする。これによって直列接続されたコンデンサＣ１１，Ｃ１５、コンデンサＣ１２，Ｃ１６、コンデンサＣ１３，Ｃ１７、およびコンデンサＣ１４，Ｃ１８の間の電圧（クランプ電圧）は、基準電圧Ｖｒｅｆで固定される。次いで、コンデンサＣ１５〜Ｃ１８に基準電圧Ｖｒｅｆを基準として画素アレイ回路１１のＤ相レベルの信号を保持する。次いで、スイッチＳＷ２９〜ＳＷ３２をオフして、画素アレイ回路１１のＰ相レベルの信号を読み込む。これによって、コンデンサＣ１１〜Ｃ１４には、Ｐ相レベルとＤ相レベルの差の信号、すなわち画素信号が保持される。次いで、スイッチＳＷ２１〜ＳＷ２４をオンすることによって、画素信号の電圧がオペアンプＺ１１から信号電圧Ｖｏｕｔとして出力される。

ここで、図１２で示した回路では、コンデンサＣ１０２ａ，Ｃ１０２ｂ，…の基準（画像の信号が入力されない方の端子の電位）はグランドにとられている。従って、第１の実施の形態で説明したように、基準電圧Ｖｒｅｆにノイズ電圧Ｖｎが乗ると、オペアンプＺ１１の正相端子のみにノイズ電圧Ｖｎが入力されるため増幅されて出力されることになる。しかし、図３の回路では、コンデンサＣ１１〜Ｃ１４の基準はオペアンプＺ１１の正相端子に入力される基準電圧Ｖｒｅｆにとってあるため、基準電圧Ｖｒｅｆにノイズ電圧Ｖｎが乗っても、コンデンサＣ１１〜Ｃ１４を介して反転端子にも入力されるため、増幅されることがなくノイズを抑制することができる。

また、基準電圧Ｖｒｅｆがクランプ電圧としてコンデンサＣ１５〜Ｃ１８に充電されるので、クランプ電圧と基準電圧Ｖｒｅｆが等しくなり、上記で説明した式（２）の第２項は０となる。よって、オフセットの出力を抑えることができ、画像の黒レベルの誤差を低減することができる。

次に第４の実施の形態について説明する。図４は、第４の実施の形態に係る固体撮像装置の回路図である。図に示す固体撮像装置は、オペアンプＺ２３、コンデンサＣ２３〜Ｃ３１、スイッチＳＷ４１〜ＳＷ６５、画素アレイ回路１１、およびクランプ電圧発生回路２１，２２を有している。なお、画素アレイ回路１１は、図３で説明した画素アレイ回路と同じであり、その詳細な説明は省略する。

クランプ電圧発生回路２１は、抵抗Ｒ１，Ｒ２、アンプＺ２１、コンデンサＣ２１を有している。抵抗Ｒ１，Ｒ２は直列に接続され、抵抗Ｒ１の一端は、電源Ｖｄｄに接続されている。抵抗Ｒ１，Ｒ２の接続点はアンプＺ２１の入力と接続されている。すなわち、アンプＺ２１は、抵抗Ｒ１，Ｒ２によって分圧された電源Ｖｄｄの電圧をインピーダンス変換し、クランプ電圧Ｖｃｐ１を出力している。アンプＺ２１の出力には、コンデンサＣ２１が接続されている。

クランプ電圧発生回路２２は、アンプＺ２２およびコンデンサＣ２２を有している。アンプＺ２２には、クランプ電圧発生回路２１の抵抗Ｒ１，Ｒ２によって分圧された電源Ｖｄｄの電圧が入力される。アンプＺ２２は、入力される電圧をインピーダンス変換し、クランプ電圧Ｖｃｐ２を出力している。アンプＺ２２の出力には、コンデンサＣ２２が接続されている。

クランプ電圧発生回路２１のアンプＺ２１とクランプ電圧発生回路２２のアンプＺ２２は同じ回路構成からなり、同じ特性を有する。また、コンデンサＣ２１とコンデンサＣ２２は同じ容量を有し、同じ特性を有する。アンプＺ２１，Ｚ２２のオフセット電圧を同じとすれば、アンプＺ２１，Ｚ２２は、抵抗Ｒ１，Ｒ２によって分圧された同じ電圧が入力されるので、定常状態においては同じ電圧のクランプ電圧Ｖｃｐ１，Ｖｃｐ２が出力される。なお、アンプＺ２１，Ｚ２２の出力に接続されるコンデンサＣ２１，Ｃ２２は、外付けまたはチップに内蔵される。

オペアンプＺ２３の正相端子は、クランプ電圧発生回路２２のアンプＺ２２の出力と接続されている。また、オペアンプＺ２３の正相端子は、スイッチＳＷ４１，ＳＷ４３，ＳＷ４５，ＳＷ４７を介してコンデンサＣ２３〜Ｃ２６の一端と接続されている。逆相端子には、スイッチＳＷ６１〜ＳＷ６４を介してコンデンサＣ２３〜Ｃ２６の他端と接続されている。コンデンサＣ２３〜Ｃ２６の一端はスイッチＳＷ４２，ＳＷ４４，ＳＷ４６，ＳＷ４８を介して、クランプ電圧発生回路２１のアンプＺ２１の出力と接続されている。オペアンプＺ２３の逆相端子と出力の間には、コンデンサＣ２７とスイッチＳＷ６５が並列に接続されている。

コンデンサＣ２３〜Ｃ２６の一端は、スイッチＳＷ４９〜ＳＷ５２を介してコンデンサＣ２７〜Ｃ３０の一端と接続されている。また、コンデンサＣ２７〜Ｃ３０の一端は、スイッチＳＷ５３，ＳＷ５５，ＳＷ５７，ＳＷ５９を介してクランプ電圧発生回路２２のアンプＺ２２の出力と接続されている。また、コンデンサＣ２７〜Ｃ３０の一端は、スイッチＳＷ５４，ＳＷ５６，ＳＷ５８，ＳＷ６０を介してクランプ電圧発生回路２１のアンプＺ２１の出力と接続されている。コンデンサＣ２７〜Ｃ３０の他端は、画素アレイ回路１１と接続されている。

以下、タイミングチャートを用いて図４の回路の動作を説明する。図５は、図４の回路のタイミングチャートである。図５に示す垂直信号線は、画素アレイ回路１１の垂直信号線（具体例を示すと、図１２の垂直信号線Ｌ１０１ａ，Ｌ１０１ｂ，…に対応）に生じる電圧を示している。また、図に示すＳＷ４１〜ＳＷ６０は、図４のスイッチＳＷ４１〜ＳＷ６０に対応している。Ｈ状態のとき、スイッチＳＷ４１〜ＳＷ６０はオンし、Ｌ状態のとき、スイッチＳＷ４１〜ＳＷ６０はオフする。

図に示すように、垂直信号線にＰ相レベルが出力される前に、スイッチＳＷ４９〜ＳＷ５２をオンする。これにより、コンデンサＣ２３〜Ｃ２６とコンデンサＣ２７〜Ｃ３０は直列接続となる。また、スイッチＳＷ４１，ＳＷ４３，ＳＷ４５，ＳＷ４７をオフする。

垂直信号線にＰ相レベル出力が出力されたとき、スイッチＳＷ５４，ＳＷ５６，ＳＷ５８，ＳＷ６０、スイッチＳＷ４２，ＳＷ４４，ＳＷ４６，ＳＷ４８をオンする。これにより、コンデンサＣ２３〜Ｃ２６とコンデンサＣ２７〜Ｃ３０の接続ノードは、クランプ電圧発生回路２１から出力されるクランプ電圧Ｖｃｐ１にクランプされる。

次いで、スイッチＳＷ５４，ＳＷ５６，ＳＷ５８，ＳＷ６０、スイッチＳＷ４２，ＳＷ４４，ＳＷ４６，ＳＷ４８をオフし、スイッチＳＷ５３，ＳＷ５５，ＳＷ５７，ＳＷ５９をオンする。そして、スイッチＳＷ４１，ＳＷ４３，ＳＷ４５，ＳＷ４７をオンする。これによって、コンデンサＣ２７〜Ｃ３０を充電していたクランプ電圧Ｖｃｐ１は、クランプ電圧発生回路２２から出力されるクランプ電圧Ｖｃｐ２に切替わる。

クランプ電圧発生回路２１でクランプ電圧Ｖｃｐ１を出力しているとき、アンプＺ２１の動作はコンデンサＣ２１によって遅いために、目的とするクランプ電圧Ｖｃｐ１と実際にコンデンサＣ２７〜Ｃ３０に生じている電圧には誤差が生じている。ここで、クランプ電圧発生回路２２のクランプ電圧Ｖｃｐ２に切替えると、クランプ電圧発生回路２２では、コンデンサＣ２７〜Ｃ３０にすでに一部電荷が充電されているので、残りの電荷を充電すればよく、負荷が軽くなっている。よって、コンデンサＣ２７〜Ｃ３０をすばやくクランプ電圧Ｖｃｐ２に充電することができ、誤差電圧を抑えることができる。

垂直信号線の電圧がＤ相レベル出力の電圧となるとき、スイッチＳＷ４１，ＳＷ４３，ＳＷ４５，ＳＷ４７をオフし、スイッチＳＷ４２，ＳＷ４４，ＳＷ４６，ＳＷ４８をオンし、コンデンサＣ２３〜Ｃ２６の基準をクランプ電圧Ｖｃｐ１に切替える。次いで、Ｄ相レベルの出力が終了する前に、スイッチＳＷ４２，ＳＷ４４，ＳＷ４６，ＳＷ４８と、スイッチＳＷ４１，ＳＷ４３，ＳＷ４５，ＳＷ４７のオン／オフを切替える。これは、Ｄ相レベルが読み出されるとき垂直信号線の電位が変化してクランプ電圧発生回路２１のコンデンサＣ２１に電荷が流出入し、目的とするクランプ電圧との間に誤差電圧が発生するためである。すなわち、クランプ電圧Ｖｃｐ１からクランプ電圧Ｖｃｐ２に切替えることによって、コンデンサＣ２１の電荷の充放電を一部で済ませ、また、クランプ電圧発生回路２２のコンデンサＣ２２もその一部を補えばよく、クランプ電圧の誤差電圧を抑制する。

次いで、スイッチＳＷ４９〜ＳＷ５２をオフすることによって、コンデンサＣ２３〜Ｃ２６には、Ｐ相レベルとＤ相レベルの差分の信号、すなわち、画素信号が保持される。なお、図４に示すスイッチＳＷ６１〜ＳＷ６４をオンすれば、コンデンサＣ２３〜Ｃ２６に保持されていた画素信号は、オペアンプＺ２３から信号電圧Ｖｏｕｔとして出力される。

このように、２つのクランプ電圧発生回路により、クランプ電圧を切替えて供給し、すばやく充電させることによってクランプ信号の誤差電圧を抑えることができる。
また、オペアンプＺ２３の正相端子にクランプ電圧を入力するので、クランプ電圧にノイズが混入しても、コンデンサＣ２３〜Ｃ２６を介し逆相端子にも入力され相殺されるので、ノイズの出力を低減することができる。

また、Ｐ相レベル、Ｄ相レベルで発生する誤差電圧を誤差電圧Ｖｅｒｐ，Ｖｅｒｄとすると、誤差電圧Ｖｅｒｐ，Ｖｅｒｄは、コンデンサＣ２１に蓄積されるため、次の画素信号の読み出し動作までに（１Ｈ内）クランプ電圧Ｖｃｐ１を出力するための電荷が充電されている必要がある。図４で示す回路では、途中でクランプ電圧発生回路２２にクランプ電圧の出力が切替わるため、コンデンサＣ２１に生じる誤差電圧Ｖｅｒｐ，Ｖｅｒｄは小さく済み、誤差電圧Ｖｅｒｐ，Ｖｅｒｄをなくすための充電も少量で済む。よって、コンデンサＣ２１は、大きな容量を必要とせず小さなスペースでチップに内蔵することが可能となる。また、１Ｈ内で動作させるための時定数を持たせるためにアンプＺ２１に供給する電力を上げる必要もなく、消費電力を抑えることができる。クランプ電圧発生回路２２のコンデンサＣ２２も、クランプ電圧発生回路２１が目的とするクランプ電圧Ｖｃｐ１を出力できなかった分を補うだけの電荷を出力できればよく、大きな容量を必要とせず、小さなスペースでチップに内蔵することが可能となる。また、アンプＺ２２に供給する電力を上げる必要もなく、消費電力を抑えることができる。

次に、誤差電圧について詳細に説明する。まず、図１５，１６で説明した回路での誤差電圧について説明する。この場合、前述したように誤差電圧Ｖｅｒは式（３）で示される。式（３）において、ＳＸＧＡフォーマットの列を約１３００列とし、Ｖｃｐ＝１Ｖ、Ｃ１２１＝１μＦ、Ｃ１２３＝２ｐＦ×１３００＝２６００ｐＦ、Ｃ１２２＝２ｐＦ×１３００＝２６００ｐＦ、Ｖ１＝２Ｖを式（３）に代入すると、Ｖｅｒ＝−５．２ｍＶとなる。Ｖ１＝２Ｖで、Ｖｃｐ＝１Ｖとしたので、１Ｖ差のクランプ電圧を印加しており、誤差電圧Ｖｅｒが約５ｍＶを出力するということは、約１／２００の圧縮率ということになる。これは、Ｃ１２１と（Ｃ１２２＋Ｃ１２３）でほとんど決まる値である。

図４で示した回路についての誤差電圧について説明する。図６は、誤差電圧を説明するための回路図その１、図７は、誤差電圧を説明するための回路図その２、図８は、誤差電圧を説明するための回路図その３である。図６に示す回路は、図４の回路を一部抜き出したものであり、同じものには同じ符号を付しその説明を省略する。図７の回路は、図６に示す回路のスイッチＳＷ４２，ＳＷ５４をオンした状態を示している。図８の回路は、図６に示す回路のスイッチＳＷ４１，ＳＷ５３をオンした状態を示している。

図６の状態において、画素アレイ回路１１から出力されている画素信号の電圧をＶｓｉｇとする。また、コンデンサＣ２３，Ｃ２７の接続ノードの電圧をＶ１とする。また、クランプ電圧発生回路２１が出力するクランプ電圧をＶｃｐ１、クランプ電圧発生回路２２が出力するクランプ電圧をＶｃｐ２とする。

この状態から図７に示すように、スイッチＳＷ４２，ＳＷ５４がオンすると、コンデンサＣ２７にはクランプ電圧発生回路２１からのクランプ電圧Ｖｃｐ１が印加される。コンデンサＣ２７に印加されるクランプ電圧は、アンプＺ２１の駆動が追いつかないために、図６のコンデンサＣ２３，Ｃ２７の接続間の電圧Ｖ１と、コンデンサＣ２３，Ｃ２７による分圧によって決まる。図７の状態でのクランプ電圧Ｖｃｐ１に対する誤差電圧Ｖｅｒ１は、電荷保存の法則より次の式（６）で示される。
Ｖｅｒ１＝Ｖｃｐ１−［Ｖ１×Ｃ２７＋（Ｖ１−Ｖｃｐ２）Ｃ２３
＋Ｖｃｐ１×Ｃ２１］／（Ｃ２７＋Ｃ２１）…（６）
ここで、Ｃ２７はコンデンサＣ２７の容量、Ｃ２３はコンデンサＣ２３の容量、Ｃ２１はコンデンサＣ２１の容量である。ＳＸＧＡフォーマットの列を約１３００列とし、Ｖｃｐ１＝１Ｖ、Ｖｃｐ２＝１Ｖ、Ｃ２１＝１μＦ、Ｃ２３＝２ｐＦ×１３００＝２６００ｐＦ、Ｃ２７＝２ｐＦ×１３００＝２６００ｐＦ、Ｖ１＝２Ｖとすると（アンプＺ２１，Ｚ２２のオフセットについては無視する）、Ｖｅｒ１＝−５．２ｍＶとなる。この時点では、上記で説明した図１５，１６の回路の誤差電圧と同じである。

この状態から図８に示すように、スイッチＳＷ４２，ＳＷ５４をオフし、スイッチＳＷ４１，ＳＷ５３をオンすると、クランプ電圧Ｖｃｐ２がコンデンサＣ２７に印加される。図８では、コンデンサＣ２３，Ｃ２７の接続ノードの電圧と、コンデンサＣ２３の接続ノードと反対側の端子の初期電圧はＶ１＋Ｖｃｐ１となっているだけで、図８における誤差電圧Ｖｅｒ２は、式（６）のＶ１とＶｃｐ２をＶｃｐ１＋Ｖｅｒ１に置き換えればよく、次の式（７）で示される。
Ｖｅｒ２＝Ｖｃｐ２−［（Ｖｃｐ１×Ｖｅｒ１）×Ｃ２７＋Ｖｃｐ２×Ｃ２２］／
（Ｃ２７＋Ｃ２２）…（７）
式（７）に式（６）に代入したのと同じ条件を入力すると、Ｖｅｒ２＝−１３．５μＶとなってＶｅｒ１の約１／４００の値となる。

このように、２つのクランプ電圧発生回路を連続的に切替えてクランプ電圧を出力することで、誤差電圧を抑制することが可能となる。その抑圧能力は図１５，１６に示す１つだけの場合に比べて指数関数的に抑制するため、単純に２倍の大きさの外付け容量を用意する場合に比べても極めて有効であり、また、小さな容量で済むためそれを充電するアンプの時定数を１Ｈ以内に抑えようとした場合も消費電力の増大を招かずに済む。なお、クランプ電圧発生回路は、２以上であってもよい。クランプ電圧発生回路を設けた数に対応して、コンデンサに供給するクランプ電圧を指数関数的にはやく目的とするクランプ電圧にすることができる。

上記で説明したようにＤ相レベルのときに垂直信号線の電圧が変化すると、クランプ電圧に誤差電圧が発生してしまう。ここで、図１５において、Ｄ相レベルが読み出しされるとき、コンデンサＣ１２２とコンデンサＣ１２３は直列接続となり、Ｄ相レベルの電圧の変化はコンデンサＣ１２１によって受け止められる形となる。この誤差電圧をＶｅｒ３とすると次の式（８）で示される。
Ｖｅｒ３＝（Ｖｓｉｇｐ−Ｖｓｉｇｄ）×［（Ｃ１２２／／Ｃ１２３）
／｛（Ｃ１２２／／Ｃ１２３）＋Ｃ１２１｝］…（８）
ここで、（Ｃ１２２／／Ｃ１２３）はコンデンサＣ１２２，Ｃ１２３の直列合成容量、ＶｓｉｇｐはＰ相レベル時の垂直信号線の電圧、ＶｓｉｇｄはＤ相レベル時の垂直信号線の電圧である。なお、（Ｖｓｉｇｐ−Ｖｓｉｇｄ）はＰ相レベルからＤ相レベルへ変化するときの電圧の変化である。

ここで、（Ｖｓｉｇｐ−Ｖｓｉｇｄ）＝１Ｖ、（Ｃ１２２／／Ｃ１２３）＝（２．６ｎＦ／／２．６ｎＦ）＝１．３ｎＦ、Ｃ１２１＝１μＦとすると、Ｖｅｒ３＝１．３ｍＶとなる。これは、（Ｃ１２２／／Ｃ１２３）とＣ１２１の容量比で決まる。

図４の回路では、このＶｅｒ３を抑制するために、スイッチＳＷ４１，ＳＷ４３，ＳＷ４５，ＳＷ４７をオンからオフ、スイッチＳＷ４２，ＳＷ４４，ＳＷ４６，ＳＷ４８をオフからオンに切替え、クランプ電圧Ｖｃｐ１によって式（８）に示した誤差電圧Ｖｅｒ３を発生させる。そして、再びスイッチＳＷ４１，ＳＷ４３，ＳＷ４５，ＳＷ４７をオフからオン、スイッチＳＷ４２，ＳＷ４４，ＳＷ４６，ＳＷ４８をオンからオフに切替えることで、発生した誤差電圧Ｖｅｒ３をさらに（Ｃ２７／／Ｃ２３）とＣ２２の容量で抑制するようにしている。すなわち、クランプ電圧の切替えによって、式（８）の（Ｖｓｉｇｐ−Ｖｓｉｇｄ）をさらに式（８）に作用させることとなる。上記と同じ条件の数値を代入すると誤差電圧は、１．７μＶとなる。

このようにＤ相レベル読み出しのときも２つのクランプ電圧発生回路を連続的に切替えることによって、誤差電圧を抑圧することができる。また、指数関数的に誤差電圧を抑制するので、例えば、クランプ電圧発生回路を２つ具備する場合、２倍の容量のコンデンサを用意する必要はない。

次に、タイミングチャートを用いて図４の回路の、他の例の動作を説明する。図９は、図４の回路の他の例のタイミングチャートである。図９に示す垂直信号線は、画素アレイ回路１１の垂直信号線に生じている電圧を示している。また、図に示すＳＷ４１〜ＳＷ６０は、図４のスイッチＳＷ４１〜ＳＷ６０に対応している。Ｈ状態のとき、スイッチＳＷ４１〜ＳＷ６０はオンし、Ｌ状態のとき、スイッチＳＷ４１〜ＳＷ６０はオフする。

図に示すように、垂直信号線にＰ相レベルの電圧が出力される前に、スイッチＳＷ４９〜ＳＷ５２をオンする。これにより、コンデンサＣ２７〜Ｃ３０とコンデンサＣ２３〜Ｃ２６は直列接続となる。また、スイッチＳＷ４１，ＳＷ４３，ＳＷ４５，ＳＷ４７をオフする。

次いで、スイッチＳＷ５４，ＳＷ５６，ＳＷ５８，ＳＷ６０をオン、スイッチＳＷ４１，ＳＷ４３，ＳＷ４５，ＳＷ４７をオフし、スイッチＳＷ４２，ＳＷ４４，ＳＷ４６，ＳＷ４８をオンする。これによって、コンデンサＣ２７〜Ｃ３０には、クランプ電圧Ｖｃｐ１が充電される。

次いで、スイッチＳＷ５４，ＳＷ５６，ＳＷ５８，ＳＷ６０をオフし、スイッチＳＷ５３，ＳＷ５５，ＳＷ５７，ＳＷ５９をオンする。すなわち、クランプ電圧発生回路２２によって、コンデンサＣ２７〜Ｃ３０にクランプ電圧Ｖｃｐ２を充電する。コンデンサＣ２７〜Ｃ３０には、クランプ電圧発生回路２１のクランプ電圧Ｖｃｐ１によりすでに電荷が一部充電されているので、クランプ電圧発生回路２２は残りの電荷を充電すればよく、負荷が軽くなっている。よって、コンデンサＣ２７〜Ｃ３０はすばやくクランプ電圧Ｖｃｐ２に充電され誤差電圧を抑制することができる。

垂直信号線の電圧がＤ相レベル出力の電圧になると、スイッチＳＷ４２，ＳＷ４４，ＳＷ４６，ＳＷ４８をオフし、スイッチＳＷ４１，ＳＷ４３，ＳＷ４５，ＳＷ４７をオンする。コンデンサＣ２３〜Ｃ２６のコンデンサＣ２７〜Ｃ３０と接続されていない側の端子に供給されるクランプ電圧は、クランプ電圧発生回路２１からのクランプ電圧Ｖｃｐ１から、クランプ電圧発生回路２２からのクランプ電圧Ｖｃｐ２に切替わる。よって、Ｄ相レベルが読み出されるとき垂直信号線の電位が変化し、誤差電圧が発生しても、クランプ電圧発生回路２２は、すでにクランプ電圧Ｖｃｐ１によって充放電された電荷のみを補えばよく、誤差電圧が抑制される。

次いで、スイッチＳＷ４９〜ＳＷ５２をオフすることによって、コンデンサＣ２３〜Ｃ２６には、Ｐ相レベルとＤ相レベルの差分の信号、すなわち、画素信号が保持される。スイッチＳＷ６１〜ＳＷ６４をオンすれば、コンデンサＣ２３〜Ｃ２６に保持されていた画素信号は、オペアンプＺ２３から信号電圧Ｖｏｕｔとして出力される。

このように、Ｐ相レベル出力時にスイッチＳＷ４２，ＳＷ４４，ＳＷ４６，ＳＷ４８と、スイッチＳＷ４１，ＳＷ４３，ＳＷ４５，ＳＷ４７を一度切替えると、そのままＤ相レベル出力期間になるまでその状態を保ち、Ｄ相レベル期間が終わる前に再びスイッチＳＷ４２，ＳＷ４４，ＳＷ４６，ＳＷ４８と、スイッチＳＷ４１，ＳＷ４３，ＳＷ４５，ＳＷ４７を切替えるようにしても、図５で示したタイミングチャートの動作のときと同様の効果を得ることができる。

次に第５の実施の形態について説明する。図１０は、第５の実施の形態に係る固体撮像装置の回路図である。図１０において、図４と同じものには同じ符号を付し、その説明を省略する。

図１０に示す固体撮像装置は、図４に示した固体撮像装置のコンデンサＣ２３〜Ｃ２６のコンデンサＣ２７〜Ｃ３０と接続されていない側の端子がグランドに接続されている。コンデンサＣ２３〜Ｃ２６の基準をグランドとしても、コンデンサＣ２７〜Ｃ３０に充電するクランプ電圧Ｖｃｐ１，Ｖｃｐ２を切替えることによって、Ｐ相レベルのタイミングで発生するクランプ電圧の誤差電圧を抑制することができる。なお、この場合、図５に示したタイミングチャートは、スイッチＳＷ４１〜ＳＷ４８を削除したものとなる。

次に第６の実施の形態について説明する。図１１は、第６の実施の形態に係る固体撮像装置の回路図である。図１１において、図１０と同じものには同じ符号を付し、その説明を省略する。

図１１に示す固体撮像装置は、図１０に示した固体撮像装置のオペアンプＺ２３の正相端子に電源による固定の基準電圧Ｖｒｅｆが入力されている。オペアンプＺ２３の正相端子に固定の基準電圧Ｖｒｅｆが入力されても、コンデンサＣ２７〜Ｃ３０に充電するクランプ電圧Ｖｃｐ１，Ｖｃｐ２を切替えることによって、Ｐ相レベルのタイミングで発生するクランプ電圧の誤差電圧を抑制することができる。なお、この場合、図５に示したタイミングチャートは、スイッチＳＷ４１〜ＳＷ４８を削除したものとなる。

第１の実施の形態に係る固体撮像装置の回路図である。 第２の実施の形態に係る固体撮像装置の回路図である。 第３の実施の形態に係る固体撮像装置の回路図である。 第４の実施の形態に係る固体撮像装置の回路図である。 図４の回路のタイミングチャートである。 誤差電圧を説明するための回路図その１である。 誤差電圧を説明するための回路図その２である。 誤差電圧を説明するための回路図その３である。 図４の回路の他の例のタイミングチャートである。 第５の実施の形態に係る固体撮像装置の回路図である。 第６の実施の形態に係る固体撮像装置の回路図である。 並列出力型ＣＭＯＳイメージセンサの信号出力回路の回路図である。 電荷積分回路の回路図である。 クランプ電圧発生回路の一例を示す。 クランプ電圧を出力していないときのクランプ電圧発生回路を示した回路図である。 クランプ電圧を出力しているときのクランプ電圧発生回路を示した回路図である。

符号の説明

１，１１……画素アレイ回路、２１，２２……クランプ電圧発生回路、Ｃ１〜Ｃ７，Ｃ１１〜Ｃ１９，Ｃ２１〜Ｃ３１……コンデンサ、ＳＷ１〜ＳＷ１２，ＳＷ２１〜ＳＷ３３，ＳＷ４１〜ＳＷ６５……スイッチ、Ｚ１，Ｚ１１，Ｚ２３……オペアンプ、Ｚ２１，Ｚ２２……アンプ、Ｒ１，Ｒ２……抵抗。

Claims (5)

1. 光を電気信号に変換する複数の単位セルから画素信号を取り出す固体撮像装置において、
   一方の端子から入力される前記画素信号を保持する第１の容量素子と、
   基準電圧が入力される一方の入力端子に前記第１の容量素子の他方の端子が接続されるオペアンプと、
   前記第１の容量素子の前記一方の端子と前記オペアンプの前記他方の入力端子との間に接続され、前記画素信号の読み出し要求に応じてオン／オフされるスイッチ素子と、
   を有することを特徴とする固体撮像装置。
2. 前記単位セルと前記第１の容量素子との間に配設されると共に、スイッチング手段を介して前記第１の容量素子に接続され、前記単位セルから出力される第１の画素信号を保持する第２の容量素子と、
   前記基準電圧を前記第１の容量素子と前記第２の容量素子とを接続する接続ノードへ選択的に供給する基準電圧供給手段と、をさらに有したことを特徴とする請求項１記載の固体撮像装置。
3. 光を電気信号に変換する複数の単位セルから画素信号を取り出す固体撮像装置において、
   一方の端子から入力される第１の画素信号を保持する第１の容量素子と、
   スイッチング手段を介して一方の端子が前記第１の容量素子の他方の端子と接続された第２の容量素子と、
   一方の端子が前記第１の容量素子と前記第２の容量素子とを接続する接続ノードに接続された第３の容量素子を含むと共に、第１の基準電圧を生成する第１の基準電圧生成手段と、
   一方の端子が前記接続ノードに接続された第４の容量素子を含むと共に、第２の基準電圧を生成する第２の基準電圧生成手段と、
   前記接続ノードへ、前記第１の基準電圧又は前記第２の基準電圧を選択的に供給する基準電圧切り替え手段と、
   を有することを特徴とする固体撮像装置。
4. 光を電気信号に変換する複数の単位セルから画素信号を取り出す固体撮像装置において、
   一方の端子から入力される第１の画素信号を保持する第１の容量素子と、
   スイッチング手段を介して一方の端子が前記第１の容量素子の他方の端子と接続された第２の容量素子と、
   第１の基準電圧が入力される一方の入力端子に前記第２の容量素子の他方の端子が接続されたオペアンプと、
   一方の端子が前記第１の容量素子と前記第２の容量素子とを接続する接続ノードに接続された第３の容量素子を含むと共に、前記第１の基準電圧を生成する第１の基準電圧生成手段と、
   一方の端子が前記接続ノードに接続された第４の容量素子を含むと共に、第２の基準電圧を生成する第２の基準電圧生成手段と、
   前記接続ノードへ、前記第１の基準電圧又は前記第２の基準電圧を選択的に供給する基準電圧切り替え手段と、
   を有することを特徴とする固体撮像装置。
5. 前記第３及び第４の容量素子の前記一方の端子はさらに、それぞれ前記第２の容量素子の他方の端子に接続され、
   前記基準電圧切り替え手段は、前記接続ノード及び前記第２の容量素子の他方の端子へ、前記第１の基準電圧又は前記第２の基準電圧を選択的に供給する
   ことを特徴とする請求項４記載の固体撮像装置。

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