JP2010200302A - ラッチ機能付きコンパレータおよびそれを用いた試験装置 - Google Patents

Abstract

【課題】高速な応答性を有するラッチ機能付きのコンパレータを提供する。
【解決手段】比較増幅部２０は、正側ラインＬＰの信号および負側ラインＬＮの信号のレベルを比較し、比較結果をラッチする。第１インバータ２２は、その入力端子が正側ラインＬＰと接続され、その出力端子が負側ラインＬＮと接続される。第２インバータ２４は、その入力端子が負側ラインＬＮと接続され、その出力端子が正側ラインＬＰと接続される。
活性化スイッチ２６は、共通接続されたインバータ２２、２４の他方の電源端子に、電源電圧Ｖｄｄを出力して比較増幅部２０を不活性化する状態と、接地電圧ＶＧＮＤを出力して比較増幅部２０を活性化する状態と、を選択的に切りかえる。コンパレータＴＣは、比較増幅部２０が活性化された後のタイミングにおける正側ラインＬＰの信号ＯＰと負側ラインＬＮの信号ＯＮの少なくとも一方に応じた信号を出力する。
【選択図】図２

Description

本発明は、差動信号のレベルを判定するラッチ機能付きのコンパレータに関する。

半導体デバイス間で信号を高速に伝送するために差動信号が利用される。差動インタフェースを備える半導体デバイスを試験する試験装置は、試験対象の半導体デバイス（以下、ＤＵＴ：Device Under Test）から出力される差動信号を受け、あるタイミングでその値を比較判定してラッチするコンパレータ（タイミングタイミング）を備える。試験装置は、タイミングコンパレータの出力信号にもとづいて、ＤＵＴの良否を判定し、不良箇所を特定し、あるいはその性能を評価する。

近年、半導体デバイス間のデータ伝送レートは上昇の一途をたどっており、試験装置に要求される応答速度もそれに応じて高まっている。したがって、タイミングコンパレータには、従来にも増して高速な応答性（高利得）が要求される。

特許文献１の図１には、ラッチ機能付きのコンパレータが開示されている。このコンパレータは、初段の差動アンプと、差動アンプの出力をラッチするラッチ回路を備える。この構成では、差動アンプの電源電圧に比べて、入力電圧範囲が狭くなるという問題が生ずる場合がある。その対策として電源電圧−接地電圧のフルレンジで動作するRail-to-Railアンプを用いると、その引き替えとして動作速度が低下する。また、２つの入力信号の電位差が小さいと、回路が不安定となり発振に至るおそれがある。その対策としてヒステリシスを持たせると、引き替えとして不感帯が生じ、感度が低下する。

米国特許第６，２１１，７０５Ｂ１号明細書 米国特許第４，５５８，２４１号明細書 米国特許第４，６０８，６７０号明細書 米国特許第４，４６１，９６５号明細書 米国特許第４，４８５，３１７号明細書

本発明はかかる状況においてなされたものであり、そのある態様の例示的な目的のひとつは、高速な応答性を有するラッチ機能付きのコンパレータの提供にある。

本発明のある態様は、正側差動信号と負側差動信号からなる差動信号ペアを受け、設定されたタイミングで差動信号ペアの振幅レベルを判定してラッチするコンパレータに関する。ラッチ機能付きコンパレータは、正側差動信号が入力される正側入力端子と、負側差動信号が入力される負側入力端子と、第１固定電圧が与えられた第１固定電圧端子と、第２固定電圧が与えられた第２固定電圧端子と、正側差動信号が伝搬する正側ラインと、負側差動信号が伝搬する負側ラインと、正側ラインの信号および負側ラインの信号のレベルを比較し、比較結果をラッチする比較増幅部と、を備え、比較増幅部は、その入力端子が正側ラインと接続され、その出力端子が負側ラインと接続され、その一方の電源端子が第１固定電圧端子と接続された第１インバータと、その入力端子が負側ラインと接続され、その出力端子が正側ラインと接続され、その一方の電源端子が第１固定電圧端子と接続された第２インバータと、第１、第２インバータの共通接続された他方の電源端子に、第１固定電圧を出力して比較増幅部を不活性化する状態と、第２固定電圧を出力して比較増幅部を活性化する状態と、が選択的に切りかえ可能な第１活性化スイッチと、を含む。コンパレータは、比較増幅部が活性化された後のタイミングにおける正側ラインの信号と負側ラインの信号の少なくとも一方に応じた信号を出力する。

この態様によると、比較増幅部としてダイナミックコンパレータを用いることにより、高速な応答が実現できる。

本発明の別の態様は、上述のラッチ機能付きコンパレータを備えた試験装置に関する。ラッチ機能付きコンパレータは、被試験デバイスから出力される差動信号を受け、指定されたタイミングでその値を判定する。

なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置などの間で相互に置換したものもまた、本発明の態様として有効である。

本発明のある態様によれば、高速なラッチ機能付きコンパレータが提供される。

実施の形態に係るＡＴＥ全体の構成を示すブロックである。 実施の形態に係るラッチ機能付きコンパレータの構成を示す回路図である。 図２のコンパレータの動作を示すタイムチャートである。 第１の変形例に係るコンパレータの構成を示す回路図である。 図４のコンパレータの動作を示すタイムチャートである。 第２の変形例に係るコンパレータの構成を示す回路図である。 図６のコンパレータの動作を示すタイムチャートである。 図２のコンパレータの動作を示す第２のタイムチャートである。 第３の変形例に係るコンパレータの構成を示す回路図である。 第４の変形例に係るコンパレータの構成を示す回路図である。 図１０のコンパレータの動作を示すタイムチャートである。

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

本明細書において、「部材Ａが、部材Ｂに接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。

以下で説明する実施の形態は、差動インタフェースを有する被試験デバイス（ＤＵＴ）を試験する自動検査装置（ＡＴＥ：Automatic Test Equipment）に関する。図１は、実施の形態に係るＡＴＥ１００全体の構成を示すブロックである。

ＡＴＥ１００はＤＵＴ１０２と差動伝送線路を介して接続され、ＤＵＴ１０２から出力される差動信号ペア（単に差動信号ともいう差動信号）Ｄｏを受け、任意のタイミングにおいて、そのレベルを判定する。ＤＵＴ１０２は、たとえばメモリであり、ＡＴＥ１００は、ＤＵＴ１０２の良否を判定し、あるいは不良箇所を特定する機能を有する。ただしＤＵＴはメモリに限定されず、任意のデバイスであってよい。

ＡＴＥ１００は、パターン発生器（ＰＧ）１、タイミング発生器（ＴＧ）２、波形整形器（ＦＣ：Format Controller）３、ドライバＤＲ、コンパレータ（タイミングコンパレータとも称される）ＴＣ、判定部５を備える。ドライバＤＲおよびコンパレータＴＣは、ピンエレクトロニクス４と総称される。なおＡＴＥ１００の構成は例示であり、これと異なるアーキテクチャを利用してもよい。

パターン発生器１は、タイミングセット信号（以下、「ＴＳ信号」という。）を生成して、タイミング発生器２に供給する。タイミング発生器２は、ＴＳ信号により指定されたタイミングデータにもとづいて周期クロックＣＫｐ及び遅延クロックＣＫｄを発生して、周期クロックＣＫｐをパターン発生器１に供給し、遅延クロックＣＫｄを波形整形器３に供給する。そして、パターン発生器１は、ＤＵＴ１０２が有する複数の記憶領域であるブロックのそれぞれを示すアドレスＡＤＲＳ、及び複数のブロックのそれぞれに書き込むべき複数の試験パターンデータＤｔを発生して、波形整形器３に供給する。

波形整形器３は、タイミング発生器２から供給された遅延クロックＣＫｄにもとづいて、パターン発生器１が発生した試験パターンデータＤｔに応じた試験パターン信号Ｓｔを生成する。そして、波形整形器３は、パターン発生器１から供給されたアドレスＡＤＲＳ、及び生成した試験パターン信号Ｓｔを、ライトドライバＤＲを介してＤＵＴ１０２に供給する。

また、パターン発生器１は、ＤＵＴ１０２がアドレスＡＤＲＳ及び試験パターン信号Ｓｔに応じて出力すべき出力データである期待値データＤｅｘｐを予め発生して、判定部５に供給する。

コンパレータＴＣは、ＤＵＴ１０２からアドレスＡＤＲＳに対応する差動信号Ｄｏを受け、設定された任意のタイミングでそのレベルを判定し、判定結果をラッチして後段の判定部５へと出力する。判定部５は、ＤＵＴ１０２から読み出されたデータＤｏのレベルとパターン発生器１から供給された期待値データＤｅｘｐのレベルとを比較して、ＤＵＴ１０２の良否を判定する。

図２は、実施の形態に係るラッチ機能付きコンパレータＴＣの構成を示す回路図である。コンパレータＴＣは、図１のコンパレータＴＣとして好適に利用可能であるが、その他の用途にも利用可能である。

コンパレータＴＣは、負側差動信号ＩＮと正側差動信号ＩＰからなる差動信号Ｄｏを受け、制御信号（φ３）によって設定されるタイミングで、差動信号Ｄｏの振幅レベルを判定し、ラッチする。

コンパレータＴＣは、入力ホールド部１０、比較増幅部２０、リセット部３０、出力部４０、第１キャパシタＣ１〜第４キャパシタＣ４を備える。

正側入力端子ＴＰには正側差動信号ＩＰが入力され、負側入力端子ＴＮには、負側差動信号ＩＮが入力される。
電源端子５０（第１固定電圧端子）には、第１固定電圧として電源電圧Ｖｄｄが与えられており、接地端子５２（第２固定電圧端子）には、第２固定電圧として接地電圧ＶＧＮＤが与えられる。

正側ラインＬＰには正側差動信号ＩＰ（入力ホールド部１０によってホールドされた信号ＨＰ）が伝搬する。負側ラインＬＮには、負側差動信号ＩＮ（入力ホールド部１０によってホールドされた信号ＨＮ）が伝搬する。

比較増幅部２０は、第１インバータ２２、第２インバータ２４、活性化スイッチ２６を含む。比較増幅部２０はダイナミックコンパレータ、あるいはセンスラッチなどと称される形式で構成される。

第１インバータ２２、第２インバータ２４、活性化スイッチ２６は、ＣＭＯＳ側インバータである。
第１インバータ２２の入力端子は正側ラインＬＰと接続され、その出力端子は負側ラインＬＮと接続される。第１インバータ２２の一方の電源端子（ＰＭＯＳのソース）は、電源端子５０（第１固定電圧端子）と接続される。

第２インバータ２４の入力端子は負側ラインＬＮと接続され、その出力端子は正側ラインＬＰと接続される。第２インバータ２４の一方の電源端子（ＰＭＯＳのソース）は、電源端子（第１固定電圧端子）５０と接続され、その他方の電源端子（ＮＭＯＳのソース）は第１インバータ２２の他方の電源端子（ＮＭＯＳのソース）と共通に接続される。つまり第１インバータ２２および第２インバータ２４はクロスカップリングされている。

活性化スイッチ２６は、共通接続された第１インバータ２２、第２インバータ２４の他方の電源端子（ＮＭＯＳのソース）に、電源電圧（第１固定電圧）Ｖｄｄまたは接地電圧（第２固定電圧）ＶＧＮＤを印加する。活性化スイッチ２６の入力端子には第３制御信号φ３が入力される。

第３制御信号φ３がネゲートされる間（ローレベル）、活性化スイッチ２６の出力電圧は第１固定電圧（電源電圧Ｖｄｄ）となり、第１インバータ２２および第２インバータ２４は不活性化されている。
第３制御信号φ３がアサートされると（ハイレベル）、活性化スイッチ２６の出力電圧は第２固定電圧（接地電圧ＶＧＮＤ）となり、第１インバータ２２および第２インバータ２４が活性化される。

第１キャパシタＣ１、第２キャパシタＣ２はそれぞれ、正側ラインＬＰ、負側ラインＬＮにカップリングされる。第１キャパシタＣ１、第２キャパシタＣ２は、ＭＩＭ（Metal Insulator Metal）容量を用いて明示的に形成してもよいが、その容量値が適切である場合には寄生容量（トランジスタのゲート容量や配線の容量）を利用してもよい。また、図２において、第１キャパシタＣ１、第２キャパシタＣ２は正側ラインＬＰ、負側ラインＬＮと対接地間に設けられるが、正側ラインＬＰと負側ラインＬＮの間を単一のキャパシタでカップリングしてもよい。

入力ホールド部１０は、比較増幅部２０の前段に設けられる。入力ホールド部１０は、比較増幅部２０の入力端子と、正側入力端子ＴＰ、負側入力端子ＴＮを電気的に切り離す機能を有する。入力ホールド部１０は、第１制御信号φ１が指示するタイミングで差動信号ＩＰ／ＩＮをホールドする。そして、第２制御信号φ２が指定するタイミングで、ホールドした差動信号ＨＮ／ＨＰを後段の比較増幅部２０へと出力する。

入力ホールド部１０は、第１正側スイッチＳＷ１ｐ、第２正側スイッチＳＷ２ｐ、第１負側スイッチＳＷ１ｎ、第２負側スイッチＳＷ２ｎ、第３キャパシタＣ３、第４キャパシタＣ４を含む。

第１正側スイッチＳＷ１ｐ、第２正側スイッチＳＷ２ｐは、正側入力端子ＴＰと正側ラインＬＰの間に直列に設けられる。第３キャパシタＣ３は、第１正側スイッチＳＷ１ｐと第２正側スイッチＳＷ２ｐ間の経路と、接地間をカップリングする。第１正側スイッチＳＷ１ｐは第１制御信号φ１がアサートされる（ハイレベル）ときオン、第２正側スイッチＳＷ２ｐは第２制御信号φ２がアサートされる（ハイレベル）ときオンする。第１正側スイッチＳＷ１ｐをオン、第２正側スイッチＳＷ２ｐをオフした状態では、第３キャパシタＣ３の電位（正側ホールド信号ＨＰ）は正側差動信号ＩＰに追従する。あるタイミングで制御信号φ１をネゲート（ローレベル）とすると、第１正側スイッチＳＷ１ｐがオフし、第３キャパシタＣ３にそのタイミングでの正側差動信号ＩＰがホールドされる。第２制御信号φ２をアサートし、第２正側スイッチＳＷ２ｐをオンすると、ホールドした正側ホールド信号ＨＰが正側ラインＬＰへと供給される。

第１負側スイッチＳＷ１ｎ、第２負側スイッチＳＷ２ｎ、第４キャパシタＣ４も同様に接続され、負側差動信号ＩＮをホールドする。

第１キャパシタＣ１、第２キャパシタＣ２と同様、第３キャパシタＣ３、第４キャパシタＣ４はＭＩＭ容量であってもよいし、寄生容量であってもよい。また第３キャパシタＣ３、第４キャパシタＣ４を設ける代わりに、正側ホールド信号ＨＰが生ずるラインと負側ホールド信号ＨＮが生ずるラインの間を、単一のキャパシタでカップリングしてもよい。

なお、正側入力端子ＴＰ、負側入力端子ＴＮの前段の回路が、比較増幅部２０に対する信号を遮断する性質を有する場合、言い換えれば、正側ラインＬＰ、負側ラインＬＮの信号が前段の回路に影響を及ぼさない場合には、入力ホールド部１０そのもの、あるいは入力ホールド部１０内部のいくつかのスイッチを省略することができる。

リセット部３０は、正側ラインＬＰの電位（正側出力信号ＯＰ）と負側ラインＬＮの電位（負側出力信号ＯＮ）を第１固定電圧（電源電圧Ｖｄｄ）に初期化するために設けられている。具体的には、リセット部３０は、第１リセットスイッチＳＷｒ１、第２リセットスイッチＳＷｒ２を含む。第１リセットスイッチＳＷｒ１は、正側ラインＬＰと電源端子５０（第１固定電圧端子）の間に設けられる。第２リセットスイッチＳＷｒ２は、負側ラインＬＮと電源端子５０の間に設けられる。第１リセットスイッチＳＷｒ１、第２リセットスイッチＳＷｒ２は、第４制御信号φ４がアサート（ハイレベル）されるとオン、ネゲート（ローレベル）されるとオフとなる。第１リセットスイッチＳＷｒ１、第２リセットスイッチＳＷｒ２をオンすると、正側ラインＬＰ、負側ラインＬＮの電位が速やかに第１固定電圧（電源電圧Ｖｄｄ）にリセットされる。

なお、第１リセットスイッチＳＷｒ１、第２リセットスイッチＳＷｒ２をオンせずとも、正側ラインＬＰおよび負側ラインＬＮは、比較増幅部２０を構成するトランジスタによって、弱くではあるが電源電圧Ｖｄｄに引っ張られている。したがって、コンパレータＴＣを低速で動作させる場合には、リセット部３０を省略することができる。

出力部４０は、コンパレータ素子４２、ラッチ回路４４を含む。コンパレータ素子４２は、正側出力信号ＯＰ、負側出力信号ＯＮを比較し、シングルエンドの信号（ＳＯ）に変換する。ラッチ回路４４は第５制御信号φ５がアサートされると（ハイレベル）、出力信号ＳＯの値をラッチする。ラッチされた信号ＬＰは、後段の論理ブロックへと出力される。なお、出力部４０は後段の回路に最適な信号形式に変換し、リタイミングすればよく、その回路形式は限定されない。またコンパレータＴＣの付随的な構成であるため、省略してもよい。

以上が図２のコンパレータＴＣの構成である。続いてその動作を説明する。図３は、図２のコンパレータＴＣの動作を示すタイムチャートである。以下のタイムチャートにおいて「Ｘ」は不定（Invalid）を示す。

時刻ｔ１以前、第１制御信号φ１がハイレベル、第２制御信号φ２がローレベルであるため、入力ホールド部１０はトラッキングモードとして動作し、ホールド信号ＨＰ／ＨＮは入力信号ＩＰ／ＩＮに追従する。この間、第３制御信号φ３はローレベルであるため、比較増幅部２０は不活性状態である。また、第４制御信号φ４はハイレベルであるため、正側ラインＬＰ、負側ラインＬＮの電位は、リセット部３０によって電源電圧Ｖｄｄに固定されている。

時刻ｔ１に第１制御信号φ１がローレベルとなると、ホールド信号ＨＰ／ＨＮの値が時刻ｔ１の値にホールドされる。このとき、第４制御信号φ４がローレベルとなり、リセット部３０によるリセットが解除される。

続く時刻ｔ２に制御信号φ２がハイレベルに遷移すると、第２正側スイッチＳＷ２ｐがオンし、第１キャパシタＣ１と第３キャパシタＣ３の間で電荷が移動し、電位ＯＰと電位ＨＰが平均化される。負側ラインについても同様である。

続いて時刻ｔ３に第３制御信号φ３をハイレベルとすると、活性化スイッチ２６の出力信号が接地電圧ＶＧＮＤとなり、比較増幅部２０が活性化される。比較増幅部２０が活性化すると、正側出力信号ＯＰと負側出力信号ＯＮの電位差が、飽和するまで拡大する。

続く時刻ｔ４に、第２制御信号φ２をローレベルとして、第３キャパシタＣ３、第４キャパシタＣ４を比較増幅部２０から切り離す。

時刻ｔ５に第１制御信号φ１をハイレベルとし、入力ホールド部１０とトラッキングモードに戻す。

時刻ｔ６は、第５制御信号φ５をハイレベルとし、正側出力信号ＯＰと負側出力信号ＯＮに応じた信号、つまりコンパレータ素子４２の出力信号をラッチする。第５制御信号φ５はその後適切なタイミングでネゲートしておく。

時刻ｔ７に第３制御信号φ３をローレベルとし、比較増幅部２０を不活性化する。時刻ｔ７〜ｔ８の期間（ハッチングの箇所）において、正側ラインＬＰ（負側ラインＬＮ）の電位は、不活性状態の比較増幅部２によって、電源電圧Ｖｄｄに緩やかに引っ張られる。

その後、時刻ｔ８に第４制御信号φ４をハイレベルとすると、リセット部３０によって正側出力信号ＯＰ、負側出力信号ＯＮが電源電圧Ｖｄｄに固定される（リセット動作）。この状態は時刻ｔ１以前と同じである。以降、コンパレータＴＣは同様の動作を繰り返す。

このコンパレータＴＣによれば、入力信号ＩＰ／ＩＮを所望のタイミングで高速にサンプリングすることができる。具体的には１００ｐｓ周期（１０ＧＨｚ）の信号にも追従することができる。また、比較増幅部２０にダイナミックコンパレータを用いていることから、非常に高感度（高利得）である。また発振に対する耐性も高い。さらには、接地電圧ＶＧＮＤから電源電圧Ｖｄｄまでスイングする差動信号ＩＰ／ＩＮを受けることができる（Rail-to-rail入力）。

続いて、図２の構成を基本とするいくつかの変形例について説明する。

（第１の変形例）
図４は、第１の変形例に係るコンパレータＴＣａの構成を示す回路図である。図２との相違点を中心に説明する。図４のコンパレータＴＣａでは、比較増幅部２０ａおよびリセット部３０ａの構成が、図２のそれらと異なっている。

具体的には、第１インバータ２２ａの一方の電源端子（ＮＭＯＳのソース）は、接地端子５２（第１固定電圧端子）と接続される。また第２インバータ２４ａの一方の電源端子（ＮＭＯＳのソース）は、接地端子（第１固定電圧）５２と接続され、その他方の電源端子（ＰＭＯＳのソース）は第１インバータ２２ａの他方の電源端子（ＰＭＯＳのソース）と共通に接続される。

活性化スイッチ２６ａは、共通接続された第１インバータ２２ａ、第２インバータ２４ａの他方の電源端子（ＰＭＯＳのソース）に、電源電圧（第２固定電圧）Ｖｄｄまたは接地電圧（第１固定電圧）ＶＧＮＤを印加する。活性化スイッチ２６ａの入力端子には第３制御信号φ３＃（＃は論理反転）が入力される。

第３制御信号φ３＃がネゲートされる間（ハイレベル）、活性化スイッチ２６ａの出力電圧は第１固定電圧（接地電圧ＶＧＮＤ）となり、第１インバータ２２ａおよび第２インバータ２４ａは不活性化されている。第３制御信号φ３＃がアサートされると（ローレベル）、活性化スイッチ２６ａの出力電圧は第２固定電圧（電源電圧Ｖｄｄ）となり、第１インバータ２２ａおよび第２インバータ２４ａが活性化される。

リセット部３０ａは、正側ラインＬＰの電位（正側出力信号ＯＰ）と負側ラインＬＮの電位（負側出力信号ＯＮ）を第１固定電圧（接地電圧ＶＧＮＤ）に初期化するために設けられている。具体的には、リセット部３０は、正側ラインＬＰと接地端子５２（第１固定電圧端子）の間に設けられた第１リセットスイッチＳＷｒ１ａ、負側ラインＬＮと接地端子５２（第１固定電圧端子）の間に設けられた第２リセットスイッチＳＷｒ２ａを含む。

つまり図２の構成では、第１固定電圧が電源電圧Ｖｄｄ、第２固定電圧が接地電圧ＶＧＮＤであったのに対して、図４では、第１固定電圧が接地電圧ＶＧＮＤ、第２固定電圧が電源電圧Ｖｄｄに入れ替わった構成となっている。

図５は、図４のコンパレータＴＣａの動作を示すタイムチャートである。図５のタイムチャートは電圧レベルを除いて、各信号の遷移のタイミングは図３のタイムチャートと同様である。
この変形例によっても、図２の基本構成と同様の効果を得ることができる。

図６は、第２の変形例に係るコンパレータＴＣｂの構成を示す回路図である。図６のコンパレータＴＣｂでは、比較増幅部２０ｂは、図２の比較増幅部２０と図４の比較増幅部２０ａを組み合わせた構成となっている。

リセット部３０ｂは、正側ラインＬＰの電位（正側出力信号ＯＰ）と負側ラインＬＮの電位（負側出力信号ＯＮ）を所定の電圧Ｖｃに初期化するために設けられている。所定の電圧Ｖｃは任意であるが、たとえば電源電圧Ｖｄｄと接地電圧ＶＧＮＤの中点電圧、あるいは差動信号ＩＰ／ＩＮのコモン電圧であってもよい。以下、Ｖｃをセンター電圧と呼ぶ。リセット部３０ｂは、センター電圧Ｖｃを生成する電圧源３１と、リセットスイッチＳＷｒ１ｂ、ＳＷｒ２ｂを含む。

図７は、図６のコンパレータＴＣｂの動作を示すタイムチャートである。各信号の遷移のタイミングは、図３、図５と同様である。時刻ｔ１前の初期状態において、正側ラインＬＰ、負側ラインＬＮの電位が、ハイレベルとローレベルのセンター電圧Ｖｃに初期化されているため、差動信号ＩＰ／ＩＮがハイレベル（１）の場合、ローレベル（０）の場合を、平等に評価することが可能である。図７の回路では、時刻ｔ３において制御信号φ３、φ３＃を同時に遷移させることが望ましいため、タイミングの調整がやや困難となるが、上述の利点はこの困難さを補って余りある。

図８は、図２のコンパレータＴＣの動作を示す第２のタイムチャートである。図２の構成は、上述したものと同様である。

時刻ｔ２以前の状態は図３と同様である。図３および図８のタイムチャートでは、時刻ｔ２に制御信号φ２がハイレベルに遷移し、第２正側スイッチＳＷ２ｐ、第２負側スイッチＳＷ２ｎがオンし、比較増幅部２０の前後のキャパシタの間で電荷の移動が起こる。

図８のタイムチャートにおいて、その後、時刻ｔ３に第２制御信号φ２をローレベルとし、第２正側スイッチＳＷ２ｐ、第２負側スイッチＳＷ２ｎをオフする。つまり入力ホールド部１０を比較増幅部２０から切り離す。

続いて時刻ｔ４に第１制御信号φ１をハイレベルとし、入力ホールド部１０をトラッキング状態に戻す。

続く時刻ｔ５に第３制御信号φ３をハイレベルとし、比較増幅部２０を活性化させる。以降の動作は図３のタイムチャートと同様である。

このように、いくつかの制御信号の遷移タイミングを変更しても、コンパレータＴＣは差動信号ＩＰ／ＩＮをサンプリングできる。なお当業者には、図８のタイムチャートが、図４、図６のコンパレータＴＣａ、ＴＣｂにも適用できることが理解されよう。

図９は、第３の変形例に係るコンパレータＴＣｃの構成を示す回路図である。図９のコンパレータＴＣｃは、図２のコンパレータＴＣと比べて、出力部４０ｃの構成が異なっている。具体的には、正側出力信号ＯＰと負側出力信号ＯＮの電位差に応じた信号を発生するコンパレータ素子に代えて、レベルシフタ（あるいはバッファ）４２ｃが設けられている。レベルシフタ４２ｃは、正側ラインＬＰおよび負側ラインＬＮの信号ＯＰ／ＯＮの一方（図９ではＯＰ）を受け、これを後段の回路に最適な電圧レベルにシフトする。負側出力信号ＯＮ側をラッチして出力してもよい。図９の変形例は、図４、図６のコンパレータＴＣａ、ＴＣｂにも適用できる。つまり、リセット部３０より後段の回路形式は任意である。

図１０は、第４の変形例に係るコンパレータＴＣｄの構成を示す回路図である。図１０のコンパレータＴＣｄについて、図６のコンパレータＴＣｂとの相違点を説明する。図１０の比較増幅部２０ｄによって、入力側の正側ラインＬＰ１と出力側の正側ラインＬＰ２が分離され、入力側の負側ラインＬＮ１と負側ラインＬＮ２が分離される。第１インバータ２２ｄは、正側ラインＬＰ１の信号を受け、負側ラインＬＮ２へと出力する。第２インバータ２４ｄは、負側ラインＬＮ１の信号を受け、正側ラインＬＰ２へと出力する。

第１インバータ２２ｄは、トランジスタＰＭＯＳ、ＮＭＯＳ１、ＮＭＯＳ２を備える。第１インバータ２２ｄは、トランジスタＮＭＯＳ１のゲートに入力された信号を反転増幅し、トランジスタＮＭＯＳ１のドレイン（ＰＭＯＳのドレイン）から出力する。トランジスタＰＭＯＳとＮＭＯＳ２のゲートは共通に接続され、第２インバータ２４ｄの出力信号ＯＰによってバイアスされている。第２インバータ２４ｄは第１インバータ２２ｄと同様に構成され、第１インバータ２２ｄに対して対称に接続される。

続いて図１０のコンパレータＴＣｄの動作を説明する。図１１は、図１０のコンパレータＴＣｄの動作を示すタイムチャートである。

図１０のコンパレータＴＣｄでは、第１インバータ２２ｄおよび第２インバータ２４ｄの入力側と出力側が分離されているため、第１キャパシタＣ１と第３キャパシタＣ３の間、第２キャパシタＣ２と第４キャパシタＣ４の間の電荷配分の過程がない。言い換えれば、比較増幅部２０の入力容量が、図６あるいはその他の構成に比べて小さい。そのため、図７のタイムチャートに比べて、第２制御信号φ２の立ち上がり（ポジティブエッジ：時刻ｔ２）と第３制御信号φ３の立ち上がり（時刻ｔ３）の時間差τを短くすることができる。

図１０の比較増幅部２０ｄ単体の動作速度は、図６の比較増幅部２０ｂ単体の動作速度に比べて遅くなるが、コンパレータＴＣｄ全体の動作速度を比較した場合には、時間差τを短くなることにより高速化を図ることができる。

比較増幅部２０ｄの入力部に使われているインバータ２２ｄ、２４ｄそれぞれのトランジスタＮＭＯＳ１のしきい値電圧にミスマッチがあった場合、それがそのままコンパレータの入力オフセット電圧に加算されてしまう。しかしながら、コンパレータＴＣｄを半導体試験装置に利用する場合、オフセットは装置のイニシャライズでキャンセルできるため、大きな問題とはならない。

図１０のコンパレータＴＣｄには、以下の変形例が存在する。
１． 図２と同様に、第１インバータ２２ｄ、第２インバータ２４ｄの電源端子（ＰＭＯＳのソース）を第１固定電圧（電源電圧Ｖｄｄ）で固定し、リセット部３０によって正側ラインＬＰ、負側ラインＬＮの電位を第１固定電圧（電源電圧Ｖｄｄ）にリセットする構成
２． 図４と同様に、第１インバータ２２ｄ、第２インバータ２４ｄの電源端子（ＮＭＯＳ２のソース）を第１固定電圧（接地電圧ＶＧＮＤ）で固定し、リセット部３０ａによって正側ラインＬＰ、負側ラインＬＮの電位を第１固定電圧（接地電圧ＶＧＮＤ）にリセットする構成

実施の形態にもとづき、本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が可能である。

１００…ＡＴＥ、１０２…ＤＵＴ、ＴＣ…コンパレータ、１０…入力ホールド部、２０…比較増幅部、２２…第１インバータ、２４…第２インバータ、２６…活性化スイッチ、ＬＮ…負側ライン、ＬＰ…正側ライン、ＩＮ…負側差動信号、ＩＰ…正側差動信号、ＴＰ…正側入力端子、ＴＮ…負側入力端子、ＯＰ…正側出力信号、ＯＮ…負側出力信号、３０…リセット部、ＳＷｒ１…第１リセットスイッチ、ＳＷｒ２…第２リセットスイッチ、４０…出力部、４２…コンパレータ素子、４４…ラッチ回路、Ｃ１…第１キャパシタ、Ｃ２…第２キャパシタ、Ｃ３…第３キャパシタ、Ｃ４…第４キャパシタ、５０…電源端子、５２…接地端子、ＳＷ１ｐ…第１正側スイッチ、ＳＷ２ｐ…第２正側スイッチ、ＳＷ１ｎ…第１負側スイッチ、ＳＷ２ｎ…第２負側スイッチ。

Claims (13)

1. 正側差動信号と負側差動信号からなる差動信号ペアを受け、設定されたタイミングで前記差動信号ペアの振幅レベルを判定してラッチするコンパレータであって、
   前記正側差動信号が入力される正側入力端子と、
   前記負側差動信号が入力される負側入力端子と、
   第１固定電圧が与えられた第１固定電圧端子と、
   第２固定電圧が与えられた第２固定電圧端子と、
   前記正側差動信号が伝搬する正側ラインと、
   前記負側差動信号が伝搬する負側ラインと、
   前記正側ラインの信号および前記負側ラインの信号のレベルを比較し、比較結果をラッチする比較増幅部と、
   を備え、前記比較増幅部は、
   その入力端子が前記正側ラインと接続され、その出力端子が前記負側ラインと接続され、その一方の電源端子が第１固定電圧端子と接続された第１インバータと、
   その入力端子が前記負側ラインと接続され、その出力端子が前記正側ラインと接続され、その一方の電源端子が前記第１固定電圧端子と接続された第２インバータと、
   前記第１、第２インバータの共通接続された他方の電源端子に、前記第１固定電圧を出力して前記比較増幅部を不活性化する状態と、前記第２固定電圧を出力して前記比較増幅部を活性化する状態と、が選択的に切りかえ可能な第１活性化スイッチと、
   を含み、
   前記比較増幅部が活性化された後のタイミングにおける前記正側ラインの信号と前記負側ラインの信号の少なくとも一方に応じた信号を出力することを特徴とするラッチ機能付きコンパレータ。
2. 前記比較増幅部の前段に設けられ、前記正側入力端子と前記正側ラインの間、前記負側入力端子と前記負側ラインの間の遮断、導通を切りかえる入力ホールド部をさらに備えることを特徴とする請求項１に記載のラッチ機能付きコンパレータ。
3. 前記入力ホールド部が前記正側入力端子と前記正側ラインの間、前記負側入力端子と前記負側ラインの間を遮断し、かつ前記比較増幅部が不活性化されるステップと、
   前記入力ホールド部が、前記正側差動信号を前記正側ラインに、前記負側差動信号を前記負側ラインに供給するステップと、
   前記比較増幅部を活性化状態とするステップと、
   前記入力ホールド部が、前記正側入力端子と前記正側ラインの間、前記負側入力端子と前記負側ラインの間を遮断するステップと、
   前記比較増幅部の出力信号を後段の回路へと出力するステップと、
   を実行することを特徴とする請求項２に記載のラッチ機能付きコンパレータ。
4. 前記入力ホールド部が前記正側入力端子と前記正側ラインの間、前記負側入力端子と前記負側ラインの間を遮断し、かつ前記比較増幅部が不活性状態となるステップと、
   前記入力ホールド部が、前記正側差動信号を前記正側ラインに、前記負側差動信号を前記負側ラインに供給するステップと、
   前記入力ホールド部が、前記正側入力端子と前記正側ラインの間、前記負側入力端子と前記負側ラインの間を遮断するステップと、
   前記比較増幅部を活性化状態とするステップと、
   前記比較増幅部の出力信号を後段の回路へと出力するステップと、
   を実行することを特徴とする請求項２に記載のラッチ機能付きコンパレータ。
5. 前記正側ラインおよび前記負側ラインそれぞれの電位を、前記第１固定電圧に初期化するリセット部をさらに備えることを特徴とする請求項１に記載のラッチ機能付きコンパレータ。
6. 前記正側ラインおよび前記負側ラインそれぞれの電位を、前記第１固定電圧に初期化するリセット部をさらに備え、
   前記比較増幅部の出力信号を後段の回路に出力した後に、前記リセット部が前記正側ライン、前記負側ラインの電位を初期化するステップを更に実行することを特徴とする請求項３または４に記載のラッチ機能付きコンパレータ。
7. 前記比較増幅部は、共通接続された前記第１、第２インバータの前記一方の電源端子に、前記第１固定電圧または第２固定電圧を印加する第２活性化スイッチをさらに含むことを特徴とする請求項１から６のいずれかに記載のラッチ機能付きコンパレータ。
8. 前記正側ラインおよび前記負側ラインそれぞれの電位を、所定の電圧に初期化するリセット部をさらに備えることを特徴とする請求項７に記載のラッチ機能付きコンパレータ。
9. 前記入力ホールド部は、指定されたタイミングで前記正側差動信号と前記負側差動信号をホールドする機能をさらに有することを特徴とする請求項２から４のいずれかに記載のラッチ機能付きコンパレータ。
10. 前記比較増幅部は、入力側の正側ラインと出力側の正側ラインを分離し、入力側の負側ラインと出力側の負側ラインを分離するダイナミックコンパレータであることを特徴とする請求項１から９のいずれかに記載のラッチ機能付きコンパレータ。
11. 前記正側ラインの信号と前記負側ラインの信号を比較し、比較結果を後段の回路へと出力するコンパレータ素子をさらに備えることを特徴とする請求項１から９のいずれかに記載のラッチ機能付きコンパレータ。
12. 前記正側ラインの信号または前記負側ラインの信号の一方を受け、その信号に応じた信号を後段の回路に出力するバッファ回路をさらに備えることを特徴とする請求項１から９のいずれかに記載のラッチ機能付きコンパレータ。
13. 被試験デバイスから出力される差動信号を受ける、請求項１から１２のいずれかに記載のラッチ機能付きコンパレータを備えることを特徴とする試験装置。

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