JP2010200302A - ラッチ機能付きコンパレータおよびそれを用いた試験装置 - Google Patents
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Abstract
【解決手段】比較増幅部20は、正側ラインLPの信号および負側ラインLNの信号のレベルを比較し、比較結果をラッチする。第1インバータ22は、その入力端子が正側ラインLPと接続され、その出力端子が負側ラインLNと接続される。第2インバータ24は、その入力端子が負側ラインLNと接続され、その出力端子が正側ラインLPと接続される。
活性化スイッチ26は、共通接続されたインバータ22、24の他方の電源端子に、電源電圧Vddを出力して比較増幅部20を不活性化する状態と、接地電圧VGNDを出力して比較増幅部20を活性化する状態と、を選択的に切りかえる。コンパレータTCは、比較増幅部20が活性化された後のタイミングにおける正側ラインLPの信号OPと負側ラインLNの信号ONの少なくとも一方に応じた信号を出力する。
【選択図】図2
Description
電源端子50(第1固定電圧端子)には、第1固定電圧として電源電圧Vddが与えられており、接地端子52(第2固定電圧端子)には、第2固定電圧として接地電圧VGNDが与えられる。
第1インバータ22の入力端子は正側ラインLPと接続され、その出力端子は負側ラインLNと接続される。第1インバータ22の一方の電源端子(PMOSのソース)は、電源端子50(第1固定電圧端子)と接続される。
第3制御信号φ3がアサートされると(ハイレベル)、活性化スイッチ26の出力電圧は第2固定電圧(接地電圧VGND)となり、第1インバータ22および第2インバータ24が活性化される。
図4は、第1の変形例に係るコンパレータTCaの構成を示す回路図である。図2との相違点を中心に説明する。図4のコンパレータTCaでは、比較増幅部20aおよびリセット部30aの構成が、図2のそれらと異なっている。
この変形例によっても、図2の基本構成と同様の効果を得ることができる。
1. 図2と同様に、第1インバータ22d、第2インバータ24dの電源端子(PMOSのソース)を第1固定電圧(電源電圧Vdd)で固定し、リセット部30によって正側ラインLP、負側ラインLNの電位を第1固定電圧(電源電圧Vdd)にリセットする構成
2. 図4と同様に、第1インバータ22d、第2インバータ24dの電源端子(NMOS2のソース)を第1固定電圧(接地電圧VGND)で固定し、リセット部30aによって正側ラインLP、負側ラインLNの電位を第1固定電圧(接地電圧VGND)にリセットする構成
Claims (13)
- 正側差動信号と負側差動信号からなる差動信号ペアを受け、設定されたタイミングで前記差動信号ペアの振幅レベルを判定してラッチするコンパレータであって、
前記正側差動信号が入力される正側入力端子と、
前記負側差動信号が入力される負側入力端子と、
第1固定電圧が与えられた第1固定電圧端子と、
第2固定電圧が与えられた第2固定電圧端子と、
前記正側差動信号が伝搬する正側ラインと、
前記負側差動信号が伝搬する負側ラインと、
前記正側ラインの信号および前記負側ラインの信号のレベルを比較し、比較結果をラッチする比較増幅部と、
を備え、前記比較増幅部は、
その入力端子が前記正側ラインと接続され、その出力端子が前記負側ラインと接続され、その一方の電源端子が第1固定電圧端子と接続された第1インバータと、
その入力端子が前記負側ラインと接続され、その出力端子が前記正側ラインと接続され、その一方の電源端子が前記第1固定電圧端子と接続された第2インバータと、
前記第1、第2インバータの共通接続された他方の電源端子に、前記第1固定電圧を出力して前記比較増幅部を不活性化する状態と、前記第2固定電圧を出力して前記比較増幅部を活性化する状態と、が選択的に切りかえ可能な第1活性化スイッチと、
を含み、
前記比較増幅部が活性化された後のタイミングにおける前記正側ラインの信号と前記負側ラインの信号の少なくとも一方に応じた信号を出力することを特徴とするラッチ機能付きコンパレータ。 - 前記比較増幅部の前段に設けられ、前記正側入力端子と前記正側ラインの間、前記負側入力端子と前記負側ラインの間の遮断、導通を切りかえる入力ホールド部をさらに備えることを特徴とする請求項1に記載のラッチ機能付きコンパレータ。
- 前記入力ホールド部が前記正側入力端子と前記正側ラインの間、前記負側入力端子と前記負側ラインの間を遮断し、かつ前記比較増幅部が不活性化されるステップと、
前記入力ホールド部が、前記正側差動信号を前記正側ラインに、前記負側差動信号を前記負側ラインに供給するステップと、
前記比較増幅部を活性化状態とするステップと、
前記入力ホールド部が、前記正側入力端子と前記正側ラインの間、前記負側入力端子と前記負側ラインの間を遮断するステップと、
前記比較増幅部の出力信号を後段の回路へと出力するステップと、
を実行することを特徴とする請求項2に記載のラッチ機能付きコンパレータ。 - 前記入力ホールド部が前記正側入力端子と前記正側ラインの間、前記負側入力端子と前記負側ラインの間を遮断し、かつ前記比較増幅部が不活性状態となるステップと、
前記入力ホールド部が、前記正側差動信号を前記正側ラインに、前記負側差動信号を前記負側ラインに供給するステップと、
前記入力ホールド部が、前記正側入力端子と前記正側ラインの間、前記負側入力端子と前記負側ラインの間を遮断するステップと、
前記比較増幅部を活性化状態とするステップと、
前記比較増幅部の出力信号を後段の回路へと出力するステップと、
を実行することを特徴とする請求項2に記載のラッチ機能付きコンパレータ。 - 前記正側ラインおよび前記負側ラインそれぞれの電位を、前記第1固定電圧に初期化するリセット部をさらに備えることを特徴とする請求項1に記載のラッチ機能付きコンパレータ。
- 前記正側ラインおよび前記負側ラインそれぞれの電位を、前記第1固定電圧に初期化するリセット部をさらに備え、
前記比較増幅部の出力信号を後段の回路に出力した後に、前記リセット部が前記正側ライン、前記負側ラインの電位を初期化するステップを更に実行することを特徴とする請求項3または4に記載のラッチ機能付きコンパレータ。 - 前記比較増幅部は、共通接続された前記第1、第2インバータの前記一方の電源端子に、前記第1固定電圧または第2固定電圧を印加する第2活性化スイッチをさらに含むことを特徴とする請求項1から6のいずれかに記載のラッチ機能付きコンパレータ。
- 前記正側ラインおよび前記負側ラインそれぞれの電位を、所定の電圧に初期化するリセット部をさらに備えることを特徴とする請求項7に記載のラッチ機能付きコンパレータ。
- 前記入力ホールド部は、指定されたタイミングで前記正側差動信号と前記負側差動信号をホールドする機能をさらに有することを特徴とする請求項2から4のいずれかに記載のラッチ機能付きコンパレータ。
- 前記比較増幅部は、入力側の正側ラインと出力側の正側ラインを分離し、入力側の負側ラインと出力側の負側ラインを分離するダイナミックコンパレータであることを特徴とする請求項1から9のいずれかに記載のラッチ機能付きコンパレータ。
- 前記正側ラインの信号と前記負側ラインの信号を比較し、比較結果を後段の回路へと出力するコンパレータ素子をさらに備えることを特徴とする請求項1から9のいずれかに記載のラッチ機能付きコンパレータ。
- 前記正側ラインの信号または前記負側ラインの信号の一方を受け、その信号に応じた信号を後段の回路に出力するバッファ回路をさらに備えることを特徴とする請求項1から9のいずれかに記載のラッチ機能付きコンパレータ。
- 被試験デバイスから出力される差動信号を受ける、請求項1から12のいずれかに記載のラッチ機能付きコンパレータを備えることを特徴とする試験装置。
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