JP2010200302A - ラッチ機能付きコンパレータおよびそれを用いた試験装置 - Google Patents

ラッチ機能付きコンパレータおよびそれを用いた試験装置 Download PDF

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Abstract

【課題】高速な応答性を有するラッチ機能付きのコンパレータを提供する。
【解決手段】比較増幅部20は、正側ラインLPの信号および負側ラインLNの信号のレベルを比較し、比較結果をラッチする。第1インバータ22は、その入力端子が正側ラインLPと接続され、その出力端子が負側ラインLNと接続される。第2インバータ24は、その入力端子が負側ラインLNと接続され、その出力端子が正側ラインLPと接続される。
活性化スイッチ26は、共通接続されたインバータ22、24の他方の電源端子に、電源電圧Vddを出力して比較増幅部20を不活性化する状態と、接地電圧VGNDを出力して比較増幅部20を活性化する状態と、を選択的に切りかえる。コンパレータTCは、比較増幅部20が活性化された後のタイミングにおける正側ラインLPの信号OPと負側ラインLNの信号ONの少なくとも一方に応じた信号を出力する。
【選択図】図2

Description

本発明は、差動信号のレベルを判定するラッチ機能付きのコンパレータに関する。
半導体デバイス間で信号を高速に伝送するために差動信号が利用される。差動インタフェースを備える半導体デバイスを試験する試験装置は、試験対象の半導体デバイス(以下、DUT:Device Under Test)から出力される差動信号を受け、あるタイミングでその値を比較判定してラッチするコンパレータ(タイミングタイミング)を備える。試験装置は、タイミングコンパレータの出力信号にもとづいて、DUTの良否を判定し、不良箇所を特定し、あるいはその性能を評価する。
近年、半導体デバイス間のデータ伝送レートは上昇の一途をたどっており、試験装置に要求される応答速度もそれに応じて高まっている。したがって、タイミングコンパレータには、従来にも増して高速な応答性(高利得)が要求される。
特許文献1の図1には、ラッチ機能付きのコンパレータが開示されている。このコンパレータは、初段の差動アンプと、差動アンプの出力をラッチするラッチ回路を備える。この構成では、差動アンプの電源電圧に比べて、入力電圧範囲が狭くなるという問題が生ずる場合がある。その対策として電源電圧−接地電圧のフルレンジで動作するRail-to-Railアンプを用いると、その引き替えとして動作速度が低下する。また、2つの入力信号の電位差が小さいと、回路が不安定となり発振に至るおそれがある。その対策としてヒステリシスを持たせると、引き替えとして不感帯が生じ、感度が低下する。
米国特許第6,211,705B1号明細書 米国特許第4,558,241号明細書 米国特許第4,608,670号明細書 米国特許第4,461,965号明細書 米国特許第4,485,317号明細書
本発明はかかる状況においてなされたものであり、そのある態様の例示的な目的のひとつは、高速な応答性を有するラッチ機能付きのコンパレータの提供にある。
本発明のある態様は、正側差動信号と負側差動信号からなる差動信号ペアを受け、設定されたタイミングで差動信号ペアの振幅レベルを判定してラッチするコンパレータに関する。ラッチ機能付きコンパレータは、正側差動信号が入力される正側入力端子と、負側差動信号が入力される負側入力端子と、第1固定電圧が与えられた第1固定電圧端子と、第2固定電圧が与えられた第2固定電圧端子と、正側差動信号が伝搬する正側ラインと、負側差動信号が伝搬する負側ラインと、正側ラインの信号および負側ラインの信号のレベルを比較し、比較結果をラッチする比較増幅部と、を備え、比較増幅部は、その入力端子が正側ラインと接続され、その出力端子が負側ラインと接続され、その一方の電源端子が第1固定電圧端子と接続された第1インバータと、その入力端子が負側ラインと接続され、その出力端子が正側ラインと接続され、その一方の電源端子が第1固定電圧端子と接続された第2インバータと、第1、第2インバータの共通接続された他方の電源端子に、第1固定電圧を出力して比較増幅部を不活性化する状態と、第2固定電圧を出力して比較増幅部を活性化する状態と、が選択的に切りかえ可能な第1活性化スイッチと、を含む。コンパレータは、比較増幅部が活性化された後のタイミングにおける正側ラインの信号と負側ラインの信号の少なくとも一方に応じた信号を出力する。
この態様によると、比較増幅部としてダイナミックコンパレータを用いることにより、高速な応答が実現できる。
本発明の別の態様は、上述のラッチ機能付きコンパレータを備えた試験装置に関する。ラッチ機能付きコンパレータは、被試験デバイスから出力される差動信号を受け、指定されたタイミングでその値を判定する。
なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置などの間で相互に置換したものもまた、本発明の態様として有効である。
本発明のある態様によれば、高速なラッチ機能付きコンパレータが提供される。
実施の形態に係るATE全体の構成を示すブロックである。 実施の形態に係るラッチ機能付きコンパレータの構成を示す回路図である。 図2のコンパレータの動作を示すタイムチャートである。 第1の変形例に係るコンパレータの構成を示す回路図である。 図4のコンパレータの動作を示すタイムチャートである。 第2の変形例に係るコンパレータの構成を示す回路図である。 図6のコンパレータの動作を示すタイムチャートである。 図2のコンパレータの動作を示す第2のタイムチャートである。 第3の変形例に係るコンパレータの構成を示す回路図である。 第4の変形例に係るコンパレータの構成を示す回路図である。 図10のコンパレータの動作を示すタイムチャートである。
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
本明細書において、「部材Aが、部材Bに接続された状態」とは、部材Aと部材Bが物理的に直接的に接続される場合や、部材Aと部材Bが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。同様に、「部材Cが、部材Aと部材Bの間に設けられた状態」とは、部材Aと部材C、あるいは部材Bと部材Cが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
以下で説明する実施の形態は、差動インタフェースを有する被試験デバイス(DUT)を試験する自動検査装置(ATE:Automatic Test Equipment)に関する。図1は、実施の形態に係るATE100全体の構成を示すブロックである。
ATE100はDUT102と差動伝送線路を介して接続され、DUT102から出力される差動信号ペア(単に差動信号ともいう差動信号)Doを受け、任意のタイミングにおいて、そのレベルを判定する。DUT102は、たとえばメモリであり、ATE100は、DUT102の良否を判定し、あるいは不良箇所を特定する機能を有する。ただしDUTはメモリに限定されず、任意のデバイスであってよい。
ATE100は、パターン発生器(PG)1、タイミング発生器(TG)2、波形整形器(FC:Format Controller)3、ドライバDR、コンパレータ(タイミングコンパレータとも称される)TC、判定部5を備える。ドライバDRおよびコンパレータTCは、ピンエレクトロニクス4と総称される。なおATE100の構成は例示であり、これと異なるアーキテクチャを利用してもよい。
パターン発生器1は、タイミングセット信号(以下、「TS信号」という。)を生成して、タイミング発生器2に供給する。タイミング発生器2は、TS信号により指定されたタイミングデータにもとづいて周期クロックCKp及び遅延クロックCKdを発生して、周期クロックCKpをパターン発生器1に供給し、遅延クロックCKdを波形整形器3に供給する。そして、パターン発生器1は、DUT102が有する複数の記憶領域であるブロックのそれぞれを示すアドレスADRS、及び複数のブロックのそれぞれに書き込むべき複数の試験パターンデータDtを発生して、波形整形器3に供給する。
波形整形器3は、タイミング発生器2から供給された遅延クロックCKdにもとづいて、パターン発生器1が発生した試験パターンデータDtに応じた試験パターン信号Stを生成する。そして、波形整形器3は、パターン発生器1から供給されたアドレスADRS、及び生成した試験パターン信号Stを、ライトドライバDRを介してDUT102に供給する。
また、パターン発生器1は、DUT102がアドレスADRS及び試験パターン信号Stに応じて出力すべき出力データである期待値データDexpを予め発生して、判定部5に供給する。
コンパレータTCは、DUT102からアドレスADRSに対応する差動信号Doを受け、設定された任意のタイミングでそのレベルを判定し、判定結果をラッチして後段の判定部5へと出力する。判定部5は、DUT102から読み出されたデータDoのレベルとパターン発生器1から供給された期待値データDexpのレベルとを比較して、DUT102の良否を判定する。
図2は、実施の形態に係るラッチ機能付きコンパレータTCの構成を示す回路図である。コンパレータTCは、図1のコンパレータTCとして好適に利用可能であるが、その他の用途にも利用可能である。
コンパレータTCは、負側差動信号INと正側差動信号IPからなる差動信号Doを受け、制御信号(φ3)によって設定されるタイミングで、差動信号Doの振幅レベルを判定し、ラッチする。
コンパレータTCは、入力ホールド部10、比較増幅部20、リセット部30、出力部40、第1キャパシタC1〜第4キャパシタC4を備える。
正側入力端子TPには正側差動信号IPが入力され、負側入力端子TNには、負側差動信号INが入力される。
電源端子50(第1固定電圧端子)には、第1固定電圧として電源電圧Vddが与えられており、接地端子52(第2固定電圧端子)には、第2固定電圧として接地電圧VGNDが与えられる。
正側ラインLPには正側差動信号IP(入力ホールド部10によってホールドされた信号HP)が伝搬する。負側ラインLNには、負側差動信号IN(入力ホールド部10によってホールドされた信号HN)が伝搬する。
比較増幅部20は、第1インバータ22、第2インバータ24、活性化スイッチ26を含む。比較増幅部20はダイナミックコンパレータ、あるいはセンスラッチなどと称される形式で構成される。
第1インバータ22、第2インバータ24、活性化スイッチ26は、CMOS側インバータである。
第1インバータ22の入力端子は正側ラインLPと接続され、その出力端子は負側ラインLNと接続される。第1インバータ22の一方の電源端子(PMOSのソース)は、電源端子50(第1固定電圧端子)と接続される。
第2インバータ24の入力端子は負側ラインLNと接続され、その出力端子は正側ラインLPと接続される。第2インバータ24の一方の電源端子(PMOSのソース)は、電源端子(第1固定電圧端子)50と接続され、その他方の電源端子(NMOSのソース)は第1インバータ22の他方の電源端子(NMOSのソース)と共通に接続される。つまり第1インバータ22および第2インバータ24はクロスカップリングされている。
活性化スイッチ26は、共通接続された第1インバータ22、第2インバータ24の他方の電源端子(NMOSのソース)に、電源電圧(第1固定電圧)Vddまたは接地電圧(第2固定電圧)VGNDを印加する。活性化スイッチ26の入力端子には第3制御信号φ3が入力される。
第3制御信号φ3がネゲートされる間(ローレベル)、活性化スイッチ26の出力電圧は第1固定電圧(電源電圧Vdd)となり、第1インバータ22および第2インバータ24は不活性化されている。
第3制御信号φ3がアサートされると(ハイレベル)、活性化スイッチ26の出力電圧は第2固定電圧(接地電圧VGND)となり、第1インバータ22および第2インバータ24が活性化される。
第1キャパシタC1、第2キャパシタC2はそれぞれ、正側ラインLP、負側ラインLNにカップリングされる。第1キャパシタC1、第2キャパシタC2は、MIM(Metal Insulator Metal)容量を用いて明示的に形成してもよいが、その容量値が適切である場合には寄生容量(トランジスタのゲート容量や配線の容量)を利用してもよい。また、図2において、第1キャパシタC1、第2キャパシタC2は正側ラインLP、負側ラインLNと対接地間に設けられるが、正側ラインLPと負側ラインLNの間を単一のキャパシタでカップリングしてもよい。
入力ホールド部10は、比較増幅部20の前段に設けられる。入力ホールド部10は、比較増幅部20の入力端子と、正側入力端子TP、負側入力端子TNを電気的に切り離す機能を有する。入力ホールド部10は、第1制御信号φ1が指示するタイミングで差動信号IP/INをホールドする。そして、第2制御信号φ2が指定するタイミングで、ホールドした差動信号HN/HPを後段の比較増幅部20へと出力する。
入力ホールド部10は、第1正側スイッチSW1p、第2正側スイッチSW2p、第1負側スイッチSW1n、第2負側スイッチSW2n、第3キャパシタC3、第4キャパシタC4を含む。
第1正側スイッチSW1p、第2正側スイッチSW2pは、正側入力端子TPと正側ラインLPの間に直列に設けられる。第3キャパシタC3は、第1正側スイッチSW1pと第2正側スイッチSW2p間の経路と、接地間をカップリングする。第1正側スイッチSW1pは第1制御信号φ1がアサートされる(ハイレベル)ときオン、第2正側スイッチSW2pは第2制御信号φ2がアサートされる(ハイレベル)ときオンする。第1正側スイッチSW1pをオン、第2正側スイッチSW2pをオフした状態では、第3キャパシタC3の電位(正側ホールド信号HP)は正側差動信号IPに追従する。あるタイミングで制御信号φ1をネゲート(ローレベル)とすると、第1正側スイッチSW1pがオフし、第3キャパシタC3にそのタイミングでの正側差動信号IPがホールドされる。第2制御信号φ2をアサートし、第2正側スイッチSW2pをオンすると、ホールドした正側ホールド信号HPが正側ラインLPへと供給される。
第1負側スイッチSW1n、第2負側スイッチSW2n、第4キャパシタC4も同様に接続され、負側差動信号INをホールドする。
第1キャパシタC1、第2キャパシタC2と同様、第3キャパシタC3、第4キャパシタC4はMIM容量であってもよいし、寄生容量であってもよい。また第3キャパシタC3、第4キャパシタC4を設ける代わりに、正側ホールド信号HPが生ずるラインと負側ホールド信号HNが生ずるラインの間を、単一のキャパシタでカップリングしてもよい。
なお、正側入力端子TP、負側入力端子TNの前段の回路が、比較増幅部20に対する信号を遮断する性質を有する場合、言い換えれば、正側ラインLP、負側ラインLNの信号が前段の回路に影響を及ぼさない場合には、入力ホールド部10そのもの、あるいは入力ホールド部10内部のいくつかのスイッチを省略することができる。
リセット部30は、正側ラインLPの電位(正側出力信号OP)と負側ラインLNの電位(負側出力信号ON)を第1固定電圧(電源電圧Vdd)に初期化するために設けられている。具体的には、リセット部30は、第1リセットスイッチSWr1、第2リセットスイッチSWr2を含む。第1リセットスイッチSWr1は、正側ラインLPと電源端子50(第1固定電圧端子)の間に設けられる。第2リセットスイッチSWr2は、負側ラインLNと電源端子50の間に設けられる。第1リセットスイッチSWr1、第2リセットスイッチSWr2は、第4制御信号φ4がアサート(ハイレベル)されるとオン、ネゲート(ローレベル)されるとオフとなる。第1リセットスイッチSWr1、第2リセットスイッチSWr2をオンすると、正側ラインLP、負側ラインLNの電位が速やかに第1固定電圧(電源電圧Vdd)にリセットされる。
なお、第1リセットスイッチSWr1、第2リセットスイッチSWr2をオンせずとも、正側ラインLPおよび負側ラインLNは、比較増幅部20を構成するトランジスタによって、弱くではあるが電源電圧Vddに引っ張られている。したがって、コンパレータTCを低速で動作させる場合には、リセット部30を省略することができる。
出力部40は、コンパレータ素子42、ラッチ回路44を含む。コンパレータ素子42は、正側出力信号OP、負側出力信号ONを比較し、シングルエンドの信号(SO)に変換する。ラッチ回路44は第5制御信号φ5がアサートされると(ハイレベル)、出力信号SOの値をラッチする。ラッチされた信号LPは、後段の論理ブロックへと出力される。なお、出力部40は後段の回路に最適な信号形式に変換し、リタイミングすればよく、その回路形式は限定されない。またコンパレータTCの付随的な構成であるため、省略してもよい。
以上が図2のコンパレータTCの構成である。続いてその動作を説明する。図3は、図2のコンパレータTCの動作を示すタイムチャートである。以下のタイムチャートにおいて「X」は不定(Invalid)を示す。
時刻t1以前、第1制御信号φ1がハイレベル、第2制御信号φ2がローレベルであるため、入力ホールド部10はトラッキングモードとして動作し、ホールド信号HP/HNは入力信号IP/INに追従する。この間、第3制御信号φ3はローレベルであるため、比較増幅部20は不活性状態である。また、第4制御信号φ4はハイレベルであるため、正側ラインLP、負側ラインLNの電位は、リセット部30によって電源電圧Vddに固定されている。
時刻t1に第1制御信号φ1がローレベルとなると、ホールド信号HP/HNの値が時刻t1の値にホールドされる。このとき、第4制御信号φ4がローレベルとなり、リセット部30によるリセットが解除される。
続く時刻t2に制御信号φ2がハイレベルに遷移すると、第2正側スイッチSW2pがオンし、第1キャパシタC1と第3キャパシタC3の間で電荷が移動し、電位OPと電位HPが平均化される。負側ラインについても同様である。
続いて時刻t3に第3制御信号φ3をハイレベルとすると、活性化スイッチ26の出力信号が接地電圧VGNDとなり、比較増幅部20が活性化される。比較増幅部20が活性化すると、正側出力信号OPと負側出力信号ONの電位差が、飽和するまで拡大する。
続く時刻t4に、第2制御信号φ2をローレベルとして、第3キャパシタC3、第4キャパシタC4を比較増幅部20から切り離す。
時刻t5に第1制御信号φ1をハイレベルとし、入力ホールド部10とトラッキングモードに戻す。
時刻t6は、第5制御信号φ5をハイレベルとし、正側出力信号OPと負側出力信号ONに応じた信号、つまりコンパレータ素子42の出力信号をラッチする。第5制御信号φ5はその後適切なタイミングでネゲートしておく。
時刻t7に第3制御信号φ3をローレベルとし、比較増幅部20を不活性化する。時刻t7〜t8の期間(ハッチングの箇所)において、正側ラインLP(負側ラインLN)の電位は、不活性状態の比較増幅部2によって、電源電圧Vddに緩やかに引っ張られる。
その後、時刻t8に第4制御信号φ4をハイレベルとすると、リセット部30によって正側出力信号OP、負側出力信号ONが電源電圧Vddに固定される(リセット動作)。この状態は時刻t1以前と同じである。以降、コンパレータTCは同様の動作を繰り返す。
このコンパレータTCによれば、入力信号IP/INを所望のタイミングで高速にサンプリングすることができる。具体的には100ps周期(10GHz)の信号にも追従することができる。また、比較増幅部20にダイナミックコンパレータを用いていることから、非常に高感度(高利得)である。また発振に対する耐性も高い。さらには、接地電圧VGNDから電源電圧Vddまでスイングする差動信号IP/INを受けることができる(Rail-to-rail入力)。
続いて、図2の構成を基本とするいくつかの変形例について説明する。
(第1の変形例)
図4は、第1の変形例に係るコンパレータTCaの構成を示す回路図である。図2との相違点を中心に説明する。図4のコンパレータTCaでは、比較増幅部20aおよびリセット部30aの構成が、図2のそれらと異なっている。
具体的には、第1インバータ22aの一方の電源端子(NMOSのソース)は、接地端子52(第1固定電圧端子)と接続される。また第2インバータ24aの一方の電源端子(NMOSのソース)は、接地端子(第1固定電圧)52と接続され、その他方の電源端子(PMOSのソース)は第1インバータ22aの他方の電源端子(PMOSのソース)と共通に接続される。
活性化スイッチ26aは、共通接続された第1インバータ22a、第2インバータ24aの他方の電源端子(PMOSのソース)に、電源電圧(第2固定電圧)Vddまたは接地電圧(第1固定電圧)VGNDを印加する。活性化スイッチ26aの入力端子には第3制御信号φ3#(#は論理反転)が入力される。
第3制御信号φ3#がネゲートされる間(ハイレベル)、活性化スイッチ26aの出力電圧は第1固定電圧(接地電圧VGND)となり、第1インバータ22aおよび第2インバータ24aは不活性化されている。第3制御信号φ3#がアサートされると(ローレベル)、活性化スイッチ26aの出力電圧は第2固定電圧(電源電圧Vdd)となり、第1インバータ22aおよび第2インバータ24aが活性化される。
リセット部30aは、正側ラインLPの電位(正側出力信号OP)と負側ラインLNの電位(負側出力信号ON)を第1固定電圧(接地電圧VGND)に初期化するために設けられている。具体的には、リセット部30は、正側ラインLPと接地端子52(第1固定電圧端子)の間に設けられた第1リセットスイッチSWr1a、負側ラインLNと接地端子52(第1固定電圧端子)の間に設けられた第2リセットスイッチSWr2aを含む。
つまり図2の構成では、第1固定電圧が電源電圧Vdd、第2固定電圧が接地電圧VGNDであったのに対して、図4では、第1固定電圧が接地電圧VGND、第2固定電圧が電源電圧Vddに入れ替わった構成となっている。
図5は、図4のコンパレータTCaの動作を示すタイムチャートである。図5のタイムチャートは電圧レベルを除いて、各信号の遷移のタイミングは図3のタイムチャートと同様である。
この変形例によっても、図2の基本構成と同様の効果を得ることができる。
図6は、第2の変形例に係るコンパレータTCbの構成を示す回路図である。図6のコンパレータTCbでは、比較増幅部20bは、図2の比較増幅部20と図4の比較増幅部20aを組み合わせた構成となっている。
リセット部30bは、正側ラインLPの電位(正側出力信号OP)と負側ラインLNの電位(負側出力信号ON)を所定の電圧Vcに初期化するために設けられている。所定の電圧Vcは任意であるが、たとえば電源電圧Vddと接地電圧VGNDの中点電圧、あるいは差動信号IP/INのコモン電圧であってもよい。以下、Vcをセンター電圧と呼ぶ。リセット部30bは、センター電圧Vcを生成する電圧源31と、リセットスイッチSWr1b、SWr2bを含む。
図7は、図6のコンパレータTCbの動作を示すタイムチャートである。各信号の遷移のタイミングは、図3、図5と同様である。時刻t1前の初期状態において、正側ラインLP、負側ラインLNの電位が、ハイレベルとローレベルのセンター電圧Vcに初期化されているため、差動信号IP/INがハイレベル(1)の場合、ローレベル(0)の場合を、平等に評価することが可能である。図7の回路では、時刻t3において制御信号φ3、φ3#を同時に遷移させることが望ましいため、タイミングの調整がやや困難となるが、上述の利点はこの困難さを補って余りある。
図8は、図2のコンパレータTCの動作を示す第2のタイムチャートである。図2の構成は、上述したものと同様である。
時刻t2以前の状態は図3と同様である。図3および図8のタイムチャートでは、時刻t2に制御信号φ2がハイレベルに遷移し、第2正側スイッチSW2p、第2負側スイッチSW2nがオンし、比較増幅部20の前後のキャパシタの間で電荷の移動が起こる。
図8のタイムチャートにおいて、その後、時刻t3に第2制御信号φ2をローレベルとし、第2正側スイッチSW2p、第2負側スイッチSW2nをオフする。つまり入力ホールド部10を比較増幅部20から切り離す。
続いて時刻t4に第1制御信号φ1をハイレベルとし、入力ホールド部10をトラッキング状態に戻す。
続く時刻t5に第3制御信号φ3をハイレベルとし、比較増幅部20を活性化させる。以降の動作は図3のタイムチャートと同様である。
このように、いくつかの制御信号の遷移タイミングを変更しても、コンパレータTCは差動信号IP/INをサンプリングできる。なお当業者には、図8のタイムチャートが、図4、図6のコンパレータTCa、TCbにも適用できることが理解されよう。
図9は、第3の変形例に係るコンパレータTCcの構成を示す回路図である。図9のコンパレータTCcは、図2のコンパレータTCと比べて、出力部40cの構成が異なっている。具体的には、正側出力信号OPと負側出力信号ONの電位差に応じた信号を発生するコンパレータ素子に代えて、レベルシフタ(あるいはバッファ)42cが設けられている。レベルシフタ42cは、正側ラインLPおよび負側ラインLNの信号OP/ONの一方(図9ではOP)を受け、これを後段の回路に最適な電圧レベルにシフトする。負側出力信号ON側をラッチして出力してもよい。図9の変形例は、図4、図6のコンパレータTCa、TCbにも適用できる。つまり、リセット部30より後段の回路形式は任意である。
図10は、第4の変形例に係るコンパレータTCdの構成を示す回路図である。図10のコンパレータTCdについて、図6のコンパレータTCbとの相違点を説明する。図10の比較増幅部20dによって、入力側の正側ラインLP1と出力側の正側ラインLP2が分離され、入力側の負側ラインLN1と負側ラインLN2が分離される。第1インバータ22dは、正側ラインLP1の信号を受け、負側ラインLN2へと出力する。第2インバータ24dは、負側ラインLN1の信号を受け、正側ラインLP2へと出力する。
第1インバータ22dは、トランジスタPMOS、NMOS1、NMOS2を備える。第1インバータ22dは、トランジスタNMOS1のゲートに入力された信号を反転増幅し、トランジスタNMOS1のドレイン(PMOSのドレイン)から出力する。トランジスタPMOSとNMOS2のゲートは共通に接続され、第2インバータ24dの出力信号OPによってバイアスされている。第2インバータ24dは第1インバータ22dと同様に構成され、第1インバータ22dに対して対称に接続される。
続いて図10のコンパレータTCdの動作を説明する。図11は、図10のコンパレータTCdの動作を示すタイムチャートである。
図10のコンパレータTCdでは、第1インバータ22dおよび第2インバータ24dの入力側と出力側が分離されているため、第1キャパシタC1と第3キャパシタC3の間、第2キャパシタC2と第4キャパシタC4の間の電荷配分の過程がない。言い換えれば、比較増幅部20の入力容量が、図6あるいはその他の構成に比べて小さい。そのため、図7のタイムチャートに比べて、第2制御信号φ2の立ち上がり(ポジティブエッジ:時刻t2)と第3制御信号φ3の立ち上がり(時刻t3)の時間差τを短くすることができる。
図10の比較増幅部20d単体の動作速度は、図6の比較増幅部20b単体の動作速度に比べて遅くなるが、コンパレータTCd全体の動作速度を比較した場合には、時間差τを短くなることにより高速化を図ることができる。
比較増幅部20dの入力部に使われているインバータ22d、24dそれぞれのトランジスタNMOS1のしきい値電圧にミスマッチがあった場合、それがそのままコンパレータの入力オフセット電圧に加算されてしまう。しかしながら、コンパレータTCdを半導体試験装置に利用する場合、オフセットは装置のイニシャライズでキャンセルできるため、大きな問題とはならない。
図10のコンパレータTCdには、以下の変形例が存在する。
1. 図2と同様に、第1インバータ22d、第2インバータ24dの電源端子(PMOSのソース)を第1固定電圧(電源電圧Vdd)で固定し、リセット部30によって正側ラインLP、負側ラインLNの電位を第1固定電圧(電源電圧Vdd)にリセットする構成
2. 図4と同様に、第1インバータ22d、第2インバータ24dの電源端子(NMOS2のソース)を第1固定電圧(接地電圧VGND)で固定し、リセット部30aによって正側ラインLP、負側ラインLNの電位を第1固定電圧(接地電圧VGND)にリセットする構成
実施の形態にもとづき、本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が可能である。
100…ATE、102…DUT、TC…コンパレータ、10…入力ホールド部、20…比較増幅部、22…第1インバータ、24…第2インバータ、26…活性化スイッチ、LN…負側ライン、LP…正側ライン、IN…負側差動信号、IP…正側差動信号、TP…正側入力端子、TN…負側入力端子、OP…正側出力信号、ON…負側出力信号、30…リセット部、SWr1…第1リセットスイッチ、SWr2…第2リセットスイッチ、40…出力部、42…コンパレータ素子、44…ラッチ回路、C1…第1キャパシタ、C2…第2キャパシタ、C3…第3キャパシタ、C4…第4キャパシタ、50…電源端子、52…接地端子、SW1p…第1正側スイッチ、SW2p…第2正側スイッチ、SW1n…第1負側スイッチ、SW2n…第2負側スイッチ。

Claims (13)

  1. 正側差動信号と負側差動信号からなる差動信号ペアを受け、設定されたタイミングで前記差動信号ペアの振幅レベルを判定してラッチするコンパレータであって、
    前記正側差動信号が入力される正側入力端子と、
    前記負側差動信号が入力される負側入力端子と、
    第1固定電圧が与えられた第1固定電圧端子と、
    第2固定電圧が与えられた第2固定電圧端子と、
    前記正側差動信号が伝搬する正側ラインと、
    前記負側差動信号が伝搬する負側ラインと、
    前記正側ラインの信号および前記負側ラインの信号のレベルを比較し、比較結果をラッチする比較増幅部と、
    を備え、前記比較増幅部は、
    その入力端子が前記正側ラインと接続され、その出力端子が前記負側ラインと接続され、その一方の電源端子が第1固定電圧端子と接続された第1インバータと、
    その入力端子が前記負側ラインと接続され、その出力端子が前記正側ラインと接続され、その一方の電源端子が前記第1固定電圧端子と接続された第2インバータと、
    前記第1、第2インバータの共通接続された他方の電源端子に、前記第1固定電圧を出力して前記比較増幅部を不活性化する状態と、前記第2固定電圧を出力して前記比較増幅部を活性化する状態と、が選択的に切りかえ可能な第1活性化スイッチと、
    を含み、
    前記比較増幅部が活性化された後のタイミングにおける前記正側ラインの信号と前記負側ラインの信号の少なくとも一方に応じた信号を出力することを特徴とするラッチ機能付きコンパレータ。
  2. 前記比較増幅部の前段に設けられ、前記正側入力端子と前記正側ラインの間、前記負側入力端子と前記負側ラインの間の遮断、導通を切りかえる入力ホールド部をさらに備えることを特徴とする請求項1に記載のラッチ機能付きコンパレータ。
  3. 前記入力ホールド部が前記正側入力端子と前記正側ラインの間、前記負側入力端子と前記負側ラインの間を遮断し、かつ前記比較増幅部が不活性化されるステップと、
    前記入力ホールド部が、前記正側差動信号を前記正側ラインに、前記負側差動信号を前記負側ラインに供給するステップと、
    前記比較増幅部を活性化状態とするステップと、
    前記入力ホールド部が、前記正側入力端子と前記正側ラインの間、前記負側入力端子と前記負側ラインの間を遮断するステップと、
    前記比較増幅部の出力信号を後段の回路へと出力するステップと、
    を実行することを特徴とする請求項2に記載のラッチ機能付きコンパレータ。
  4. 前記入力ホールド部が前記正側入力端子と前記正側ラインの間、前記負側入力端子と前記負側ラインの間を遮断し、かつ前記比較増幅部が不活性状態となるステップと、
    前記入力ホールド部が、前記正側差動信号を前記正側ラインに、前記負側差動信号を前記負側ラインに供給するステップと、
    前記入力ホールド部が、前記正側入力端子と前記正側ラインの間、前記負側入力端子と前記負側ラインの間を遮断するステップと、
    前記比較増幅部を活性化状態とするステップと、
    前記比較増幅部の出力信号を後段の回路へと出力するステップと、
    を実行することを特徴とする請求項2に記載のラッチ機能付きコンパレータ。
  5. 前記正側ラインおよび前記負側ラインそれぞれの電位を、前記第1固定電圧に初期化するリセット部をさらに備えることを特徴とする請求項1に記載のラッチ機能付きコンパレータ。
  6. 前記正側ラインおよび前記負側ラインそれぞれの電位を、前記第1固定電圧に初期化するリセット部をさらに備え、
    前記比較増幅部の出力信号を後段の回路に出力した後に、前記リセット部が前記正側ライン、前記負側ラインの電位を初期化するステップを更に実行することを特徴とする請求項3または4に記載のラッチ機能付きコンパレータ。
  7. 前記比較増幅部は、共通接続された前記第1、第2インバータの前記一方の電源端子に、前記第1固定電圧または第2固定電圧を印加する第2活性化スイッチをさらに含むことを特徴とする請求項1から6のいずれかに記載のラッチ機能付きコンパレータ。
  8. 前記正側ラインおよび前記負側ラインそれぞれの電位を、所定の電圧に初期化するリセット部をさらに備えることを特徴とする請求項7に記載のラッチ機能付きコンパレータ。
  9. 前記入力ホールド部は、指定されたタイミングで前記正側差動信号と前記負側差動信号をホールドする機能をさらに有することを特徴とする請求項2から4のいずれかに記載のラッチ機能付きコンパレータ。
  10. 前記比較増幅部は、入力側の正側ラインと出力側の正側ラインを分離し、入力側の負側ラインと出力側の負側ラインを分離するダイナミックコンパレータであることを特徴とする請求項1から9のいずれかに記載のラッチ機能付きコンパレータ。
  11. 前記正側ラインの信号と前記負側ラインの信号を比較し、比較結果を後段の回路へと出力するコンパレータ素子をさらに備えることを特徴とする請求項1から9のいずれかに記載のラッチ機能付きコンパレータ。
  12. 前記正側ラインの信号または前記負側ラインの信号の一方を受け、その信号に応じた信号を後段の回路に出力するバッファ回路をさらに備えることを特徴とする請求項1から9のいずれかに記載のラッチ機能付きコンパレータ。
  13. 被試験デバイスから出力される差動信号を受ける、請求項1から12のいずれかに記載のラッチ機能付きコンパレータを備えることを特徴とする試験装置。
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