TW201830868A - 正反器電路和掃描鏈 - Google Patents

正反器電路和掃描鏈 Download PDF

Info

Publication number
TW201830868A
TW201830868A TW107102521A TW107102521A TW201830868A TW 201830868 A TW201830868 A TW 201830868A TW 107102521 A TW107102521 A TW 107102521A TW 107102521 A TW107102521 A TW 107102521A TW 201830868 A TW201830868 A TW 201830868A
Authority
TW
Taiwan
Prior art keywords
signal
terminal
flip
buffer
test
Prior art date
Application number
TW107102521A
Other languages
English (en)
Other versions
TWI642275B (zh
Inventor
林文一
吉里尚卡爾 古魯莫西
Original Assignee
聯發科技股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 聯發科技股份有限公司 filed Critical 聯發科技股份有限公司
Publication of TW201830868A publication Critical patent/TW201830868A/zh
Application granted granted Critical
Publication of TWI642275B publication Critical patent/TWI642275B/zh

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/01—Details
    • H03K3/012—Modifications of generator to improve response time or to decrease power consumption
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318555—Control logic
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/31712—Input or output aspects
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/31723—Hardware for routing the test signal within the device under test to the circuits to be tested, e.g. multiplexer for multiple core testing, accessing internal nodes
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/31727—Clock circuits aspects, e.g. test clock circuit details, timing aspects for signal generation, circuits for testing clocks
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3177—Testing of logic operation, e.g. by logic analysers
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318552—Clock circuits details
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318572—Input/Output interfaces
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/037—Bistable circuits
    • H03K3/0375—Bistable circuits provided with means for increasing reliability; for protection; for ensuring a predetermined initial state when the supply voltage has been applied; for storing the actual state when the supply voltage fails

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • Mathematical Physics (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

本發明公開一種正反器電路，用於在測試輸入端接收測試訊號且在資料輸入端接收資料訊號，並產生掃描輸出訊號，該正反器電路包括：緩衝器，具有耦合到該測試輸入端的輸入端，以及輸出端；並且還具有第一電源端及第二電源端，其中該緩衝器用以產生緩衝訊號；以及掃描正反器單元，接收該緩衝訊號和該資料訊號，並由測試啟用訊號控制，以根據該緩衝訊號或資料訊號產生該掃描輸出訊號；其中該掃描正反器單元還產生與測試啟用訊號反相的測試啟用反相訊號，該緩衝器的第一電源端接收該測試啟用訊號或測試啟用反相訊號。

Description

正反器電路和掃描鏈
本發明涉及正反器領域，更具體地，涉及一種正反器電路和掃描鏈。
掃描鏈(scan chain)應用於在測試步驟期間檢測組合邏輯塊中的各種製造故障。通常，掃描鏈由幾個串聯的扫描正反器(scan flip-flop)組成。然而，由於制程、電壓和溫度(PVT,process,voltage,and temperature)的變化以及時脈偏移的原因，正反器的保持時間違規(hold-time violation)變得更嚴重。因此，為了解決保持時間違規的問題，在一個正反器的資料輸出端和後面的正反器的掃描輸入端之間的掃描路徑中添加了由複數個緩衝器組成的延遲鏈。這些額外的緩衝器將佔用大面積的電路板。而且，這些額外的緩衝器也會消耗不必要的功率，特別係當掃描鏈在正常模式運轉時。
因此，如何提供一種具有更低功耗的正反器電路和掃描鏈，成為本領域亟需解決的問題。
有鑑於此，本發明提供一種正反器電路和掃描鏈，具有更低的功耗。
根據本發明的第一方面，公開一種正反器電路，用 於在測試輸入端接收測試訊號且在資料輸入端接收資料訊號，並產生掃描輸出訊號，該正反器電路包括：緩衝器，具有耦合到該測試輸入端的輸入端，以及輸出端；並且還具有第一電源端及第二電源端，其中該緩衝器用以產生緩衝訊號；以及掃描正反器單元，接收該緩衝訊號和該資料訊號，並由測試啟用訊號控制，以根據該緩衝訊號或資料訊號產生該掃描輸出訊號；其中該掃描正反器單元還產生與測試啟用訊號反相的測試啟用反相訊號，該緩衝器的第一電源端接收該測試啟用訊號或測試啟用反相訊號。
根據本發明的第二個方面，公開一種掃描鏈，包括：第一正反器和第二正反器，該第一正反器和第二正反器中的每一個均在測試輸入端接收測試訊號，在資料輸入端接收資料訊號，在測試啟用端接收測試啟用訊號，並且在資料輸出端產生掃描輸出訊號；以及組合邏輯電路，耦合於該第一正反器的資料輸出端與該第二正反器的資料輸入端之間，其中該第二正反器通過對應的測試輸入端接收該第一正反器產生的掃描輸出訊號，以作為第二正反器的測試訊號，其中該第一正反器和第二正反器中的每一個均包括：緩衝器，具有耦合到該測試輸入端的輸入端，以及輸出端；並且還具有第一電源端及第二電源端，其中該緩衝器用以產生緩衝訊號；以及 掃描正反器單元，接收該緩衝訊號和該資料訊號，並由測試啟用訊號控制，以根據該緩衝訊號或資料訊號產生該掃描輸出訊號；其中該掃描正反器單元還產生與測試啟用訊號反相的測試啟用反相訊號，該緩衝器的第一電源端接收該測試啟用訊號或測試啟用反相訊號。
本發明提供的正反器電路由於包括緩衝器和掃描正反器單元，緩衝器用以產生緩衝訊號，掃描正反器單元由測試啟用訊號控制，根據緩衝訊號或資料訊號產生掃描輸出訊號，掃描正反器單元還產生與測試啟用訊號反相的測試啟用反相訊號，緩衝器的第一電源端接收測試啟用訊號或測試啟用反相訊號。本發明中採用測試啟用反相信號輸入到緩衝器中，控制緩衝器的延遲時間，從而使觸發電路對接收的信號產生的延遲時間增大，因此，使用較少的緩衝器即可達到預定的延遲時間，從而減少了額外的緩衝器消耗的功耗，降低了觸發電路所需功耗。
1‧‧‧掃描鏈
2、6、9、10、11、12‧‧‧正反器電路
S10、S11、S12、S13、S14、S40、S70、S100‧‧‧訊號
13、14‧‧‧組合邏輯電路
STE‧‧‧測試啟用訊號
TI‧‧‧測試輸入端
DI‧‧‧資料輸入端
TE‧‧‧測試啟用端
CK‧‧‧時脈輸入端
CKA、CKB、CKC、CLK‧‧‧時脈訊號
DQ‧‧‧資料輸出端
STEB‧‧‧測試啟用反相訊號
STI‧‧‧測試訊號
SDI‧‧‧資料訊號
VDD、VSS‧‧‧電源電壓
20、60、70、90‧‧‧緩衝器
20A、20B、60A、60B、90A、90B‧‧‧電源端
S20、S60、S90‧‧‧緩衝訊號
S21、S61、S91‧‧‧輸入訊號
S22、S62、S92、SSI‧‧‧掃描輸出訊號
3、21、61、91‧‧‧多工器
22、62、92‧‧‧D正反器
23、63、93‧‧‧掃描正反器單元
30、31‧‧‧且閘
32‧‧‧或閘
33、40、41、71、72、100、101‧‧‧反相器
330、400、410、700、710、1000、1010‧‧‧PMOS電晶體
331、401、411、701、711、1001、1011‧‧‧NMOS電晶體
N30、N40、N41、N70、N71、N1001、N1011‧‧‧節點
Vtn、Vtp‧‧‧閾值
通過閱讀後續的詳細描述和實施例可以更全面地理解本發明，該實施例參照附圖給出，其中：第1圖示出了本發明一個示例性實施例的掃描鏈的示意圖；第2A圖示出了本發明一個示例性實施例的正反器電路的示意圖； 第2B圖示出了本發明另一個示例性實施例的正反器電路的示意圖；第3圖示出了本發明一個示例性實施例的多工器的示意圖；第4圖示出了第2A圖的正反器電路中的緩衝器的一個示例性實施例的示意圖；第5A圖和5B圖係在各種不同情況下第2A圖的正反器電路的主要訊號的時序圖的示意圖；第6A圖示出了本發明另一個示例性實施例的正反器電路的示意圖；第6B圖示出了本發明另一個示例性實施例的正反器電路的示意圖；第7圖示出了第6A圖的正反器電路中的緩衝器的一個示例性實施例的示意圖；第8A圖和8B圖係在各種不同情況下第6A圖的正反器電路的主要訊號的時序圖的示意圖；第9A圖示出了本發明另一個示例性實施例的正反器電路的示意圖；第9B圖示出了本發明另一個示例性實施例的正反器電路的示意圖；第10圖示出了第9A圖的正反器電路中的緩衝器的一個示例性實施例的示意圖；第11圖係示出在各種不同情況下第9A圖的正反器電路的主要訊號的時序圖的示意圖。
以下描述為本發明實施的較佳實施例。以下實施例僅用來例舉闡釋本發明的技術特徵，並非用來限制本發明的範疇。在通篇說明書及申請專利範圍當中使用了某些詞彙來指稱特定的元件。所屬領域技術人員應可理解，製造商可能會用不同的名詞來稱呼同樣的元件。本說明書及申請專利範圍並不以名稱的差異來作為區別元件的方式，而係以元件在功能上的差異來作為區別的基準。本發明的範圍應當參考後附的申請專利範圍來確定。本發明中使用的術語“元件”、“系統”和“裝置”可以係與電腦相關的實體，其中，該電腦可以係硬體、軟體、或硬體和軟體的結合。在以下描述和申請專利範圍當中所提及的術語“包含”和“包括”為開放式用語，故應解釋成“包含，但不限定於...”的意思。此外，術語“耦接”意指間接或直接的電氣連接。因此，若文中描述一個裝置耦接至另一裝置，則代表該裝置可直接電氣連接於該另一裝置，或者透過其它裝置或連接手段間接地電氣連接至該另一裝置。
對這些實施例進行了詳細的描述係為了使本領域的技術人員能夠實施這些實施例，並且應當理解，在不脫離本發明的精神和範圍情況下，可以利用其他實施例進行機械、化學、電氣和程式上的改變。因此，以下詳細描述並非係限制性的，並且本發明的實施例的範圍僅由所附申請專利範圍第限定。
下面將參考特定實施例並且參考某些附圖來描述本發明，但係本發明不限於此，並且僅由申請專利範圍限制。 所描述的附圖僅係示意性的而並非限制性的。在附圖中，為了說明的目的，一些元件的尺寸可能被誇大，而不係按比例繪製。在本發明的實踐中，尺寸和相對尺寸不對應於實際尺寸。
第1圖示出了本發明一個示例性實施例的掃描鏈(scan chain)的示意圖。掃描鏈係一種基於掃描路徑法的可測性設計技術(Design for Testability,DFT)，能夠從晶片外部設定電路中各個正反器電路(flip-flop circuit)的狀態，並通過簡單的掃描鏈的設計，掃描觀測正反器電路係否工作在正常狀態，以此來檢測電路的正確性。如第1圖所示，掃描鏈1包括複數個正反器電路以及耦合在兩個連續正反器電路之間的至少一個組合邏輯電路。在第1圖的實施例中，作為示例的給出了三個正反器電路10-12和兩個組合邏輯電路(comb.)13和14。掃描鏈1執行掃描測試以檢測這些組合邏輯電路13和14中的任何製造故障。每個正反器電路10-12具有測試輸入端TI，資料輸入端DI，時脈輸入端CK和資料輸出端DQ。掃描鏈1可回應於測試啟用訊號STE(test-enable signal)而選擇性地在正常模式或測試模式下運轉。正反器電路10-12的測試啟用端TE接收相同的測試啟用訊號STE。正反器電路10-12的時脈輸入端CK分別接收時脈訊號CKA-CKC。在一個實施例中，時脈訊號CKA-CKC由不同的時脈源產生，時脈訊號CKA-CKC的時序相同或不同。在另一個實施例中，時脈訊號CKA-CKC由相同的時脈源產生，並且時脈訊號CKA-CKC的時序相同或不同。正反器電路10係正反器電路10-12中的第一個。正反器電路10的資料輸入端DI接收功能資料訊號 S11作為正反器電路10的資料訊號，並且測試輸入端TI接收掃描測試訊號S10作為正反器電路10的測試訊號。正反器電路10在資料輸出端DQ處產生掃描輸出訊號S12，並將掃描輸出訊號S12發送到組合邏輯電路13。對於掃描正反器單元11和12中的每一個，資料輸入端DI接收來自對應的組合邏輯電路輸出的訊號S13、S14作為正反器電路的資料訊號，測試輸入端TI接收來自之前的正反器電路的資料輸出端DQ輸出的掃描輸出訊號作為正反器電路的測試訊號，並且資料輸出端DQ輸出的掃描輸出訊號傳輸到下一個組合邏輯電路。
第2A圖示出了本發明一個示例性實施例的正反器電路的示意圖。第1圖所示的正反器電路10-12中的至少一個可以具有與第2A圖所示的相同的結構，即正反器電路10-12中的至少一個可以由第2A圖的實施例的正反器電路2來實施。如第2A圖所示，正反器電路2包括緩衝器20和掃描正反器單元23。掃描正反器單元23包括多工器(multiplexer)21和正反器，本實施例中正反器可以為D正反器(data flip-flop或delay flip-flop)22。緩衝器20接收來自正反器電路2的測試輸入端TI的測試訊號，並產生緩衝訊號S20。多工器21的一個輸入端(+)接收緩衝訊號S20，另一個輸入端(-)接收來自正反器電路2的資料輸入端DI的資料訊號SDI。多工器21由來自正反器電路2的測試啟用端TE的測試啟用訊號STE控制，以選擇性地將緩衝訊號S20或資料訊號SDI作為輸入訊號S21傳送到多工器21的輸出端。D正反器22的輸入端(D)接收輸入訊號S21，而D正反器22的時脈端(CK)則耦合到 正反器電路2的時脈端CK以接收對應的時脈訊號CLK。D正反器22基於時脈訊號CLK運轉，以根據輸入訊號S21產生掃描輸出訊號S22。正反器電路2通過資料輸出端DQ將掃描輸出訊號S22發送到下一個電路或設備。
參考第2A圖所示，緩衝器20具有兩個電源端20A和20B。在本實施例中，電源端20A接收用於給觸發電路2供電的電源電壓VDD，而電源端20B接收內部產生的測試啟用反相訊號STEB(test-enable reverse signal)，作為測試啟用訊號STE的反相。在本實施例中，測試啟用反相訊號STEB由多工器21產生。測試啟用訊號STE和測試啟用反相訊號STEB用於運轉測試模式，並且可以分別視為第一測試啟用訊號和第二測試啟用訊號。
在第2A圖所示的實施例中，在正反器電路2中有一個緩衝器20。然而，在其他實施例中，正反器電路2可以包括串聯連接的複數個緩衝器20，以獲得測試訊號STI較長的延遲時間，如第2B圖所示。相應地，緩衝器20一起運轉以根據測試訊號STI產生緩衝訊號S20。第2B圖所示的正反器電路2與第2A圖中的正反器電路具有類似的結構，相同的標號可表示相同的部件。第2B圖與第2A圖的不同之處在於，第2B圖中具有複數個緩衝器20，複數個緩衝器20之間串聯連接。其中每個緩衝器20的電源端20A均接收用於給正反器電路2供電的電源電壓VDD，同時每個緩衝器20的電源端20B均接收內部產生的測試啟用反相訊號STEB。
第3圖示出了本發明一個示例性實施例的多工器 的示意圖。第2A圖所示的多工器21可以具有與第3圖所示的相同的結構，即多工器21可以由第3圖的實施例的多工器3來實施。多工器3包括且閘30和31，或閘32和反相器33。反相器33的輸入端接收測試啟用訊號STE。反相器33反相測試啟用訊號STE以產生測試啟用反相訊號STEB。因此，測試啟用反相訊號STEB係測試啟用訊號STE的反相。且閘30的一個輸入端接收掃描輸入訊號SSI，另一輸入端接收測試啟用訊號STE。且閘31的一個輸入端接收資料訊號SDI，另一個輸入端接收測試啟用反相訊號STEB。或閘32的輸入端耦合到且閘30和31，以接收來自且閘30和31輸出的訊號以產生輸出訊號。結合第2A圖和2B圖所示，在本實施例中，多工器21由多工器3實施，且閘30接收由緩衝器20產生的緩衝訊號S20作為掃描輸入訊號SSI，或閘32輸出或閘32的輸出訊號作為輸入訊號S21。測試啟用反相訊號STEB提供給緩衝器20的電源端20B。
第4圖示出了緩衝器(例如第2A圖和2B圖中所示)的一個示例性實施例的示意圖。為了說明緩衝器20的結構和運轉，第4圖還示出了多工器3中的反相器33。如第4圖所示，反相器33包括P型金屬氧化物半導體(PMOS)電晶體330和N型金屬氧化物半導體(NMOS)電晶體331。PMOS電晶體330的閘極接收測試啟用訊號STE，PMOS電晶體330的源極接收電源電壓VDD，PMOS電晶體330的漏極耦合到節點N30。NMOS電晶體331的閘極接收測試啟用訊號STE，NMOS電晶體331的漏極耦合到節點N30，NMOS電晶體331 的源極接收電源電壓VSS，用以驅動正反器電路2。在本實施例中，電源電壓VSS低於電源電壓VDD。例如，電源電壓VSS係接地電壓。測試啟用反相訊號STEB在節點N30處產生。
仍然參考第4圖所示，緩衝器20包括反相器40和41。反相器40由PMOS電晶體400和NMOS電晶體401組成。PMOS電晶體400的閘極接收測試訊號STI，PMOS電晶體400的源極耦合到電源端20A接收電源電壓VDD，PMOS電晶體400的漏極連接到節點N40。NMOS電晶體401的閘極接收測試訊號STI，NMOS電晶體401的漏極耦合到節點N40，NMOS電晶體401的源極耦合到電源端20B以接收測試啟用反相訊號STEB。在節點N40處會產生訊號S40。反相器41由PMOS電晶體410和NMOS電晶體411組成。PMOS電晶體410的閘極耦合到節點N40以接收訊號S40，PMOS電晶體410的源極耦合到電源端20A以接收電源電壓VDD，PMOS電晶體410的漏極耦合到節點N41。NMOS電晶體411的閘極耦合到節點N40以接收訊號S40，漏極耦合到節點N41，NMOS電晶體411的源極耦合到電源端20B以接收測試啟用反相訊號STEB。緩衝訊號S20在節點N41處產生。
參考第4圖和第5A-5B圖所示，當測試啟用訊號STE處於高電壓電位(例如電源電壓VDD的電位)時，掃描鏈1(如第1圖所示)在測試模式下運轉。在測試模式期間，通過反相器33的運轉，測試啟用反相訊號STEB處於低電壓電位，例如電源電壓VSS的電位。如第5A圖和5B圖所示，在測試模式期間，通過反相器40的運轉，訊號S40的電位與 測試訊號STI的電位相反，而緩衝訊號S20的電位與訊號S40的電位相反。因此，緩衝訊號S20的電位隨著測試訊號STI的電壓電位的變化而變化，且緩衝訊號S20的相位與測試訊號STI的相位相同。參考第4圖所示，在節點N40和電源電壓VSS之間有兩個堆疊的NMOS電晶體401和331。因此，由於兩個堆疊的NMOS電晶體401和331，訊號S40從電源電壓VDD的電位切換到電源電壓VSS的電位的延遲時間被放大。換句話說，在測試模式期間，訊號S40的下降延遲(圖未示)被放大。仍然參考第4圖所示，在節點N41和電源電壓VSS之間有兩個堆疊的NMOS電晶體411和331。因此，由於兩個堆疊的NMOS電晶體411和331，緩衝訊號S20從電源電壓VDD的電位切換到電源電壓VSS的電位的延遲時間被放大。換句話說，在測試模式期間，緩衝訊號S20的下降延遲(圖未示)被放大。參考第2A圖所示，在測試模式下，多工器21根據測試啟用訊號STE將緩衝訊號S20傳送至多工器21的輸出端，以作為輸入訊號S21，並且D正反器22基於時脈訊號CLK運轉以根據輸入訊號S21產生掃描輸出訊號S22。
如上所述，對於一個正反器電路2，由於訊號S40和緩衝訊號S20中的每一個的下降延遲被放大，因此正反器電路2所接收的訊號的延遲時間也被放大。與傳統的延遲鏈相比，本實施例使用較少的緩衝器20即可達到預定的延遲時間。
參考第4圖和第5A-5B圖所示，當測試啟用訊號STE處於電源電壓VSS的電位時，掃描鏈1(如第1圖所示)在正常模式下工作。在正常模式期間，通過反相器33的運轉， 測試啟用反相訊號STEB為電源電壓VDD的電位。如第5A圖所示，一些情況下，在測試訊號STI處於電源電壓VDD的電位期間，測試啟用訊號STE從電源電壓VDD的電位切換到電源電壓VSS的電位(即測試啟用反相訊號STEB從電源電壓VSS的電位切換到電源電壓VDD的電位)。如第5A圖所示，在測試訊號STI處於電源電壓VDD的電位期間，NMOS電晶體401導通。響應於測試啟用反相訊號STEB的電位轉換，訊號S40的電位開始向電源電壓VDD和NMOS電晶體401的閾值Vtn之間的差值(VDD-Vtn)的電位上升，然後從差值電位(VDD-Vtn)向電源電壓VDD的電位上升。一旦測試訊號STI從電源電壓VDD的電位切換到電源電壓VSS的電位以導通PMOS電晶體400，則訊號S40的電位被切換到電源電壓VDD的電位。然後，在正常模式期間，訊號S40的電位保持在電源電壓VDD的電位。
仍然參考第5A圖所示，在測試啟用反相訊號STEB從電源電壓VSS的電位切換到電源電壓VDD的電位的時間點之前出現的短時間段內(即在掃描鏈1(如第1圖所示)從測試模式進入正常模式的時間點之前)，由於PMOS電晶體410根據具有電源電壓VSS的電位的訊號S40而導通，所以緩衝訊號S20的電位已經處於電源電壓VDD的電位。在測試模式期間，由於NMOS電晶體411通過訊號S40持續導通，所以回應於測試啟用反相訊號STEB，緩衝訊號S20的電位仍然保持在電源電壓VDD的電位。
如第5B圖所示，一些情況下，在測試訊號STI處 於電源電壓VSS的電位的時段期間，測試啟用訊號STE從電源電壓VDD的電位切換到電源電壓VSS的電位(即測試啟用反相訊號STEB從電源電壓VSS的電位切換到電源的電位)。如第5B圖所示，在測試啟用反相訊號STEB從電源電壓VSS的電位切換到電源電壓VDD的電位的時間點之前出現的短時間段內(即在掃描鏈1(如第1圖所示)從測試模式進入正常模式的時間點之前)，由於PMOS電晶體400根據具有電源電壓VSS的電位的測試訊號STI而導通，所以訊號S40的電位已經處於電源電壓VDD的電位。在正常模式期間，不管測試訊號STI處於何種電位，由於電源端20A和20B處的電源電壓VDD的電位，所以訊號S40仍然保持在電源電壓VDD的電位。
仍然參考第5B圖所示，在訊號S40處於電源電壓VDD的電位期間，NMOS電晶體411導通。響應於測試啟用反相訊號STEB的電位切換，緩衝訊號S20的電位開始向差值(VDD-Vtn)的電位上升，然後從差值電位(VDD-Vtn)向電源電壓VDD的電位上升。在正常模式期間，當緩衝訊號S20的電位達到電源電壓VDD的電位之後，根據具有電源電壓VDD的電位的測試啟用反相訊號STEB，將緩衝訊號S20的電位保持在電源電壓VDD的電位，因為訊號S40的電位保持在電源電壓VDD的電位以導通NMOS電晶體411。
根據上文，當掃描鏈1(如第1圖所示)進入正常模式時，訊號S40和緩衝訊號S20中的一個的電位具有一個瞬態，另一個的電位不變，這降低了在正常模式期間緩衝器2的 瞬態功率。
第6A圖示出了本發明另一個示例性實施例的正反器電路的示意圖。第1圖所示的正反器電路10-12中的至少一個可以具有與第6A圖所示的相同的結構，即正反器電路10-12中的至少一個可以由第6A圖的實施例的正反器電路6來實施。如第6A圖所示，正反器6包括緩衝器60和掃描正反器單元63。掃描正反器單元63包括多工器61和正反器，本實施例中正反器可以為D正反器62。緩衝器60、多工器61和D正反器62的連接和由它們接收的訊號與第2A圖的實施例的類似。因此，這裡省略了相似的相關描述。正反器電路2與6之間的區別在於，緩衝器60的電源端60A接收測試啟用訊號STE，電源端60B接收電源電壓VSS。
第6A圖中所示的多工器61可以具有與第3圖中所示的相同的結構。即多工器61可以由第3圖的實施例的多工器3來實施。上文已經描述了多工器3的結構，因此這裡省略相關描述。在多工器61由多工器3實施的實施例中，且閘30接收緩衝器60產生的緩衝訊號S60作為掃描輸入訊號SSI，或閘32輸出或閘32的輸出訊號作為輸入訊號S61。此外，D正反器62的輸入端(D)接收輸入訊號S61，而D正反器62的時脈端(CK)則耦合到正反器電路6的時脈端CK以接收對應的時脈訊號CLK。D正反器62基於時脈訊號CLK運行，以根據輸入訊號S61產生掃描輸出訊號S62。正反器電路6通過資料輸出端DQ將掃描輸出訊號S62發送到下一個電路或設備。
在第6A圖的實施例中，在正反器電路6中有一個緩衝器60。然而，在其他實施例中，正反器電路6可以包括串聯連接的複數個緩衝器60，以獲得測試訊號STI較長的延遲時間，如第6B圖所示。相應地，緩衝器60一起運轉以根據測試訊號STI產生緩衝訊號S60。第6B圖所示的正反器電路6與第6A圖中的正反器電路具有類似的結構，相同的標號可表示相同的部件。第6B圖與第6A圖的不同之處在於，第6B圖中具有複數個緩衝器60，複數個緩衝器60之間串聯連接。其中每個緩衝器60的電源端60A均接收測試啟用訊號STE，同時每個緩衝器60的電源端60B均接收電源電壓VSS。
第7圖示出了緩衝器(例如第6A和6B圖所示)的一個示例性實施例的示意圖。為了說明緩衝器60的結構和操作，第7圖還示出了多工器3中的反相器33。上文已經描述了反相器33的結構，因此這裡省略相關描述。
仍然參考第7圖所示，緩衝器70包括反相器70和71。反相器70由PMOS電晶體700和NMOS電晶體701組成。PMOS電晶體700的閘極接收測試訊號STI，PMOS電晶體700的源極耦合到電源端60A以接收測試啟用訊號STE，並且PMOS電晶體700的漏極耦合到節點N70。NMOS電晶體401的閘極接收測試訊號STI，NMOS電晶體401的漏極耦合到節點N70，NMOS電晶體401的源極耦合到電源端60B以接收電源電壓VSS。在節點N70處會產生訊號S70。反相器71由PMOS電晶體710和NMOS電晶體711組成。PMOS電晶體710的閘極耦合到節點N70以接收訊號S70，PMOS電晶體710的源極 耦合到電源端60A以接收測試啟用訊號STE，PMOS電晶體710的漏極耦合到節點N71。NMOS電晶體711的閘極耦合到節點N70以接收訊號S70，NMOS電晶體711的漏極耦合到節點N71，並且NMOS電晶體711的源極耦合到電源端60B以接收供應電壓VSS。緩衝訊號S60在節點N71處產生。
參考第7圖和第8A-8B圖所示，當測試啟用訊號STE處於電源電壓VDD的電位時，掃描鏈1(如第1圖所示)在測試模式下運轉。如第8A圖和8B圖所示，在測試模式期間，通過反相器71的運轉，訊號S70的電位與測試訊號STI的電位相反，而緩衝訊號S60的電位與訊號S70的電位的相反。因此，緩衝訊號S60的電位隨著測試訊號STI的電壓電位的變化而變化，且緩衝訊號S20的相位與測試訊號STI的相位相同。參考7所示，電源端60A接收測試啟用訊號STE。由於測試啟用訊號STE被施加到掃描鏈1中的所有正反器電路，所以測試啟用訊號STE具有微弱的驅動強度。因此，由於測試啟用訊號STE的微弱驅動強度，訊號S70從電源電壓VSS的電位切換到電源電壓VDD的電位的延遲時間被放大。換句話說，在測試模式期間，訊號S70的上升延遲(圖未示)被放大。基於相同的原因，由於測試啟用訊號STE的微弱驅動強度，當緩衝訊號S60從電源電壓VSS的電位切換到電源電壓VDD的電位時的延遲時間被放大。換句話說，在測試模式期間，緩衝訊號S60的上升延遲(圖未示)被放大。
如上所述，對於一個正反器電路6，由於訊號S70和緩衝訊號S60中的每一個的上升延遲被放大，因此正反器電 路6所接收的訊號的延遲時間也被放大。與傳統的延遲鏈相比，本實施例使用較少的緩衝器60即可達到預定的延遲時間。
參考第7圖和第8A-8B圖所示，當測試啟用訊號STE處於電源電壓VSS的電位時，掃描鏈1(如第1圖所示)以正常模式操作。如第8A圖所示，一些情況下，在測試訊號STI處於電源電壓VDD的電位期間，測試啟用訊號STE從電源電壓VDD的電位切換到電源電壓VSS的電位。如第8A圖所示，在測試啟用訊號STE從電源電壓VDD的電位切換到電源電壓VSS的電位的時間點之前出現的短時間段內(即在掃描鏈1(如第1圖所示)從測試模式進入正常模式的時間點之前)，由於NMOS電晶體701根據具有電源電壓VDD的電位的測試訊號STI而導通，所以訊號S70的電位已經處於電源電壓VSS的電位。在正常模式期間，不管測試訊號STI處於何種電位，由於電源端60A和60B處的電源電壓VSS的電位，所以訊號S70仍然保持在電源電壓VSS的電位。
仍然參考第8A圖所示，在訊號S70處於電源電壓VSS的電位期間，PMOS電晶體710導通。響應於測試啟用訊號STE的電位轉換，緩衝訊號S60的電位開始向電源電壓VSS與PMOS電晶體700的閾值Vtp的總和(VSS+Vtp)的電位降低，然後從總和(VSS+Vtp)的電位向電源電壓VSS的電位降低。在正常模式期間，當緩衝訊號S60的電位達到電源電壓VSS的電位之後，根據具有電源電壓VSS的電位的測試啟用訊號STE，將緩衝訊號S60的電位保持在電源電壓VSS的電位，因為訊號S70的電位保持在電源電壓VSS的電位以導通PMOS 電晶體710。
如第8B圖所示，一些情況下，在測試訊號STI處於電源電壓VSS的電位期間，測試啟用訊號STE從電源電壓VDD的電位切換到電源電壓VSS的電位。如第8B圖所示，在測試訊號STI處於電源電壓VSS的電位期間，PMOS電晶體700導通。響應於測試啟用訊號STE的電位切換，訊號S70的電位開始向總和(VSS+Vtp)的電位降低，然後從總和電位向電源電壓VSS的電位降低(VDD+Vtp)。一旦測試訊號STI從電源電壓VSS的電位切換到電源電壓VDD的電位以導通NMOS電晶體701，則訊號S70的電位處於電源電壓VSS的電位。然後，在正常模式期間，訊號S70的電位保持在電源電壓VSS的電位。
仍然參考第8B圖所示，在測試啟用訊號STE從電源電壓VDD的電位切換到電源電壓VSS的電位的時間點之前出現的短時間段內(即在掃描鏈1(如第1圖所示)從測試模式進入正常模式的時間點之前)，由於NMOS電晶體711根據具有電源電壓VDD的電位的訊號S70而導通，所以緩衝訊號S60的電位已經處於電源電壓VSS的電位。在正常模式期間，由於PMOS電晶體710通過訊號S70持續導通，所以回應於測試啟用訊號STE，緩衝訊號S60的電位仍然保持在電源電壓VSS的電位。
根據上文，當掃描鏈1(如第1圖所示)進入正常模式時，訊號S70和緩衝訊號S60中的一個的電位具有一個瞬態，另一個的電位不變，這降低了在正常模式期間緩衝器6的 瞬態功率。
第9A圖示出了本發明另一個示例性實施例的正反器電路的示意圖。第1圖所示的正反器電路10-12中的至少一個可以具有與第9A圖所示的相同的結構，即正反器電路10-12中的至少一個可以由第9A圖的實施例的正反器電路來實施。如第9A圖所示，正反器電路9包括緩衝器90和掃描正反器單元93。掃描正反器單元93包括多工器91和正反器，本實施例中正反器可以為D正反器92。緩衝器90、多工器91和D正反器92的連接和由它們接收的訊號與第1圖的實施例的類似。因此，這裡省略了相似的相關描述。正反器電路2和9之間的區別在於，緩衝器90的電源端90A接收測試啟用訊號STE。
第9A圖中所示的多工器91可以具有與第3圖中所示的相同的結構。即多工器91可以由第3圖的實施例的多工器3來實施。上文已經描述了多工器3的結構，因此這裡省略相關描述。在多工器91由多工器3實施的實施例中，且閘30接收由緩衝器90產生的緩衝訊號S90作為掃描輸入訊號SSI，或閘32輸出或閘32的輸出訊號作為輸入訊號S91。此外，D正反器92的輸入端(D)接收輸入訊號S91，而D正反器92的時脈端(CK)則耦合到正反器電路9的時脈端CK以接收對應的時脈訊號CLK。D正反器92基於時脈訊號CLK運行，以根據輸入訊號S91產生掃描輸出訊號S92。正反器電路9通過資料輸出端DQ將掃描輸出訊號S92發送到下一個電路或設備。
在第9A圖的實施例中，在正反器電路9中有一個緩衝器90。然而，在其他實施例中，正反器電路9可以包括串聯連接的若干緩衝器90，以獲得測試訊號STI較長的延遲時間，如第9B圖所示。相應地，緩衝器90一起運轉以根據測試訊號STI產生緩衝訊號S90。第9B圖所示的正反器電路9與第9A圖中的正反器電路具有類似的結構，相同的標號可表示相同的部件。第9B圖與第9A圖的不同之處在於，第9B圖中具有複數個緩衝器90，複數個緩衝器90之間串聯連接。其中每個緩衝器90的電源端90A均接收測試啟用訊號STE，同時每個緩衝器90的電源端60B均接收測試啟用反相訊號STEB。
第10圖示出了緩衝器(例如第9A圖和9B圖所示)的一個示例性實施例的示意圖。為了說明緩衝器90的結構和操作，第10圖還示出了多工器3中的反相器33。上文已經描述了反相器33的結構，因此這裡省略相關描述。
仍然參考第10圖所示，緩衝器100包括反相器100和101。反相器100由PMOS電晶體1000和NMOS電晶體1001組成。PMOS電晶體1000的閘極接收測試訊號STI，PMOS電晶體1000的源極耦合到電源端90A以接收測試啟用訊號STE，並且PMOS電晶體1000的漏極耦合到節點N100。NMOS電晶體1001的閘極接收測試訊號STI，PMOS電晶體1000的漏極耦合到節點N100，PMOS電晶體1000的源極耦合到電源端90B以接收測試啟用反相訊號STEB。在節點N100處會產生訊號S100。反相器101由PMOS電晶體1010和NMOS電晶體1011組成。PMOS電晶體1010的閘極連接到節點N100以 接收訊號S100，PMOS電晶體1010的源極耦合到電源端90A以接收測試啟用訊號STE，PMOS電晶體1010的漏極耦合到節點N101。NMOS電晶體1011的閘極耦合到節點N100以接收訊號S100，NMOS電晶體1011的漏極耦合到節點N71，NMOS電晶體1011的源極耦合到電源端90B以接收測試啟用反相訊號STEB。緩衝訊號S90在節點N71處產生。
參考第10圖和第11圖所示，當測試啟用訊號STE處於電源電壓VDD的電位時，掃描鏈1(如第1圖所示)在測試模式下運轉。通過反相器33，在測試模式期間，測試啟用反相訊號STEB處於電源電壓VSS的電位。如第1圖0所示，在測試模式期間，通過反相器100的運轉，訊號S100的電位與測試訊號STI的電位相反，而緩衝訊號S90的電位與訊號S100的相反。因此，緩衝訊號S900的電位隨著測試訊號STI的電壓電位的變化而變化，而緩衝訊號S90的相位與測試訊號STI的相位相同。
參考第10圖和第11圖所示，當測試啟用訊號STE處於電源電壓VSS的電位時，掃描鏈1(如第1圖所示)以正常模式工作。在正常模式期間，通過反相器33，測試啟用反相訊號STEB為電源電壓VDD的電位。如第11圖所示，一些情況下，在在測試訊號STI處於電源電壓VSS的電位期間，測試啟用訊號STE從電源電壓VDD的電位切換到電源電壓VSS的電位(即測試使能反相訊號STEB被切換到電源電壓VDD的電位)。參考第11圖所示，在測試啟用訊號STE從電源電壓VDD的電位切換到電源電壓VSS的電位的時間點之前出現的 短時間段內(即在掃描鏈1(如第1圖所示)從測試模式進入正常模式的時間點之前)，由於PMOS電晶體1000根據具有電源電壓VSS的電位的測試訊號STI而導通，所以根據具有電源電壓VDD的電位的測試啟用訊號STE，訊號S100的電位處於電源電壓VDD的電位。當在測試訊號STI處於電源電壓VSS的時段期間，測試啟用訊號STE從電源電壓VDD的電位切換到電源電壓VSS的電位時，訊號S100從電源電壓VDD的電位切換到總和(VSS+Vtp)的電位。在測試模式期間，一旦測試訊號STI切換到電源電壓VDD的電位，根據具有電源電壓VDD的電位的測試啟用反相訊號STEB，訊號S100將會切換到差值(VDD-Vtn)的電位，同時一旦測試訊號STI切換到電源電壓VSS的電位，根據具有電源電壓VSS的電位的測試啟用訊號STE，訊號S100將會切換到總和(VSS+Vtp)的電位。換句話說，在正常模式期間，訊號S100在差值(VDD-Vtn)的電位與總和(VSS+Vtp)的電位之間切換。
仍然參考第11圖所示，在正常模式期間，通過基於訊號S100、測試啟用訊號STE以及測試啟用反相訊號STEB的反相器101的運轉，緩衝訊號S90也在差值(VDD-Vtn)電位和總和(VSS+Vtp)的電位之間切換。
一些情況下，在測試訊號STI處於電源電壓VDD的時段期間，測試啟用訊號STE從電源電壓VDD的電位切換到電源電壓VSS的電位(即測試啟用反相訊號STEB從電源電壓VSS的電位切換到電源電壓VDD的電位)。在正常模式期間，通過緩衝器90的運轉，訊號S100和緩衝訊號S90均在差 值(VDD-Vtn)的電位和總和(VSS+Vtp)的電位之間切換。
根據上述實施例，正常模式期間，訊號S100和緩衝訊號S90的電位幅度小於測試模式期間的電位幅度，從而降低正常模式期間的功耗。
儘管已經對本發明實施例及其優點進行了詳細說明，但應當理解的係，在不脫離本發明的精神以及申請專利範圍所定義的範圍內，可以對本發明進行各種改變、替換和變更。所描述的實施例在所有方面僅用於說明的目的而並非用於限制本發明。本發明的保護範圍當視所附的申請專利範圍所界定者為准。本領域技術人員皆在不脫離本發明之精神以及範圍內做些許更動與潤飾。

Claims (11)

  1. 一種正反器電路，用於在測試輸入端接收測試訊號且在資料輸入端接收資料訊號，並產生掃描輸出訊號，該正反器電路包括：緩衝器，具有耦合到該測試輸入端的輸入端，以及輸出端，並且還具有第一電源端及第二電源端，其中該緩衝器用以產生緩衝訊號；以及掃描正反器單元，接收該緩衝訊號和該資料訊號；並由測試啟用訊號控制，以根據該緩衝訊號或資料訊號產生該掃描輸出訊號；其中該掃描正反器單元還產生與測試啟用訊號反相的測試啟用反相訊號，該緩衝器的第一電源端接收該測試啟用訊號或測試啟用反相訊號。
  2. 根據申請專利範圍第1項所述的正反器電路，其中該掃描正反器單元包括：多工器，具有第一輸入端及第二輸入端；並由該測試啟用訊號控制，以傳輸該緩衝訊號或資料訊號作為輸入訊號；該多工器還產生該測試啟用反相信號；以及正反器，接收該輸入訊號並根據該輸入訊號產生該掃描輸出訊號。
  3. 根據申請專利範圍第1項所述的正反器電路，其中該緩衝器的第一電源端接收該測試啟用反相訊號，該緩衝器的第二電源端接收高電位電源電壓，該高電平電源電壓高于低電平電源電壓； 其中該緩衝器包括：第一P型電晶體，具有耦合到該緩衝器的輸入端的閘極端，耦合到該第二電源端的源極端以及耦合到第一節點的漏極端；第一N型電晶體，具有耦合到該緩衝器的輸入端的閘極，耦合到該第一節點的漏極以及耦合到該第一電源端的源極；第二P型電晶體，具有耦合到該第一節點的閘極端，耦合到該第二電源端的源極端以及耦合到該緩衝器的輸出端的漏極端；以及第二N型電晶體，具有耦合到該第一節點的閘極，耦合到該緩衝器的輸出端的漏極端以及耦合到該第一電源端的源極。
  4. 根據申請專利範圍第1項所述的正反器電路，其中該緩衝器的第一電源端接收該測試啟用訊號，該緩衝器的第二電源端接收低電位電源電壓，該低電平電源電壓低于高電平電壓；其中該緩衝器包括：第一P型電晶體，具有耦合到該緩衝器的輸入端的閘極端，耦合到該第一電源端的源極端以及耦合到第一節點的漏極端；第一N型電晶體，具有耦合到該緩衝器的輸入端的閘極，耦合到該第一節點的漏極以及耦合到該第二電源端的源極； 第二P型電晶體，具有耦合到該第一節點的閘極端，耦合到該第一電源端的源極端以及耦合到該緩衝器的輸出端的漏極端；以及第二N型電晶體，具有耦合到該第一節點的閘極，耦合到該緩衝器的輸出端的漏極以及耦合到該第二電源端的源極。
  5. 根據申請專利範圍第1項所述的正反器電路，其中該緩衝器的第一電源端接收測試啟用訊號，該緩衝器的第二電源端接收測試啟用反相訊號；其中該緩衝器包括：第一P型電晶體，具有耦合到該緩衝器的輸入端的閘極端，耦合到該第一電源端的源極端以及耦合到第一節點的漏極端；第一N型電晶體，具有耦合到該緩衝器的輸入端的閘極，耦合到該第一節點的漏極以及耦合到該第二電源端的源極；第二P型電晶體，具有耦合到該第一節點的閘極端，耦合到該第一電源端的源極端以及耦合到該緩衝器的輸出端的漏極端；以及第二N型電晶體，具有耦合到該第一節點的閘極，耦合到該緩衝器的輸出端的漏極端以及耦合到該第二電源端的源極。
  6. 根據申請專利範圍第1項所述的正反器電路，其中該正反器電路由高電位電源電壓和低於該高電位電源電壓的低電 位電源電壓供電，其中該緩衝器的第一電源端接收測試啟用反相訊號，該緩衝器的第二電源端接收高電位電源電壓。
  7. 根據申請專利範圍第1項所述的正反器電路，其中該正反器電路由高電位電源電壓和低於該高電位電源電壓的低電位電源電壓供電，其中該緩衝器的第一電源端接收測試啟用訊號，該緩衝器的第二電源端接收低電源電壓。
  8. 根據申請專利範圍第1項所述的正反器電路，其中該正反器電路由高電位電源電壓和低於該高電位電源電壓的低電位電源電壓供電，其中該緩衝器的第一電源端接收測試啟用訊號，該緩衝器的第二電源端接收測試啟用反相訊號。
  9. 根據申請專利範圍第1項所述的正反器電路，其中該掃描正反器單元包括：反相器，接收該測試啟用訊號並產生測試啟用反相訊號；第一且閘，具有接收該緩衝訊號的第一輸入端，接收第二測試訊號的第二輸入端，以及輸出端；第二且閘，具有接收該資料訊號的第一輸入端，接收第三測試訊號的第二輸入端，以及輸出端；或閘，具有耦合到該第一且閘的輸出端的第一輸入端，耦合到該第二且閘的輸出端的第二輸入端，以及產生輸入訊號的輸出端；以及正反器，接收該輸入訊號並根據該輸入訊號產生掃描輸出訊號。
  10. 根據申請專利範圍第1項所述的正反器電路，其中當該正反器電路在測試模式下運轉時，該掃描正反器單元由該測 試啟用訊號所控制，以根據該緩衝訊號產生該掃描輸出訊號，以及當該正反器電路在正常模式下運轉時，該掃描正反器單元由該測試啟用訊號所控制，以根據該資料訊號產生該掃描輸出訊號。
  11. 一種掃描鏈，包括：第一正反器電路和第二正反器電路，該第一正反器電路和第二正反器電路中的每一個均在測試輸入端接收測試訊號，在資料輸入端接收資料訊號，在測試啟用端接收測試啟用訊號，並且在資料輸出端產生掃描輸出訊號；以及組合邏輯電路，耦合於該第一正反器電路的資料輸出端與該第二正反器電路的資料輸入端之間，其中該第二正反器電路通過對應的測試輸入端接收該第一正反器電路產生的掃描輸出訊號，以作為第二正反器電路的測試訊號，其中該第一正反器電路和第二正反器電路中的每一個均包括：緩衝器，具有耦合到該測試輸入端的輸入端，以及輸出端；並且還具有第一電源端及第二電源端，其中該緩衝器用以產生緩衝訊號；以及掃描正反器單元，接收該緩衝訊號和該資料訊號，並由測試啟用訊號控制，以根據該緩衝訊號或資料訊號產生該掃描輸出訊號；其中該掃描正反器單元還產生與測試啟用訊號反相的測試 啟用反相訊號，該緩衝器的第一電源端接收該測試啟用訊號或測試啟用反相訊號。
TW107102521A 2017-02-08 2018-01-24 正反器電路和掃描鏈 TWI642275B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201762456198P 2017-02-08 2017-02-08
US62/456,198 2017-02-08
US15/647,485 2017-07-12
US15/647,485 US10126363B2 (en) 2017-02-08 2017-07-12 Flip-flop circuit and scan chain using the same

Publications (2)

Publication Number Publication Date
TW201830868A true TW201830868A (zh) 2018-08-16
TWI642275B TWI642275B (zh) 2018-11-21

Family

ID=60673504

Family Applications (1)

Application Number Title Priority Date Filing Date
TW107102521A TWI642275B (zh) 2017-02-08 2018-01-24 正反器電路和掃描鏈

Country Status (4)

Country Link
US (1) US10126363B2 (zh)
EP (1) EP3361274B1 (zh)
CN (1) CN108471301B (zh)
TW (1) TWI642275B (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11092649B2 (en) 2019-03-12 2021-08-17 Samsung Electronics Co., Ltd. Method for reducing power consumption in scannable flip-flops without additional circuitry
KR102650455B1 (ko) 2019-06-13 2024-03-21 삼성전자주식회사 반도체 장치
US11558040B2 (en) * 2019-09-30 2023-01-17 Taiwan Semiconductor Manufacturing Campus, Ltd. Low hold multi-bit flip-flop
US10847222B1 (en) 2019-10-30 2020-11-24 Micron Technology, Inc. Timing control of voltage supply during polarity transition
US11366162B2 (en) * 2020-04-16 2022-06-21 Mediatek Inc. Scan output flip-flop with power saving feature
TWI792632B (zh) * 2021-10-22 2023-02-11 瑞昱半導體股份有限公司 偵測電路與偵測方法

Family Cites Families (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5642364A (en) 1996-06-28 1997-06-24 Hughes Electronics Contactless testing of inputs and outputs of integrated circuits
US5881067A (en) * 1997-01-28 1999-03-09 Sun Microsystems, Inc. Flip-flop design and technique for scan chain diagnosis
US6446230B1 (en) * 1998-09-14 2002-09-03 Cisco Technology, Inc. Mechanism for enabling compliance with the IEEE standard 1149.1 for boundary-scan designs and tests
KR100308189B1 (ko) * 1998-09-17 2001-11-30 윤종용 코어셀기반의집적회로의테스트용이도를증가시키기위한바운더리스캔회로
US6266793B1 (en) 1999-02-26 2001-07-24 Intel Corporation JTAG boundary scan cell with enhanced testability feature
US6487688B1 (en) * 1999-12-23 2002-11-26 Logicvision, Inc. Method for testing circuits with tri-state drivers and circuit for use therewith
US6665828B1 (en) * 2000-09-19 2003-12-16 International Business Machines Corporation Globally distributed scan blocks
US6957403B2 (en) * 2001-03-30 2005-10-18 Syntest Technologies, Inc. Computer-aided design system to automate scan synthesis at register-transfer level
US7139948B2 (en) * 2003-03-28 2006-11-21 Avago Technologies General Ip(Singapore) Pte. Ltd. Method for determining the impact on test coverage of scan chain parallelization by analysis of a test set for independently accessible flip-flops
US7356745B2 (en) * 2004-02-06 2008-04-08 Texas Instruments Incorporated IC with parallel scan paths and compare circuitry
KR101076809B1 (ko) * 2004-06-18 2011-10-25 삼성전자주식회사 불필요한 전력소모를 줄일 수 있는 스캔 플립플롭 회로
US7290191B2 (en) * 2004-08-20 2007-10-30 International Business Machines Corporation Functional frequency testing of integrated circuits
EP1797442B1 (en) 2004-09-27 2009-01-28 Nxp B.V. Integrated circuit with input and/or output bolton pads with integrated logic
US20070260951A1 (en) * 2006-05-03 2007-11-08 Texas Instruments Incorporated Uncompromised standard input set-up time with improved enable input set-up time characteristics in a storage circuit
US20080126898A1 (en) * 2006-11-27 2008-05-29 Kamlesh Pandey System and method for generating on-chip individual clock domain based scan enable signal used for launch of last shift type of at-speed scan testing
US7649395B2 (en) 2007-05-15 2010-01-19 Ati Technologies Ulc Scan flip-flop with internal latency for scan input
JP2009192461A (ja) * 2008-02-18 2009-08-27 Renesas Technology Corp 半導体集積回路装置
JP2010025903A (ja) * 2008-07-24 2010-02-04 Oki Semiconductor Co Ltd スキャンチェーンの不良フリップフロップ特定回路およびその特定方法
US8028209B2 (en) * 2009-06-26 2011-09-27 Intel Corporation Scalable scan system for system-on-chip design
CN103033741B (zh) * 2011-09-30 2015-05-27 重庆重邮信科通信技术有限公司 一种具有扫描链测试功能的芯片及测试方法
CN102495360B (zh) * 2011-12-16 2014-05-07 浙江大学 一种安全扫描寄存器、安全扫描链及其扫描方法
US8866528B2 (en) * 2012-11-02 2014-10-21 Nvidia Corporation Dual flip-flop circuit
US8928381B1 (en) * 2013-07-12 2015-01-06 Stmicroelectronics Asia Pacific Pte Ltd Spare cell strategy using flip-flop cells
KR102066661B1 (ko) * 2013-09-02 2020-01-15 삼성전자 주식회사 스캔-체인으로 연결된 플립-플롭들의 값들을 jtag 인터페이스를 이용하여 재구성할 수 있는 집적 회로, 이의 동작 방법, 및 상기 집적 회로를 포함하는 장치들
US9222983B2 (en) * 2013-09-16 2015-12-29 Taiwan Semiconductor Manufacturing Company, Ltd. Circuit and method for monolithic stacked integrated circuit testing
US9864007B2 (en) * 2014-04-30 2018-01-09 Duke University Software-based self-test and diagnosis using on-chip memory
CN105445653B (zh) * 2014-09-29 2019-11-08 恩智浦美国有限公司 具有低功耗扫描触发器的集成电路
US9753086B2 (en) * 2014-10-02 2017-09-05 Samsung Electronics Co., Ltd. Scan flip-flop and scan test circuit including the same
US9599672B2 (en) * 2014-12-11 2017-03-21 Nxp Usa, Inc. Integrated circuit with scan chain having dual-edge triggered scannable flip flops and method of operating thereof
JP6488699B2 (ja) * 2014-12-26 2019-03-27 富士通株式会社 試験回路および試験回路の制御方法
US9473117B2 (en) * 2015-02-13 2016-10-18 Samsung Electronics Co., Ltd. Multi-bit flip-flops and scan chain circuits
US9535121B1 (en) * 2015-04-13 2017-01-03 Qualcomm Incorporated Methods and apparatuses to enhance timing delay fault coverage with test logic that includes partitions and scan flip-flops
CN105071789B (zh) * 2015-09-09 2017-08-25 中国人民解放军国防科学技术大学 带有扫描结构的三级伪单相时钟触发器
KR102521651B1 (ko) * 2016-04-07 2023-04-13 삼성전자주식회사 멀티 비트 플립플롭들

Also Published As

Publication number Publication date
US10126363B2 (en) 2018-11-13
EP3361274B1 (en) 2019-08-21
CN108471301A (zh) 2018-08-31
US20180224505A1 (en) 2018-08-09
TWI642275B (zh) 2018-11-21
EP3361274A1 (en) 2018-08-15
CN108471301B (zh) 2021-11-09

Similar Documents

Publication Publication Date Title
TWI642275B (zh) 正反器電路和掃描鏈
US4970410A (en) Semiconductor integrated circuit device having improved input/output interface circuit
US20090300448A1 (en) Scan flip-flop device
US11916550B2 (en) Multiplexing latch circuit
US8912853B2 (en) Dynamic level shifter circuit and ring oscillator using the same
US9979381B1 (en) Semi-data gated flop with low clock power/low internal power with minimal area overhead
US11714125B2 (en) Multi-bit flip-flop with power saving feature
US20080084235A1 (en) Dynamic scannable latch and method of operation
JP6577366B2 (ja) 集積回路におけるスキャンチェーン
US8209573B2 (en) Sequential element low power scan implementation
US11366162B2 (en) Scan output flip-flop with power saving feature
US11971448B2 (en) Process for scan chain in a memory
US8330588B2 (en) Fast repeater latch
US10454457B1 (en) Self-gating flip-flop
US20240097661A1 (en) Bi-directional scan flip-flop circuit and method
US7463063B2 (en) Semiconductor device
CN112583382A (zh) 正反器
JP5516053B2 (ja) 半導体集積回路
US8621296B2 (en) Integrated circuit devices having selectively enabled scan paths with power saving circuitry
JP2005181084A (ja) スキャン対応レジスタ