CN108471301B - 触发电路和扫描链 - Google Patents

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Abstract

本发明公开一种触发电路，用于在测试输入端接收测试信号且在数据输入端接收数据信号，并产生扫描输出信号，所述触发电路包括：缓冲器，具有耦合到所述测试输入端的输入端，以及输出端；并且还具有第一电源端及第二电源端，其中所述缓冲器用以产生缓冲信号；以及扫描触发单元，接收所述缓冲信号和所述数据信号，并由测试启用信号控制，以根据所述缓冲信号或数据信号产生所述扫描输出信号；其中所述扫描触发单元还产生与测试启用信号反相的测试启用反相信号，所述缓冲器的第一电源端接收所述测试启用信号或测试启用反相信号。本发明使用较少的缓冲器即可达到预定的延迟时间，从而减少了额外的缓冲器消耗的功耗，降低了触发电路所需功耗。

Description

触发电路和扫描链
技术领域
本发明涉及触发电路领域，更具体地，涉及一种触发电路和扫描链。
背景技术
扫描链(scan chain)应用于在测试步骤期间检测组合逻辑块中的各种制造故障。通常，扫描链由几个串联的扫描触发单元(scan flip-flop)组成。然而，由于工艺、电压和温度(PVT,process,voltage,and temperature)的变化以及时钟偏移的原因，扫描触发电路的保持时间违规(hold-time violation)变得更严重。因此，为了解决保持时间违规的问题，在一个扫描触发电路的数据输出端和后面的扫描触发单元的扫描输入端之间的扫描路径中添加了由多个缓冲器组成的延迟链。这些额外的缓冲器将占用大面积的电路板。而且，这些额外的缓冲器也会消耗不必要的功率，特别是当扫描链在正常模式运行时。
因此，如何提供一种具有更低功耗的触发电路和扫描链，成为本领域亟需解决的问题。
发明内容
有鉴于此，本发明提供一种触发电路和扫描链，具有更低的功耗。
根据本发明的第一方面，公开一种触发电路，用于在测试输入端接收测试信号且在数据输入端接收数据信号，并产生扫描输出信号，所述触发电路包括：
缓冲器，具有耦合到所述测试输入端的输入端，以及输出端；并且还具有第一电源端及第二电源端，其中所述缓冲器用以产生缓冲信号；以及
扫描触发单元，接收所述缓冲信号和所述数据信号，并由测试启用信号控制，以根据所述缓冲信号或数据信号产生所述扫描输出信号；
其中所述扫描触发单元还产生与测试启用信号反相的测试启用反相信号，所述缓冲器的第一电源端接收所述测试启用信号或测试启用反相信号。
根据本发明的第二个方面，公开一种扫描链，包括：
第一触发电路，采用上述任一所述的触发电路；
第二触发电路，采用上述任一所述的触发电路；
组合逻辑电路，耦合于所述第一触发电路的数据输出端与所述第二触发电路的数据输入端之间，
其中所述第二触发电路通过对应的测试输入端接收所述第一触发电路产生的扫描输出信号，以作为第二触发电路的测试信号。
本发明提供的触发电路由于包括缓冲器和扫描触发单元，缓冲器用以产生缓冲信号，扫描触发单元由测试启用信号控制，根据缓冲信号或数据信号产生扫描输出信号，扫描触发单元还产生与测试启用信号反相的测试启用反相信号，缓冲器的第一电源端接收测试启用信号或测试启用反相信号。本发明中采用测试启用反相信号输入到缓冲器中，控制缓冲器的延迟时间，从而使触发电路对接收的信号产生的延迟时间增大，因此，使用较少的缓冲器即可达到预定的延迟时间，从而减少了额外的缓冲器消耗的功耗，降低了触发电路所需功耗。
在阅读了随后以不同附图展示的优选实施例的详细说明之后，本发明的这些和其它目标对本领域普通技术人员来说无疑将变得明显。
附图说明
图1示出了本发明一个示例性实施例的扫描链的示意图；
图2A示出了本发明一个示例性实施例的触发电路的示意图；
图2B示出了本发明另一个示例性实施例的触发电路的示意图；
图3示出了本发明一个示例性实施例的多路复用器的示意图；
图4示出了图2A的触发电路中的缓冲器的一个示例性实施例的示意图；
图5A和图5B是在各种不同情况下图2A的触发电路的主要信号的时序图的示意图；
图6A示出了本发明另一个示例性实施例的触发电路的示意图；
图6B示出了本发明另一个示例性实施例的触发电路的示意图；
图7示出了图6A的触发电路中的缓冲器的一个示例性实施例的示意图；
图8A和图8B是在各种不同情况下图6A的触发电路的主要信号的时序图的示意图；
图9A示出了本发明另一个示例性实施例的触发电路的示意图；
图9B示出了本发明另一个示例性实施例的触发电路的示意图；
图10示出了图9A的触发电路中的缓冲器的一个示例性实施例的示意图；
图11是示出在各种不同情况下图9A的触发电路的主要信号的时序图的示意图。
具体实施方式
在说明书和随后的权利要求书中始终使用特定术语来指代特定组件。正如本领域技术人员所认识到的，制造商可以用不同的名称指代组件。本文件无意于区分那些名称不同但功能相同的组件。在以下的说明书和权利要求中，术语“包含”和“包括”被用于开放式类型，因此应当被解释为意味着“包含，但不限于...”。此外，术语“耦合”旨在表示间接或直接的电连接。因此，如果一个设备耦合到另一设备，则该连接可以是直接电连接，或者经由其它设备和连接的间接电连接。
以下描述是实施本发明的最佳设想方式。这一描述是为了说明本发明的一般原理而不是用来限制的本发明。本发明的范围通过所附权利要求书来确定。
图1示出了本发明一个示例性实施例的扫描链(scan chain)的示意图。扫描链是一种基于扫描路径法的可测性设计技术(Design for Testability,DFT)，能够从芯片外部设定电路中各个触发电路(flip-flop circuit)的状态，并通过简单的扫描链的设计，扫描观测触发电路是否工作在正常状态，以此来检测电路的正确性。如图1所示，扫描链1包括多个触发电路以及耦合在两个连续触发电路之间的至少一个组合逻辑电路。在图1的实施例中，作为示例的给出了三个触发电路10-12和两个组合逻辑电路(comb.)13和14。扫描链1执行扫描测试以检测这些组合逻辑电路13和14中的任何制造故障。每个触发电路10-12具有测试输入端TI，数据输入端DI，时钟输入端CK和数据输出端DQ。扫描链1可响应于测试启用信号STE(test-enable signal)而选择性地在正常模式或测试模式下运行。触发电路10-12的测试启用端TE接收相同的测试启用信号STE。触发电路10-12的时钟输入端CK分别接收时钟信号CKA-CKC。在一个实施例中，时钟信号CKA-CKC由不同的时钟源产生，时钟信号CKA-CKC的时序相同或不同。在另一个实施例中，时钟信号CKA-CKC由相同的时钟源产生，并且时钟信号CKA-CKC的时序相同或不同。触发电路10是触发电路10-12中的第一个。触发电路10的数据输入端DI接收功能数据信号S11作为触发电路10的数据信号，并且测试输入端TI接收扫描测试信号S10作为触发电路10的测试信号。触发电路10在数据输出端DQ处产生扫描输出信号S12，并将扫描输出信号S12发送到组合逻辑电路13。对于触发电路11和12中的每一个，数据输入端DI接收来自对应的组合逻辑电路输出的信号S13、S14作为触发电路的数据信号，测试输入端TI接收来自之前的触发电路的数据输出端DQ输出的扫描输出信号作为触发电路的测试信号，并且数据输出端DQ输出的扫描输出信号传输到下一个组合逻辑电路。
图2A示出了本发明一个示例性实施例的触发电路的示意图。图1所示的触发电路10-12中的至少一个可以具有与图2A所示的相同的结构，即触发电路10-12中的至少一个可以由图2A的实施例的触发电路2来实施。如图2A所示，触发电路2包括缓冲器20和扫描触发单元23。扫描触发单元23包括多路复用器(multiplexer)21和触发器，本实施例中触发器可以为D触发器(data flip-flop或delay flip-flop)22。缓冲器20接收来自触发电路2的测试输入端TI的测试信号，并产生缓冲信号S20。多路复用器21的一个输入端(+)接收缓冲信号S20，另一个输入端(-)接收来自触发电路2的数据输入端DI的数据信号SDI。多路复用器21由来自触发电路2的测试启用端TE的测试启用信号STE控制，以选择性地将缓冲信号S20或数据信号SDI作为输入信号S21传送到多路复用器21的输出端。D触发器22的输入端(D)接收输入信号S21，而D触发器22的时钟端(CK)则耦合到触发电路2的时钟端CK以接收对应的时钟信号CLK。D触发器22基于时钟信号CLK运行，以根据输入信号S21产生扫描输出信号S22。触发电路2通过数据输出端DQ将扫描输出信号S22发送到下一个电路或设备。
参考图2A所示，缓冲器20具有两个电源端20A和20B。在本实施例中，电源端20A接收用于给触发电路2供电的电源电压VDD，而电源端20B接收内部产生的测试启用反相信号STEB(test-enable reverse signal)，作为测试启用信号STE的反相。在本实施例中，测试启用反相信号STEB由多路复用器21产生。测试启用信号STE和测试启用反相信号STEB用于运行测试模式，并且可以分别视为第一测试启用信号和第二测试启用信号。
在图2A所示的实施例中，在触发电路2中有一个缓冲器20。然而，在其他实施例中，触发电路2可以包括串联连接的多个缓冲器20，以获得测试信号STI的较长的延迟时间，如图2B所示。相应地，缓冲器20一起运行以根据测试信号STI产生缓冲信号S20。图2B所示的触发电路2与图2A中的触发电路具有类似的结构，相同的标号可表示相同的部件。图2B与图2A的不同之处在于，图2B中具有多个缓冲器20，多个缓冲器20之间串联连接。其中每个缓冲器20的电源端20A均接收用于给触发电路2供电的电源电压VDD，同时每个缓冲器20的电源端20B均接收内部产生的测试启用反相信号STEB。
图3示出了本发明一个示例性实施例的多路复用器的示意图。图2A所示的多路复用器21可以具有与图3所示的相同的结构，即多路复用器21可以由图3的实施例的多路复用器3来实施。多路复用器3包括与门30和31，或门32和反相器33。反相器33的输入端接收测试启用信号STE。反相器33反相测试启用信号STE以产生测试启用反相信号STEB。因此，测试启用反相信号STEB是测试启用信号STE的反相。与门30的一个输入端接收扫描输入信号SSI，另一输入端接收测试启用信号STE。与门31的一个输入端接收数据信号SDI，另一个输入端接收测试启用反相信号STEB。或门32的输入端耦合到与门30和31，以接收来自与门30和31输出的信号以产生输出信号。结合图2A和2B所示，在本实施例中，多路复用器21由多路复用器3实施，与门30接收由缓冲器20产生的缓冲信号S20作为扫描输入信号SSI，或门32输出或门32的输出信号作为输入信号S21。测试启用反相信号STEB提供给缓冲器20的电源端20B。
图4示出了缓冲器(例如图2A和2B中所示)的一个示例性实施例的示意图。为了说明缓冲器20的结构和运行，图4还示出了多路复用器3中的反相器33。如图4所示，反相器33包括P型金属氧化物半导体(PMOS)晶体管330和N型金属氧化物半导体(NMOS)晶体管331。PMOS晶体管330的栅极接收测试启用信号STE，PMOS晶体管330的源极接收电源电压VDD，PMOS晶体管330的漏极耦合到节点N30。NMOS晶体管331的栅极接收测试启用信号STE，NMOS晶体管331的漏极耦合到节点N30，NMOS晶体管331的源极接收电源电压VSS，用以驱动触发电路2。在本实施例中，电源电压VSS低于电源电压VDD。例如，电源电压VSS是接地电压。测试启用反相信号STEB在节点N30处产生。
仍然参考图4所示，缓冲器20包括反相器40和41。反相器40由PMOS晶体管400和NMOS晶体管401组成。PMOS晶体管400的栅极接收测试信号STI，PMOS晶体管400的源极耦合到电源端20A接收电源电压VDD，PMOS晶体管400的漏极连接到节点N40。NMOS晶体管401的栅极接收测试信号STI，NMOS晶体管401的漏极耦合到节点N40，NMOS晶体管401的源极耦合到电源端20B以接收测试启用反相信号STEB。在节点N40处会产生信号S40。反相器41由PMOS晶体管410和NMOS晶体管411组成。PMOS晶体管410的栅极耦合到节点N40以接收信号S40，PMOS晶体管410的源极耦合到电源端20A以接收电源电压VDD，PMOS晶体管410的漏极耦合到节点N41。NMOS晶体管411的栅极耦合到节点N40以接收信号S40，漏极耦合到节点N41，NMOS晶体管411的源极耦合到电源端20B以接收测试启用反相信号STEB。缓冲信号S20在节点N41处产生。
参考图4和图5A-5B所示，当测试启用信号STE处于高电压电平(例如电源电压VDD的电平)时，扫描链1(如图1所示)在测试模式下运行。在测试模式期间，通过反相器33的运行，测试启用反相信号STEB处于低电压电平，例如电源电压VSS的电平。如图5A和5B所示，在测试模式期间，通过反相器40的运行，信号S40的电平与测试信号STI的电平相反，而缓冲信号S20的电平与信号S40的电平相反。因此，缓冲信号S20的电平随着测试信号STI的电压电平的变化而变化，且缓冲信号S20的相位与测试信号STI的相位相同。参考图4所示，在节点N40和电源电压VSS之间有两个堆叠的NMOS晶体管401和331。因此，由于两个堆叠的NMOS晶体管401和331，信号S40从电源电压VDD的电平切换到电源电压VSS的电平的延迟时间被放大。换句话说，在测试模式期间，信号S40的下降延迟(图未示)被放大。仍然参考图4所示，在节点N41和电源电压VSS之间有两个堆叠的NMOS晶体管411和331。因此，由于两个堆叠的NMOS晶体管411和331，缓冲信号S20从电源电压VDD的电平切换到电源电压VSS的电平的延迟时间被放大。换句话说，在测试模式期间，缓冲信号S20的下降延迟(图未示)被放大。参考图2A所示，在测试模式下，多路复用器21根据测试启用信号STE将缓冲信号S20传送至多路复用器21的输出端，以作为输入信号S21，并且D触发器22基于时钟信号CLK运行以根据输入信号S21产生扫描输出信号S22。
如上所述，对于一个触发电路2，由于信号S40和缓冲信号S20中的每一个的下降延迟被放大，因此触发电路2所接收的信号的延迟时间也被放大。与传统的延迟链相比，本实施例使用较少的缓冲器20即可达到预定的延迟时间。
参考图4和图5A-5B所示，当测试启用信号STE处于电源电压VSS的电平时，扫描链1(如图1所示)在正常模式下工作。在正常模式期间，通过反相器33的运行，测试启用反相信号STEB为电源电压VDD的电平。如图5A所示，一些情况下，在测试信号STI处于电源电压VDD的电平期间，测试启用信号STE从电源电压VDD的电平切换到电源电压VSS的电平(即测试启用反相信号STEB从电源电压VSS的电平切换到电源电压VDD的电平)。如图5A所示，在测试信号STI处于电源电压VDD的电平期间，NMOS晶体管401导通。响应于测试启用反相信号STEB的电平转换，信号S40的电平开始向电源电压VDD和NMOS晶体管401的阈值Vtn之间的差值(VDD-Vtn)的电平上升，然后从差值电平(VDD-Vtn)向电源电压VDD的电平上升。一旦测试信号STI从电源电压VDD的电平切换到电源电压VSS的电平以导通PMOS晶体管400，则信号S40的电平被切换到电源电压VDD的电平。然后，在正常模式期间，信号S40的电平保持在电源电压VDD的电平。
仍然参考图5A所示，在测试启用反相信号STEB从电源电压VSS的电平切换到电源电压VDD的电平的时间点之前出现的短时间段内(即在扫描链1(如图1所示)从测试模式进入正常模式的时间点之前)，由于PMOS晶体管410根据具有电源电压VSS的电平的信号S40而导通，所以缓冲信号S20的电平已经处于电源电压VDD的电平。在测试模式期间，由于NMOS晶体管411通过信号S40持续导通，所以响应于测试启用反相信号STEB，缓冲信号S20的电平仍然保持在电源电压VDD的电平。
如图5B所示，一些情况下，在测试信号STI处于电源电压VSS的电平的时段期间，测试启用信号STE从电源电压VDD的电平切换到电源电压VSS的电平(即测试启用反相信号STEB从电源电压VSS的电平切换到电源的电平)。如图5B所示，在测试启用反相信号STEB从电源电压VSS的电平切换到电源电压VDD的电平的时间点之前出现的短时间段内(即在扫描链1(如图1所示)从测试模式进入正常模式的时间点之前)，由于PMOS晶体管400根据具有电源电压VSS的电平的测试信号STI而导通，所以信号S40的电平已经处于电源电压VDD的电平。在正常模式期间，不管测试信号STI处于何种电平，由于电源端20A和20B处的电源电压VDD的电平，所以信号S40仍然保持在电源电压VDD的电平。
仍然参考图5B所示，在信号S40处于电源电压VDD的电平期间，NMOS晶体管411导通。响应于测试启用反相信号STEB的电平切换，缓冲信号S20的电平开始向差值(VDD-Vtn)的电平上升，然后从差值电平(VDD-Vtn)向电源电压VDD的电平上升。在正常模式期间，当缓冲信号S20的电平达到电源电压VDD的电平之后，根据具有电源电压VDD的电平的测试启用反相信号STEB，将缓冲信号S20的电平保持在电源电压VDD的电平，因为信号S40的电平保持在电源电压VDD的电平以导通NMOS晶体管411。
根据上文，当扫描链1(如图1所示)进入正常模式时，信号S40和缓冲信号S20中的一个的电平具有一个瞬态，另一个的电平不变，这降低了在正常模式期间缓冲器2的瞬态功率。
图6A示出了本发明另一个示例性实施例的触发电路的示意图。图1所示的触发电路10-12中的至少一个可以具有与图6A所示的相同的结构，即触发电路10-12中的至少一个可以由图6A的实施例的触发电路6来实施。如图6A所示，触发电路6包括缓冲器60和扫描触发单元63。扫描触发单元63包括多路复用器61和触发器，本实施例中触发器可以为D触发器62。缓冲器60、多路复用器61和D触发器62的连接和由它们接收的信号与图2A的实施例的类似。因此，这里省略了相似的相关描述。触发电路2与6之间的区别在于，缓冲器60的电源端60A接收测试启用信号STE，电源端60B接收电源电压VSS。
图6A中所示的多路复用器61可以具有与图3中所示的相同的结构。即多路复用器61可以由图3的实施例的多路复用器3来实施。上文已经描述了多路复用器3的结构，因此这里省略相关描述。在多路复用器61由多路复用器3实施的实施例中，与门30接收缓冲器60产生的缓冲信号S60作为扫描输入信号SSI，或门32输出或门32的输出信号作为输入信号S61。此外，D触发器62的输入端(D)接收输入信号S61，而D触发器62的时钟端(CK)则耦合到触发电路6的时钟端CK以接收对应的时钟信号CLK。D触发器62基于时钟信号CLK运行，以根据输入信号S61产生扫描输出信号S62。触发电路6通过数据输出端DQ将扫描输出信号S62发送到下一个电路或设备。
在图6A的实施例中，在触发电路6中有一个缓冲器60。然而，在其他实施例中，触发电路6可以包括串联连接的多个缓冲器60，以获得测试信号STI较长的延迟时间，如图6B所示。相应地，缓冲器60一起运行以根据测试信号STI产生缓冲信号S60。图6B所示的触发电路6与图6A中的触发电路具有类似的结构，相同的标号可表示相同的部件。图6B与图6A的不同之处在于，图6B中具有多个缓冲器60，多个缓冲器60之间串联连接。其中每个缓冲器60的电源端60A均接收测试启用信号STE，同时每个缓冲器60的电源端60B均接收电源电压VSS。
图7示出了缓冲器(例如图6A和6B所示)的一个示例性实施例的示意图。为了说明缓冲器60的结构和操作，图7还示出了多路复用器3中的反相器33。上文已经描述了反相器33的结构，因此这里省略相关描述。
仍然参考图7所示，缓冲器70包括反相器72和71。反相器72由PMOS晶体管700和NMOS晶体管701组成。PMOS晶体管700的栅极接收测试信号STI，PMOS晶体管700的源极耦合到电源端60A以接收测试启用信号STE，并且PMOS晶体管700的漏极耦合到节点N70。NMOS晶体管401的栅极接收测试信号STI，NMOS晶体管401的漏极耦合到节点N70，NMOS晶体管401的源极耦合到电源端60B以接收电源电压VSS。在节点N70处会产生信号S70。反相器71由PMOS晶体管710和NMOS晶体管711组成。PMOS晶体管710的栅极耦合到节点N70以接收信号S70，PMOS晶体管710的源极耦合到电源端60A以接收测试启用信号STE，PMOS晶体管710的漏极耦合到节点N71。NMOS晶体管711的栅极耦合到节点N70以接收信号S70，NMOS晶体管711的漏极耦合到节点N71，并且NMOS晶体管711的源极耦合到电源端60B以接收供应电压VSS。缓冲信号S60在节点N71处产生。
参考图7和图8A-8B所示，当测试启用信号STE处于电源电压VDD的电平时，扫描链1(如图1所示)在测试模式下运行。如图8A和8B所示，在测试模式期间，通过反相器71的运行，信号S70的电平与测试信号STI的电平相反，而缓冲信号S60的电平与信号S70的电平的相反。因此，缓冲信号S60的电平随着测试信号STI的电压电平的变化而变化，且缓冲信号S20的相位与测试信号STI的相位相同。参考7所示，电源端60A接收测试启用信号STE。由于测试启用信号STE被施加到扫描链1中的所有触发电路，所以测试启用信号STE具有微弱的驱动强度。因此，由于测试启用信号STE的微弱驱动强度，信号S70从电源电压VSS的电平切换到电源电压VDD的电平的延迟时间被放大。换句话说，在测试模式期间，信号S70的上升延迟(图未示)被放大。基于相同的原因，由于测试启用信号STE的微弱驱动强度，当缓冲信号S60从电源电压VSS的电平切换到电源电压VDD的电平时的延迟时间被放大。换句话说，在测试模式期间，缓冲信号S60的上升延迟(图未示)被放大。
如上所述，对于一个触发电路6，由于信号S70和缓冲信号S60中的每一个的上升延迟被放大，因此触发电路6所接收的信号的延迟时间也被放大。与传统的延迟链相比，本实施例使用较少的缓冲器60即可达到预定的延迟时间。
参考7和图8A-8B所示，当测试启用信号STE处于电源电压VSS的电平时，扫描链1(如图1所示)以正常模式操作。如图8A所示，一些情况下，在测试信号STI处于电源电压VDD的电平期间，测试启用信号STE从电源电压VDD的电平切换到电源电压VSS的电平。如图8A所示，在测试启用信号STE从电源电压VDD的电平切换到电源电压VSS的电平的时间点之前出现的短时间段内(即在扫描链1(如图1所示)从测试模式进入正常模式的时间点之前)，由于NMOS晶体管701根据具有电源电压VDD的电平的测试信号STI而导通，所以信号S70的电平已经处于电源电压VSS的电平。在正常模式期间，不管测试信号STI处于何种电平，由于电源端60A和60B处的电源电压VSS的电平，所以信号S70仍然保持在电源电压VSS的电平。
仍然参考图8A所示，在信号S70处于电源电压VSS的电平期间，PMOS晶体管710导通。响应于测试启用信号STE的电平转换，缓冲信号S60的电平开始向电源电压VSS与PMOS晶体管700的阈值Vtp的总和(VSS+Vtp)的电平降低，然后从总和(VSS+Vtp)的电平向电源电压VSS的电平降低。在正常模式期间，当缓冲信号S60的电平达到电源电压VSS的电平之后，根据具有电源电压VSS的电平的测试启用信号STE，将缓冲信号S60的电平保持在电源电压VSS的电平，因为信号S70的电平保持在电源电压VSS的电平以导通PMOS晶体管710。
如图8B所示，一些情况下，在测试信号STI处于电源电压VSS的电平期间，测试启用信号STE从电源电压VDD的电平切换到电源电压VSS的电平。如图8B所示，在测试信号STI处于电源电压VSS的电平期间，PMOS晶体管700导通。响应于测试启用信号STE的电平切换，信号S70的电平开始向总和(VSS+Vtp)的电平降低，然后从总和电平向电源电压VSS的电平降低(VDD+Vtp)。一旦测试信号STI从电源电压VSS的电平切换到电源电压VDD的电平以导通NMOS晶体管701，则信号S70的电平处于电源电压VSS的电平。然后，在正常模式期间，信号S70的电平保持在电源电压VSS的电平。
仍然参考图8B所示，在测试启用信号STE从电源电压VDD的电平切换到电源电压VSS的电平的时间点之前出现的短时间段内(即在扫描链1(如图1所示)从测试模式进入正常模式的时间点之前)，由于NMOS晶体管711根据具有电源电压VDD的电平的信号S70而导通，所以缓冲信号S60的电平已经处于电源电压VSS的电平。在正常模式期间，由于PMOS晶体管710通过信号S70持续导通，所以响应于测试启用信号STE，缓冲信号S60的电平仍然保持在电源电压VSS的电平。
根据上文，当扫描链1(如图1所示)进入正常模式时，信号S70和缓冲信号S60中的一个的电平具有一个瞬态，另一个的电平不变，这降低了在正常模式期间缓冲器6的瞬态功率。
图9A示出了本发明另一个示例性实施例的触发电路的示意图。图1所示的触发电路10-12中的至少一个可以具有与图9A所示的相同的结构，即触发电路10-12中的至少一个可以由图9A的实施例的触发电路来实施。如图9A所示，触发电路9包括缓冲器90和扫描触发单元93。扫描触发单元93包括多路复用器91和触发器，本实施例中触发器可以为D触发器92。缓冲器90、多路复用器91和D触发器92的连接和由它们接收的信号与图1的实施例的类似。因此，这里省略了相似的相关描述。触发电路2和9之间的区别在于，缓冲器90的电源端90A接收测试启用信号STE。
图9A中所示的多路复用器91可以具有与图3中所示的相同的结构。即多路复用器91可以由图3的实施例的多路复用器3来实施。上文已经描述了多路复用器3的结构，因此这里省略相关描述。在多路复用器91由多路复用器3实施的实施例中，与门30接收由缓冲器90产生的缓冲信号S90作为扫描输入信号SSI，或门32输出或门32的输出信号作为输入信号S91。此外，D触发器92的输入端(D)接收输入信号S91，而D触发器92的时钟端(CK)则耦合到触发电路9的时钟端CK以接收对应的时钟信号CLK。D触发器92基于时钟信号CLK运行，以根据输入信号S91产生扫描输出信号S92。触发电路9通过数据输出端DQ将扫描输出信号S92发送到下一个电路或设备。
在图9A的实施例中，在触发电路9中有一个缓冲器90。然而，在其他实施例中，触发电路9可以包括串联连接的若干缓冲器90，以获得测试信号STI较长的延迟时间，如图9B所示。相应地，缓冲器90一起运行以根据测试信号STI产生缓冲信号S90。图9B所示的触发电路9与图9A中的触发电路具有类似的结构，相同的标号可表示相同的部件。图9B与图9A的不同之处在于，图9B中具有多个缓冲器90，多个缓冲器90之间串联连接。其中每个缓冲器90的电源端90A均接收测试启用信号STE，同时每个缓冲器90的电源端60B均接收测试启用反相信号STEB。
图10示出了缓冲器(例如图9A和9B所示)的一个示例性实施例的示意图。为了说明缓冲器90的结构和操作，图10还示出了多路复用器3中的反相器33。上文已经描述了反相器33的结构，因此这里省略相关描述。
仍然参考图10所示，缓冲器100包括反相器100和101。反相器100由PMOS晶体管1000和NMOS晶体管1001组成。PMOS晶体管1000的栅极接收测试信号STI，PMOS晶体管1000的源极耦合到电源端90A以接收测试启用信号STE，并且PMOS晶体管1000的漏极耦合到节点N100。NMOS晶体管1001的栅极接收测试信号STI，PMOS晶体管1000的漏极耦合到节点N100，PMOS晶体管1000的源极耦合到电源端90B以接收测试启用反相信号STEB。在节点N100处会产生信号S100。反相器101由PMOS晶体管1010和NMOS晶体管1011组成。PMOS晶体管1010的栅极连接到节点N100以接收信号S100，PMOS晶体管1010的源极耦合到电源端90A以接收测试启用信号STE，PMOS晶体管1010的漏极耦合到节点N101。NMOS晶体管1011的栅极耦合到节点N100以接收信号S100，NMOS晶体管1011的漏极耦合到节点N71，NMOS晶体管1011的源极耦合到电源端90B以接收测试启用反相信号STEB。缓冲信号S90在节点N71处产生。
参考图10和图11所示，当测试启用信号STE处于电源电压VDD的电平时，扫描链1(如图1所示)在测试模式下运行。通过反相器33，在测试模式期间，测试启用反相信号STEB处于电源电压VSS的电平。如图10所示，在测试模式期间，通过反相器100的运行，信号S100的电平与测试信号STI的电平相反，而缓冲信号S90的电平与信号S100的相反。因此，缓冲信号S900的电平随着测试信号STI的电压电平的变化而变化，而缓冲信号S90的相位与测试信号STI的相位相同。
参考图10和图11所示，当测试启用信号STE处于电源电压VSS的电平时，扫描链1(如图1所示)以正常模式工作。在正常模式期间，通过反相器33，测试启用反相信号STEB为电源电压VDD的电平。如图11所示，一些情况下，在在测试信号STI处于电源电压VSS的电平期间，测试启用信号STE从电源电压VDD的电平切换到电源电压VSS的电平(即测试使能反相信号STEB被切换到电源电压VDD的电平)。参考图11所示，在测试启用信号STE从电源电压VDD的电平切换到电源电压VSS的电平的时间点之前出现的短时间段内(即在扫描链1(如图1所示)从测试模式进入正常模式的时间点之前)，由于PMOS晶体管1000根据具有电源电压VSS的电平的测试信号STI而导通，所以根据具有电源电压VDD的电平的测试启用信号STE，信号S100的电平处于电源电压VDD的电平。当在测试信号STI处于电源电压VSS的时段期间，测试启用信号STE从电源电压VDD的电平切换到电源电压VSS的电平时，信号S100从电源电压VDD的电平切换到总和(VSS+Vtp)的电平。在测试模式期间，一旦测试信号STI切换到电源电压VDD的电平，根据具有电源电压VDD的电平的测试启用反相信号STEB，信号S100将会切换到差值(VDD-Vtn)的电平，同时一旦测试信号STI切换到电源电压VSS的电平，根据具有电源电压VSS的电平的测试启用信号STE，信号S100将会切换到总和(VSS+Vtp)的电平。换句话说，在正常模式期间，信号S100在差值(VDD-Vtn)的电平与总和(VSS+Vtp)的电平之间切换。
仍然参考图11所示，在正常模式期间，通过基于信号S100、测试启用信号STE以及测试启用反相信号STEB的反相器101的运行，缓冲信号S90也在差值(VDD-Vtn)电平和总和(VSS+Vtp)的电平之间切换。
一些情况下，在测试信号STI处于电源电压VDD的时段期间，测试启用信号STE从电源电压VDD的电平切换到电源电压VSS的电平(即测试启用反相信号STEB从电源电压VSS的电平切换到电源电压VDD的电平)。在正常模式期间，通过缓冲器90的运行，信号S100和缓冲信号S90均在差值(VDD-Vtn)的电平和总和(VSS+Vtp)的电平之间切换。
根据上述实施例，正常模式期间，信号S100和缓冲信号S90的电平幅度小于测试模式期间的电平幅度，从而降低正常模式期间的功耗。
本领域的技术人员将容易地观察到，在保持本发明教导的同时，可以做出许多该设备和方法的修改和改变。因此，上述公开内容应被解释为仅由所附权利要求书的界限和范围所限制。

Claims (11)

1.一种触发电路，用于在测试输入端接收测试信号且在数据输入端接收数据信号，并产生扫描输出信号，其特征在于，所述触发电路包括：
缓冲器，具有耦合到所述测试输入端的输入端，以及输出端，并且还具有第一电源端及第二电源端，其中所述缓冲器用以产生缓冲信号；以及
扫描触发单元，接收所述缓冲信号和所述数据信号；并由测试启用信号控制，以根据所述缓冲信号或数据信号产生所述扫描输出信号；
其中所述扫描触发单元还产生与测试启用信号反相的测试启用反相信号，其中，所述缓冲器的第一电源端接收所述测试启用反相信号，所述缓冲器的第二电源端接收高电平电源电压，所述高电平电源电压高于低电平电源电压；或者，所述缓冲器的第一电源端接收所述测试启用信号，所述缓冲器的第二电源端接收低电平电源电压，所述低电平电源电压低于高电平电压；或者所述缓冲器的第一电源端接收测试启用信号，所述缓冲器的第二电源端接收测试启用反相信号。
2.根据权利要求1所述的触发电路，其特征在于，所述扫描触发单元包括：
多路复用器，具有第一输入端及第二输入端；并由所述测试启用信号控制，以传输所述缓冲信号或数据信号作为输入信号；所述多路复用器还产生所述测试启用反相信号；以及
触发器，接收所述输入信号并根据所述输入信号产生所述扫描输出信号。
3.根据权利要求1所述的触发电路，其特征在于，当所述缓冲器的第一电源端接收所述测试启用反相信号，所述缓冲器的第二电源端接收所述高电平电源电压时；
其中所述缓冲器包括：
第一P型晶体管，具有耦合到所述缓冲器的输入端的栅极端，耦合到所述第二电源端的源极端以及耦合到第一节点的漏极端；
第一N型晶体管，具有耦合到所述缓冲器的输入端的栅极，耦合到所述第一节点的漏极以及耦合到所述第一电源端的源极；
第二P型晶体管，具有耦合到所述第一节点的栅极端，耦合到所述第二电源端的源极端以及耦合到所述缓冲器的输出端的漏极端；以及
第二N型晶体管，具有耦合到所述第一节点的栅极，耦合到所述缓冲器的输出端的漏极端以及耦合到所述第一电源端的源极。
4.根据权利要求1所述的触发电路，其特征在于，当所述缓冲器的第一电源端接收所述测试启用信号，所述缓冲器的第二电源端接收所述低电平电源电压时；
其中所述缓冲器包括：
第一P型晶体管，具有耦合到所述缓冲器的输入端的栅极端，耦合到所述第一电源端的源极端以及耦合到第一节点的漏极端；
第一N型晶体管，具有耦合到所述缓冲器的输入端的栅极，耦合到所述第一节点的漏极以及耦合到所述第二电源端的源极；
第二P型晶体管，具有耦合到所述第一节点的栅极端，耦合到所述第一电源端的源极端以及耦合到所述缓冲器的输出端的漏极端；以及
第二N型晶体管，具有耦合到所述第一节点的栅极，耦合到所述缓冲器的输出端的漏极端以及耦合到所述第二电源端的源极。
5.根据权利要求1所述的触发电路，其特征在于，当所述缓冲器的第一电源端接收所述测试启用信号，所述缓冲器的第二电源端接收所述测试启用反相信号时；
其中所述缓冲器包括：
第一P型晶体管，具有耦合到所述缓冲器的输入端的栅极端，耦合到所述第一电源端的源极端以及耦合到第一节点的漏极端；
第一N型晶体管，具有耦合到所述缓冲器的输入端的栅极，耦合到所述第一节点的漏极以及耦合到所述第二电源端的源极；
第二P型晶体管，具有耦合到所述第一节点的栅极端，耦合到所述第一电源端的源极端以及耦合到所述缓冲器的输出端的漏极端；以及
第二N型晶体管，具有耦合到所述第一节点的栅极，耦合到所述缓冲器的输出端的漏极端以及耦合到所述第二电源端的源极。
6.根据权利要求1所述的触发电路，其特征在于，所述触发电路由高电平电源电压和低于所述高电平电源电压的低电平电源电压供电，其中所述缓冲器的第一电源端接收测试启用反相信号，所述缓冲器的第二电源端接收高电平电源电压。
7.根据权利要求1所述的触发电路，其特征在于，所述触发电路由高电平电源电压和低于所述高电平电源电压的低电平电源电压供电，其中所述缓冲器的第一电源端接收测试启用信号，所述缓冲器的第二电源端接收低电源电压。
8.根据权利要求1所述的触发电路，其特征在于，所述触发电路由高电平电源电压和低于所述高电平电源电压的低电平电源电压供电，其中所述缓冲器的第一电源端接收测试启用信号，所述缓冲器的第二电源端接收测试启用反相信号。
9.根据权利要求1所述的触发电路，其特征在于，所述扫描触发单元包括：
反相器，接收所述测试启用信号并产生测试启用反相信号；
第一与门，具有接收所述缓冲信号的第一输入端，接收第二测试信号的第二输入端，以及输出端；
第二与门，具有接收所述数据信号的第一输入端，接收第三测试信号的第二输入端，以及输出端；
或门，具有耦合到所述第一与门的输出端的第一输入端，耦合到所述第二与门的输出端的第二输入端，以及产生输入信号的输出端；以及
触发器，接收所述输入信号并根据所述输入信号产生扫描输出信号。
10.根据权利要求1所述的触发电路，其特征在于，当所述触发电路在测试模式下运行时，所述扫描触发单元由所述测试启用信号所控制，以根据所述缓冲信号产生所述扫描输出信号，以及
当所述触发电路在正常模式下运行时，所述扫描触发单元由所述测试启用信号所控制，以根据所述数据信号产生所述扫描输出信号。
11.一种扫描链，其特征在于，包括：
第一触发电路，采用如权利要求1至10任一所述的触发电路；
第二触发电路，采用如权利要求1至10任一所述的触发电路；
组合逻辑电路，耦合于所述第一触发电路的数据输出端与所述第二触发电路的数据输入端之间，
其中所述第二触发电路通过对应的测试输入端接收所述第一触发电路产生的扫描输出信号，以作为第二触发电路的测试信号。
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