CN109143044B - 一种扫描输出触发器 - Google Patents

一种扫描输出触发器 Download PDF

Info

Publication number
CN109143044B
CN109143044B CN201810645240.5A CN201810645240A CN109143044B CN 109143044 B CN109143044 B CN 109143044B CN 201810645240 A CN201810645240 A CN 201810645240A CN 109143044 B CN109143044 B CN 109143044B
Authority
CN
China
Prior art keywords
signal
flip
flop
scanout
output
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN201810645240.5A
Other languages
English (en)
Other versions
CN109143044A (zh
Inventor
谢明翰
徐维旻
杨任航
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Xueshan Technology Co ltd
Original Assignee
MediaTek Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by MediaTek Inc filed Critical MediaTek Inc
Publication of CN109143044A publication Critical patent/CN109143044A/zh
Application granted granted Critical
Publication of CN109143044B publication Critical patent/CN109143044B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356104—Bistable circuits using complementary field-effect transistors
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318536—Scan chain arrangements, e.g. connections, test bus, analog signals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/01—Details
    • H03K3/012—Modifications of generator to improve response time or to decrease power consumption
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/31723—Hardware for routing the test signal within the device under test to the circuits to be tested, e.g. multiplexer for multiple core testing, accessing internal nodes
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/31727—Clock circuits aspects, e.g. test clock circuit details, timing aspects for signal generation, circuits for testing clocks
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3177—Testing of logic operation, e.g. by logic analysers
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318541—Scan latches or cell details
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/037—Bistable circuits
    • H03K3/0372—Bistable circuits of the primary-secondary type
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/3562—Bistable circuits of the primary-secondary type
    • H03K3/35625—Bistable circuits of the primary-secondary type using complementary field-effect transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Logic Circuits (AREA)

Abstract

本发明提供一种扫描输出触发器。该扫描输出触发器在第一输出端处输出扫描输出信号，并包括选择电路、控制电路和扫描输出级电路。选择电路由第一测试使能信号进行控制，以将第一输入端上的数据信号或第二输入端上的测试信号发送到选择电路的输出端来用作输入信号。控制电路耦接到选择电路的输出端，并由第一时钟信号进行控制，以根据输入信号生成第一控制信号和第二控制信号。第二控制信号是第一控制信号的反转。扫描输出级电路由第一控制信号和第二控制信号进行控制以生成扫描输出信号。本发明使得扫描输出级电路在扫描输出触发器中占用面积变小。

Description

一种扫描输出触发器
技术领域
本发明涉及一种触发器，且更具体而言，涉及应用于测试的扫描链的扫描输出触发器。
背景技术
扫描链用于在测试程序期间检测组合逻辑块中的不同制造错误。通常，扫描链由串联耦接的几个扫描输出触发器组成，并且延迟链被添加到一个扫描输出触发器的数据输出端Q和后面扫描输出触发器的扫描输入端TD之间的扫描路径中。然而，正常模式中，延迟链中的缓存器仍然工作，增加了不必要的能量消耗。因此，提供具有额外的扫描输出端SQ和扫描输出电路的扫描输出触发器。当这类型的扫描输出触发器应用于扫描链中时，延迟链被添加到一个扫描输出触发器的扫描输出端SQ与后面扫描输出触发器的扫描输入端TD之间的扫描路径中。在这种情况中，正常模式下，每个扫描输出触发器中的扫描输出电路将扫描输出端SQ的信号门控(gate)到固定电平，这样就避免了延迟链的额外的能量消耗。不利的是，扫描输出电路可能在扫描输出触发器中占据更大面积，具有较低驱动能力或者诱发ERC错误。
发明内容
有鉴于此，本发明提供了一种扫描输出触发器，以解决上述问题。
本发明提供了一种示例性实施例的扫描输出触发器，用于在扫描输出触发器的第一输出端处输出扫描输出信号。该扫描输出触发器包括选择电路、控制电路和扫描输出级电路。选择电路具有第一输入端和第二输入端。选择电路由第一测试使能信号进行控制，以将第一输入端上的数据信号或第二输入端上的测试信号发送到选择电路的输出端来用作输入信号。控制电路耦接到选择电路的输出端，并由第一时钟信号进行控制，以根据输入信号生成第一控制信号和第二控制信号。第二控制信号是第一控制信号的反转。扫描输出级电路由第一控制信号和第二控制信号进行控制以生成扫描输出信号。
本发明提供了另一种示例性实施例的扫描输出触发器，用于在扫描输出触发器的第一输出端处输出扫描输出信号。该扫描输出触发器包括多路复用器、控制电路、第一类型晶体管、第一第二类型晶体管和第二第二类型晶体管。多路复用器接收数据信号和测试信号，并生成输入信号。。多路复用器由第一测试使能信号进行控制，以选择数据信号或测试信号来用作输入信号。控制电路接收输入信号。控制电路由第一时钟信号进行控制以根据输入信号生成第一控制信号和第二控制信号。第二控制信号是第一控制信号的反转。第一类型晶体管具有接收第二控制信号的控制电极、接收第一测试使能信号或第二测试使能信号的第一电极和耦接到扫描输出触发器的第一输出端的第二电极。第二测试使能信号是第一测试使能信号的反转。第一第二类型晶体管具有接收第一控制信号的控制电极、接收第一测试使能信号或第二测试使能信号的第一电极和耦接到扫描输出触发器的第一输出端的第二电极。第二第二类型晶体管具有接收第二控制信号的控制电极、耦接到扫描输出触发器的电源端的第一电极和耦接到扫描输出触发器的第一输出端的第二电极。
本发明的有益效果有：通过选择电路将扫描输出触发器的数据信号或测试信号用作输入信号，控制电路根据输入信号生成第一控制信号和第二控制信号，进而通过第一控制信号和第二控制信号控制扫描输出级电路，降低组成扫描状态电路的元件数量，使得扫描输出级电路在扫描输出触发器中占用面积变小。
下面实施例将结合附图给出具体的说明。
附图说明
通过阅读下面详细的说明书以及结合下面附图的示例，本发明可以被更充分理解，其中：
图1是一示例性实施例的扫描输出触发器；
图2A和图2B是一示例性实施例的正常模式下图1中的扫描输出触发器的主要信号的时序；
图3A和图3B是一示例性实施例的测试模式下图1中的扫描输出触发器的主要信号的时序；
图4是另一示例性实施例的扫描输出触发器；
图5是又一示例性实施例的扫描输出触发器；
图6A和图6B是图5中的扫描输出触发器正常模式下的主要信号的时序的一示例性实施例；
图7A和图7B是图5中的扫描输出触发器测试模式下的主要信号的时序的另一示例性实施例；
图8是又一示例性实施例的扫描输出触发器；以及
图9是一示例性实施例的扫描链。
具体实施方式
以下描述为本发明的较佳实施例。以下实施例仅用来举例阐释本发明的技术特征，并非用以限定本发明。本发明的保护范围当视权利要求书所界定为准。
图1显示了一示例性实施例的扫描输出触发器。如图1所示，扫描输出触发器1包括选择电路10、控制电路11、扫描输出级电路12、信号生成电路13和时钟生成电路14。扫描输出触发器1具有输入端D和输入端TD、测试使能端TE、时钟输入端CK、数据输出端Q和扫描输出端SQ。在图1的实施例中，选择电路10包括多路复用器100。多路复用器100的输入端(-)耦接到输入端D，以用于接收数据信号S10，多路复用器100的输入端(+)耦接到输入端TD，以用于接收测试信号S11，并且多路复用器100的选择端耦接到测试使能端TE，以用于接收选择信号STE。多路复用器100在其输出端处生成输入信号S12。多路复用器100由选择信号STE进行控制，以选择性地将数据信号S10或测试信号S11发送到多路复用器100的输出端，以用作输入信号S12。
如图1所示，信号生成电路13也接收选择信号STE，以生成另一选择信号STEB，其是选择信号STE的反转。在图1的实施例中，选择生成电路13包括反相器130。反相器130的输入端耦接到测试使能端TE，以用于接收选择信号STE。随后，反相器130反转选择信号STE，以在反相器130的输出端处生成选择信号STEB。因此，选择信号STEB是选择信号STE的反转。在其他实施例中，信号生成电路13可以由能接收选择信号STE并生成为选择信号STE的反转的选择信号STEB的任何其他电路结构来实现。
时钟生成电路14通过时钟端CK接收时钟信号SCK，以生成另一时钟信号SCKB，其是时钟信号SCK的反转。在图1的实施例中，时钟生成电路14包括反相器140。反相器140的输入端耦接到时钟端CK，以用于接收时钟信号SCK。随后，反相器140反转时钟信号SCK，以在反相器140的输出端处生成时钟信号SCKB。因此，时钟信号SCKB是时钟信号SCK的反转。在其他实施例中，时钟生成电路14可以由能接收时钟信号SCK并生成为时钟信号SCK的反转的时钟信号SCKB的任何其他电路结构来实现。
如图1所示，控制电路11接收输入信号S12。控制电路11由时钟信号SCK和时钟信号SCKB进行控制，以生成扫描输出级电路12的控制信号S13和控制信号S14以及输出信号S15。在图1的实施例中，控制电路11包括三态反相器110、三态反相器112、三态反相器116、反相器111、反相器115、反相器117和传输门118。三态反相器110的输入端耦接到多路复用器100的输出端，三态反相器110的输出端耦接到节点N10。三态反相器110由时钟生成电路14生成的时钟信号SCKB进行控制。仅当时钟信号SCKB处于高电平VH时(如图2A所示)，三态反相器110工作，以执行信号反转。反相器111的输入端耦接到节点N10，且反相器11的输出端耦接到节点N11。三态反相器112的输入端耦接到节点N11，三态反相器112的输出端耦接到节点N10。三态反相器112由时钟信号SCK进行控制。仅当时钟信号SCK处于高电平VH时，三态反相器112工作，以执行信号反转。反相器111和三态反相器112形成了锁存电路。传输门118由P型晶体管113和N型晶体管114组成。在本实施例中，晶体管113和晶体管114均由金属氧化物半导体(metal-oxide-semiconductor，MOS)晶体管来实现。因此，晶体管113是P型金属氧化物半导体(P-type metal-oxide-semiconductor，PMOS)晶体管，而晶体管114是N型金属氧化物半导体(N-type metal-oxide-semiconductor，NMOS)晶体管。PMOS晶体管113的栅极(也称为“控制电极”)接收时钟信号SCKB，PMOS晶体管113的源极耦接到节点N11，PMOS晶体管113的漏极耦接到节点N12。NMOS晶体管114的栅极接收时钟信号SCK，NMOS晶体管114的源极耦接到节点N11，NMOS晶体管114的漏极耦接到节点N12。传输门118由时钟信号SCK和时钟信号SCKB进行控制，以根据节点N11处的信号在节点N12处生成控制信号S13。反相器115的输入端耦接到节点N12，反相器115的输出端耦接到节点N13。反相器115反转节点N12处的控制信号S13，以在节点N13处生成另一控制信号S14。因此，控制信号S14是控制信号S13的反转。三态反相器116的输入端耦接到节点N13，三态反相器116的输出端耦接到节点N12。三态反相器116由时钟端CK处的控制信号SCKB进行控制。当时钟信号SCKB处于高电平VH处时，三态反相器116工作以执行信号反转。反相器115和三态反相器116形成了锁存电路。反相器117的输入端耦接到节点N13，反相器117的输出端耦接到扫描输出触发器1的数据输出端Q。反相器117反转节点N13处的控制信号S14，以生成反转的信号。反转的信号被发送到数据输出端Q，以用作输出信号S15。因此，输出信号S15是控制信号S14的反转。
如图1所示，扫描输出级电路12接收选择信号STEB。扫描输出级电路12由控制信号S13和控制信号S14进行控制，以在节点N15处生成扫描输出信号S16。扫描输出信号S16被发送到扫描输出端SQ。扫描输出级电路12包括三个晶体管，即120-122。在图1的实施例中，晶体管120是NMOS晶体管，而晶体管121和晶体管122均是PMOS晶体管。NMOS晶体管120的栅极(也称为“控制电极”)耦接到节点N13，以接收控制信号S14，NMOS晶体管120的漏极接收选择信号STEB，NMOS晶体管120的源极耦接到节点N15。PMOS晶体管121的栅极接收控制信号S13，PMOS晶体管121的源极接收选择信号STEB，PMOS晶体管121的漏极耦接到节点N15。NMOS晶体管120和PMOS晶体管121形成了传输门123。PMOS晶体管122的栅极耦接到节点N13，以接收控制信号S14，PMOS晶体管122的源极耦接到电源端T10，PMOS晶体管122的漏极耦接到节点N15。电源端T10接收扫描输出触发器1的工作电压VDD，且工作电压VDD具有相对较高的水平。节点N15耦接到扫描输出触发器1的扫描输出端SQ。节点N15处生成的扫描输出信号S16被发送到扫描输出端SQ。
响应于选择信号STE，扫描输出触发器1可以选择性地以正常模式或测试模式进行工作。图2A和图2B显示了一示例性实施例的正常模式下扫描输出触发器1的主要信号的时序。图3A和图3B显示了一示例性实施例的测试模式下扫描输出触发器1的主要信号的时序。在图2A、图2B、图3A和图3B中，信号的参考符号后面的括号中的内容表示扫描输出触发器1的相应端或节点。例如，“STE(TE)”表示选择信号STE和选择信号STE所处的测试使能端TE。扫描输出触发器1的操作将通过结合图1-图3B在后续段落中进行说明。
如图1和图2A-图2B所示，当选择信号STE位于低电平VL时，扫描输出触发器1以正常模式进行工作。在时间点T20A之前，时钟信号SCK位于低电平VL，而时钟信号SCKB位于高电平VH。反相器130反转具有低电平VL的选择信号STE，以生成具有高电平VH的选择信号STEB。多路复用器100在输入端D处选择数据信号S10，并将数据信号S10发送到其输出端，以用作输入信号S12。在这种情况中，由于测试信号S11没有被选择，所以测试信号S11不被考虑以用于正常模式下扫描输出触发器1的操作。在图2A和图2B中，无关(don’t-care)测试信号S11由网格线来表示。在图2A的实施例中，当数据信号S10位于高电平VH时，通过三态反相器110和反相器111，节点N11处的信号也位于高电平VH。由于传输门118由时钟信号SCK和时钟信号SCKB进行控制，所以晶体管113和晶体管114由具有低电平VL的时钟信号SCK和具有高电平VH的时钟信号SCKB截止，以截止传输门118，直到在时间点T20A处时钟信号SCK被切换到高电平VH，且时钟信号SCKB被切换到低电平VL(也就是说，直到在时间点T20A处时钟信号SCK的上升沿和时钟信号SCKB的下降沿)。因此，在时间点T20A之前，在传输门118之后存在的控制信号S13、控制信号S14和输出信号S15不受节点N11处的信号的影响。具体地，在时间点T20A之前，控制信号S13、控制信号S14和输出信号S15位于先前的电平(高电平VH或低电平VL)，其在上一次出现时钟信号SCK的上升沿和时钟信号SCKB的下降沿时被确定。在图2A中，存在于时间点T20A之前的信号S13-S15的部分由斜线来表示，以表示其先前的电平。另外，在时间点T20A之前，根据控制信号S13和控制信号S14的电平，传输门123或PMOS晶体管122被导通。因此，响应于具有高电平VH或工作电压VDD的选择信号STEB，扫描输出信号S16具有高电平VH。
在时间点T20A处，时钟信号SCK被切换到高电平VH，时钟信号SCKB被切换到低电平VL。因此，晶体管113和晶体管114被导通。响应于节点N11处的信号，控制信号S13位于高电平VH。反相器115反转具有高电平VH的控制信号S13，以生成具有低电平VL的控制信号S14。反相器117反转具有低电平VL的控制信号S14，以生成输出信号S15。因此，响应于具有高电平VH的数据信号S10，输出信号S15位于高电平VH。NMOS晶体管120由具有低电平VL的控制信号S14截止，PMOS晶体管121由具有高电平VH的控制信号S13截止，从而传输门123被截止。此外，PMOS晶体管122由具有低电平VL的控制信号S14导通。因此，响应于工作电压VDD，扫描输出信号S16仍然位于高电平VH。
如图2B所示，在时间点T20B之前，时钟信号SCK位于低电平VL，而时钟信号SCKB位于高电平VH。在正常模式下，当数据信号S10位于低电平VL时，通过三态反相器110和反相器111，节点N11处的信号也位于低电平VL。如上所述，传输门118被截止，直到在时间点T20B处时钟信号SCK被切换到高电平VH，且时钟信号SCKB被切换到低电平VH。因此，在时间点T20B之前，控制信号S13、控制信号S14和输出信号S15位于先前的电平(高电平VH或低电平VL)，其在上一次出现时钟信号SCK的上升沿和时钟信号SCKB的下降沿时被确定。在图2B中，存在于时间点T20B之前的信号S13-S15的部分由斜线来表示，以表示其先前的电平。另外，在时间点T20B之前，根据控制信号S13和控制信号S14的电平，传输门123或PMOS晶体管122被导通。因此，响应于具有高电平VH或工作电压VDD的选择信号STEB，扫描输出信号S16具有高电平VH。
在时间点T20B处，时钟信号SCK被切换到高电平VH，时钟信号SCKB被切换到低电平VL。因此，晶体管113和晶体管114被导通。响应于节点N11处的信号，控制信号S13位于低电平VL。反相器115反转具有低电平VL的控制信号S13，以生成具有高电平VH的控制信号S14。反相器117反转具有高电平VH的控制信号S14，以生成输出信号S15。因此，响应于具有低电平VL的数据信号S10，输出信号S15位于低电平VL。PMOS晶体管122由具有高电平VH的控制信号S14截止。此外，NMOS晶体管120由具有高电平VH的控制信号S14导通，PMOS晶体管121由具有低电平VL的控制信号S13导通，从而传输门123被导通。因此，响应于具有高电平VH的选择信号STEB，扫描输出信号S16仍然位于高电平VH。
根据上述实施例，正常模式下，输出信号S15的电平随着数据信号S10的电平变化而变化。然而，正常模式下，无论数据信号S10的电平如何，扫描输出信号S16被固定在高电平VH。
如图1和图3A-图3B所示，当选择信号STE位于高电平VH时，扫描输出触发器1以测试模式进行工作。在时间点T30A之前，时钟信号SCK位于低电平VL，而时钟信号SCKB位于高电平VH。反相器130反转具有高电平VH的选择信号STE，以生成具有低电平VL的选择信号STEB。多路复用器100在输入端TD处选择测试信号S11，并将测试信号S11发送到其输出端，以用作输入信号S12。在这种情况中，由于数据信号S10没有被选择，所以数据信号S10不被考虑以用于测试模式下扫描输出触发器1的操作。在图3A和图3B中，无关数据信号S10由网格线来表示。在图3A的实施例中，当测试信号S11位于高电平VH时，通过三态反相器110和反相器111，节点N11处的信号也位于高电平VH。由于传输门118由时钟信号SCK和时钟信号SCKB进行控制，所以晶体管113和晶体管114由具有低电平VL的时钟信号SCK和具有高电平VH的时钟信号SCKB截止，以截止传输门118，直到在时间点T30A处时钟信号SCK被切换到高电平VH，且时钟信号SCKB被切换到低电平VL(也就是说，直到在时间点T30A处时钟信号SCK的上升沿和时钟信号SCKB的下降沿)。因此，在时间点T30A之前，在传输门118之后存在的控制信号S13、控制信号S14和输出信号S15不受节点N11处的信号的影响。具体地，在时间点T30A之前，控制信号S13、控制信号S14和输出信号S15位于先前的电平(高电平VH或低电平VL)，其在上一次出现时钟信号SCK的上升沿和时钟信号SCKB的下降沿时被确定。在图3A中，存在于时间点T30A之前的信号S13-S15的部分由斜线来表示，以表示其先前的电平。另外，在时间点T30A之前，根据控制信号S13和控制信号S14的电平，传输门123或PMOS晶体管122被导通。因此，响应于通过导通的PMOS晶体管122的工作电压VDD，扫描输出信号S16具有高电平VH，或者响应于通过导通的传输门123的具有低电平VL的选择信号STEB，扫描输出信号S16具有低电平VL。由于扫描输出信号S16可以在时间点T30A之前位于高电平VH或低电平VL，所以存在于时间点T30A之前的扫描输出信号S16的部分由斜线表示，以表示其不确定的电平。
在时间点T30A处，时钟信号SCK被切换到高电平VH，时钟信号SCKB被切换到低电平VL。因此，晶体管113和晶体管114被导通。响应于节点N11处的信号，控制信号S13位于高电平VH。反相器115反转具有高电平VH的控制信号S13，以生成具有低电平VL的控制信号S14。反相器117反转具有低电平VL的控制信号S14，以生成输出信号S15。因此，响应于具有高电平VH的测试信号S11，输出信号S15位于高电平VH。NMOS晶体管120由具有低电平VL的控制信号S14截止，PMOS晶体管121由具有高电平VH的控制信号S13截止，从而传输门123被截止。此外，PMOS晶体管122由具有低电平VL的控制信号S14导通。因此，响应于工作电压VDD，扫描输出信号S16位于高电平VH。
如图3B所示，在时间点T30B之前，时钟信号SCK位于低电平VL，而时钟信号SCKB位于高电平VH。在测试模式下，当测试信号S11位于低电平VL时，通过三态反相器110和反相器111，节点N11处的信号也位于低电平VL。如上所述，传输门118被截止，直到在时间点T30B处时钟信号SCK被切换到高电平VH，且时钟信号SCKB被切换到低电平VH。因此，在时间点T30B之前，控制信号S13、控制信号S14和输出信号S15位于先前的电平(高电平VH或低电平VL)，其在上一次出现时钟信号SCK的上升沿和时钟信号SCKB的下降沿时被确定。在图3B中，存在于时间点T30B之前的信号S13-S15的部分由斜线来表示，以表示其先前的电平。另外，在时间点T30B之前，根据控制信号S13和控制信号S14的电平，传输门123或PMOS晶体管122被导通。因此，响应于通过导通的PMOS晶体管122的工作电压VDD，扫描输出信号S16具有高电平VH，或者响应于通过导通的传输门123的具有低电平VL的选择信号STEB，扫描输出信号S16具有低电平VL。由于扫描输出信号S16可以在时间点T30B之前位于高电平VH或低电平VL，所以存在于时间点T30B之前的扫描输出信号S16的部分由斜线表示，以表示其不确定的电平。
在时间点T30B处，时钟信号SCK被切换到高电平VH，时钟信号SCKB被切换到低电平VL。因此，晶体管113和晶体管114被导通。响应于节点N11处的信号，控制信号S13位于低电平VL。反相器115反转具有低电平VL的控制信号S13，以生成具有高电平VH的控制信号S14。反相器117反转具有高电平VH的控制信号S14，以生成输出信号S15。因此，响应于具有低电平VL的测试信号S11，输出信号S15位于低电平VL。PMOS晶体管122由具有高电平VH的控制信号S14截止。此外，NMOS晶体管120由具有高电平VH的控制信号S14导通，PMOS晶体管121由具有低电平VL的控制信号S13导通，从而传输门123被导通。因此，响应于具有低电平VL的选择信号STEB，扫描输出信号S16位于低电平VL。
根据上述实施例，测试模式下，不仅输出信号S15的电平随着测试信号S11的电平变化而变化，而且扫描输出信号S16的电平也随着测试信号S11的电平变化而变化。
在图1的实施例中，用于控制扫描输出信号S16的电平的扫描输出级电路12仅包括三个晶体管。这样，扫描输出级电路12在扫描输出触发器1中占用更少面积。
如图2A-图3B所示，在正常模式或测试模式下，控制信号S13的电平与输出信号S15的电平相同。因此，在其他实施例中，如图4所示，输出信号S15是控制电路11生成的另一控制信号，并被发送到PMOS晶体管121的栅极。图4的实施例中由输出信号S15控制的PMOS晶体管121的操作与图1的实施例中由控制信号S13控制的PMOS晶体管121的操作相同。此外，图4的实施例中的扫描输出触发器1的主要信号的时序与图1的实施例中的扫描输出触发器1的主要信号的时序相同。因此，图4中示出的扫描输出触发器1的元件的相关操作在此省略。
根据图1的实施例，扫描输出级电路12包括一个NMOS晶体管，即120，以及两个PMOS晶体管，即121和122。在其他实施例中，如图5所示，扫描输出级电路12包括一个PMOS晶体管，即50，以及两个NMOS晶体管，即51和52。如图5所示，扫描输出级电路12接收选择信号STE，而非图1实施例的选择信号STEB。PMOS晶体管50的栅极耦接到节点N13，以接收控制信号S14，PMOS晶体管50的源极接收选择信号STE，PMOS晶体管50的漏极耦接到节点N15。NMOS晶体管51的栅极接收控制信号S13，NMOS晶体管51的漏极接收选择信号STE，NMOS晶体管51的源极耦接到节点N15。PMOS晶体管50和NMOS晶体管51形成了传输门53。NMOS晶体管52的栅极耦接到节点N13，以接收控制信号S14，NMOS晶体管52的漏极耦接到节点N15，NMOS晶体管52的源极耦接到电源端T10。在图5的实施例中，电源端T10接收扫描输出触发器1的接地电压GND，且接地电压GND具有相对较低的水平。
图6A和图6B显示了扫描输出触发器1正常模式下的主要信号的时序的另一示例性实施例。图7A和图7B显示了扫描输出触发器1测试模式下的主要信号的时序的另一示例性实施例。在图6A、图6B、图7A和图7B中，信号的参考符号后面的括号中的内容表示扫描输出触发器1的相应端或节点。图5的实施例中的扫描输出触发器1的操作将通过结合图5-图7B在后续段落中进行说明。
如图5所示，除了扫描输出级电路12之外，图5的实施例中的选择电路10、控制电路11、信号生成电路13和时钟生成电路14与图1中的这些相同。此外，图6A-7B的实施例中由选择电路10、控制电路11、信号生成电路13和时钟生成电路14接收或生成的信号STE、信号STEB、信号S10、信号S12、信号SCK、信号SCKB、信号S13、信号S14和信号S15的时间与图2A-3B中的相同。因此，图5的实施例中选择电路10、控制电路11、信号生成电路13和时钟生成电路14的操作的描述在此省略。
如图6A-图6B所示，当选择信号STE位于低电平VL时，扫描输出触发器1以正常模式进行工作。正常模式下，如图6A所示，当数据信号S10位于高电平VH时，在时间点T60A之前，传输门53或NMOS晶体管52根据控制信号S13和控制信号S14的电平导通。因此，响应于具有低电平VL或接地电压GND的选择信号STE，扫描输出信号S16具有低电平VL。
在时间点T60A处，响应于时钟信号SCK的上升沿和时钟信号SCKB的下降沿，控制信号S13位于高电平VH，而控制信号S14位于低电平VL。NMOS晶体管52由具有低电平VL的控制信号S14截止。此外，PMOS晶体管50由具有低电平VL的控制信号S14导通，NMOS晶体管51由具有高电平VH的控制信号S13导通，从而传输门123被导通。因此，响应于具有低电平VL的选择信号STE，扫描输出信号S16仍然位于低电平VL。
如图6B所示，在正常模式下，当数据信号S10位于低电平VL时，在时间点T60B之前，传输门53或NMOS晶体管52根据控制信号S13和控制信号S14的电平导通。因此，响应于具有低电平VL或接地电压GND的选择信号STE，扫描输出信号S16具有低电平VL。
在时间点T60B处，响应于时钟信号SCK的上升沿和时钟信号SCKB的下降沿，控制信号S13位于低电平VL，而控制信号S14位于高电平VH。PMOS晶体管50由具有高电平VH的控制信号S14截止，NMOS晶体管51由具有低电平VL的控制信号S13截止，从而传输门53被截止。此外，NMOS晶体管52由具有高电平VH的控制信号S14导通。因此，响应于具有低电平VL的接地电压，扫描输出信号S16仍然位于低电平VL。
根据上述实施例，正常模式下，输出信号S15的电平随着数据信号S10的电平变化而变化。然而，正常模式下，无论数据信号S10的电平如何，扫描输出信号S16被固定在低电平VL。
如图5和图7A-图7B所示，当选择信号STE位于高电平VH时，扫描输出触发器1以测试模式进行工作。测试模式下，如图7A所示，当测试信号S11位于高电平VH时，在时间点T70A之前，传输门53或NMOS晶体管52根据控制信号S13和控制信号S14的电平导通。因此，响应于通过导通的NMOS晶体管52的接地电压GND，扫描输出信号S16具有低电平VL，或者响应于通过导通的传输门53的具有高电平VH的选择信号STE，扫描输出信号S16具有高电平VH。由于扫描输出信号S16可以在时间点T70A之前位于高电平VH或低电平VL，所以存在于时间点T70A之前的扫描输出信号S16的部分由斜线表示，以表示其不确定的电平。
在时间点T70A处，响应于时钟信号SCK的上升沿和时钟信号SCKB的下降沿，控制信号S13位于高电平VH，而控制信号S14位于低电平VL。NMOS晶体管52由具有低电平VL的控制信号S14截止。此外，PMOS晶体管50由具有低电平VL的控制信号S14导通，NMOS晶体管52由具有高电平VH的控制信号S13导通，从而传输门123被导通。因此，响应于工作电压VDD，扫描输出信号S16位于高电平VH。
如图7B所示，在测试模式下，当测试信号S11位于低电平VL时，在时间点T70B之前，传输门53或NMOS晶体管52根据控制信号S13和控制信号S14的电平导通。因此，响应于通过导通的NMOS晶体管52的接地电压GND，扫描输出信号S16具有低电平VL，或者响应于通过导通的传输门53的具有高电平VH的选择信号STE，扫描输出信号S16具有高电平VH。由于扫描输出信号S16可以在时间点T70B之前位于高电平VH或低电平VL，所以存在于时间点T70B之前的扫描输出信号S16的部分由斜线表示，以表示其不确定的电平。
在时间点T70B处，响应于时钟信号SCK的上升沿和时钟信号SCKB的下降沿，控制信号S13位于低电平VL，而控制信号S14位于高电平VH。PMOS晶体管50由具有高电平VH的控制信号S14截止，NMOS晶体管51由具有低电平VL的控制信号S13截止，从而传输门53被截止。此外，NMOS晶体管52由具有高电平VH的控制信号S14导通。因此，响应于具有低电平VL的接地电压，扫描输出信号S16位于低电平VL。
根据上述实施例，测试模式下，不仅输出信号S15的电平由测试信号S11的电平所确定，而且扫描输出信号S16的电平也随着测试信号S11的电平变化而变化。如图3A-图3B和图7A-图7B所示，根据图5的实施例的测试模式下的扫描输出信号S16的时序也与根据图1的实施例的测试模式下的扫描输出信号S16的时序相同。
在图5的实施例中，用于控制扫描输出信号S16的电平的扫描输出级电路12仅包括三个晶体管。这样，扫描输出级电路12在扫描输出触发器1中占用更少面积。
如图6A-图7B所示，在正常模式或测试模式中的每个下，控制信号S13的电平与输出信号S15的电平相同。因此，在其他实施例中，如图8所示，输出信号S15是控制电路11生成的另一控制信号，并被发送到NMOS晶体管51的栅极。图8的实施例中由输出信号S15控制的NMOS晶体管51的操作与图5的实施例中由控制信号S13控制的NMOS晶体管51的操作相同。此外，图8的实施例中的扫描输出触发器1的主要信号的时序与图5的实施例中的扫描输出触发器1的主要信号的时序相同。因此，图8中示出的扫描输出触发器1的元件的相关操作在此省略。
图9是一示例性实施例的扫描链。如图9所示，扫描链9包括多个扫描输出触发器、耦接在两个扫描输出触发器之间的至少一个延迟链和耦接在两个扫描输出触发器之间的至少一个组合逻辑块。在图9的实施例中，给出了三个扫描输出触发器，即90-92，两个延迟链，即93和94，以及两个组合逻辑块，即96和97，作为一示例。每个延迟链包括多个缓存器，例如反相器95。扫描链9执行扫描测试，以在组合逻辑块96和组合逻辑块97中检测任何制造错误。在图1、图4、图5或图8的实施例中，扫描输出触发器90-92中的每个具有相同的电路结构。扫描输出触发器90-92中的每个的测试使能端TE接收相同的选择信号，即选择信号STE。扫描输出触发器90-92中的每个的时钟输入端CK接收相同的时钟信号，即时钟信号SCK。扫描输出触发器90被放置在扫描输出触发器90-92中的第一个处。扫描输出触发器90的输入端D接收功能数据信号S90，以用作其数据信号S10，扫描输出触发器90的输入端TD接收扫描测试信号S91，以用作其测试信号S11。扫描输出触发器90的数据输出端Q处的输出信号S15被发送到组合逻辑块96，扫描输出触发器90的扫描输出端SQ处的扫描输出信号S16耦接到延迟链93。对于扫描输出触发器91和扫描输出触发器92中的每个，其输入端D接收从相应的组合逻辑块输出的信号来用作其数据信号S10，其输入端TD接收从相应的延迟链输出的信号来用作其测试信号S11，其数据输出端Q处的输出信号S15被发送到后面的组合逻辑块，并且其扫描输出端SQ处的扫描输出信号S16耦接到后面的链。
如上所述，在图1、图4、图5或图8的实施例中，扫描输出触发器90-92中的每个具有相同的电路结构。由于正常模式下，扫描输出信号S16位于固定的电平(图2A和图2B的实施例中的高电平或者图6A和图6B的实施例中的低电平)，所以延迟链93和延迟链94不连续执行延迟操作，降低了扫描链9的能量消耗。另外，如图1、图4、图5和图8所示，扫描输出级电路12中的晶体管的栅极接收控制信号S13和控制信号S14。测试模式下，当响应于时间点T30A、时间点T30B、时间点T70A或时间点T70B处的输入信号S12(即测试信号S11)而确定控制信号S13和控制信号S14的电平时，扫描输出级电路12中的晶体管的状态也被确定，以生成扫描输出信号S16。因此，扫描输出端SQ处的负载对扫描输出级电路12中的传输门的延迟具有更少影响。
虽然本发明已通过示例的方式和优选实施例的形式来描述，可以理解的是，本发明并不限于所公开的实施例。相反，本发明旨在覆盖各种修改和相似设计(对本领域技术人员而言是清楚的)。因此，所附的权利要求的范围应符合最广泛的解释，以涵盖所有这些修改和相似设计。

Claims (17)

1.一种扫描输出触发器，其特征在于，用于在所述扫描输出触发器的第一输出端处输出扫描输出信号，包括：
选择电路，具有第一输入端和第二输入端，并由第一测试使能信号进行控制，以将所述第一输入端上的数据信号或所述第二输入端上的测试信号发送到所述选择电路的输出端来用作输入信号；
控制电路，耦接到所述选择电路的所述输出端，并由第一时钟信号进行控制，以根据所述输入信号生成第一控制信号和第二控制信号，其中所述第二控制信号是所述第一控制信号的反转；以及
扫描输出级电路，由所述第一控制信号和所述第二控制信号进行控制以生成所述扫描输出信号；
其中，所述扫描输出级电路包括：
第一类型晶体管，具有接收所述第二控制信号的控制电极、接收所述第一测试使能信号或第二测试使能信号的第一电极和耦接到所述扫描输出触发器的所述第一输出端的第二电极，其中所述第二测试使能信号是所述第一测试使能信号的反转；
第一第二类型晶体管，具有接收所述第一控制信号的控制电极、接收所述第一测试使能信号或第二测试使能信号的第一电极和耦接到所述扫描输出触发器的所述第一输出端的第二电极；以及
第二第二类型晶体管，具有接收所述第二控制信号的控制电极、耦接到所述扫描输出触发器的电源端的第一电极和耦接到所述扫描输出触发器的所述第一输出端的第二电极。
2.如权利要求1中所述的扫描输出触发器，其特征在于，
所述控制电路将所述第一控制信号输出到所述扫描输出触发器的第二输出端，以用作输出信号。
3.如权利要求1中所述的扫描输出触发器，其特征在于，所述控制电路包括：
第一反相器，用于接收所述第二控制信号，并生成输出信号，其中所述输出信号被发送到所述扫描输出触发器的第二输出端。
4.如权利要求3中所述的扫描输出触发器，其特征在于，所述控制电路还包括：
第二反相器，用于接收所述第一控制信号，并生成所述第二控制信号。
5.如权利要求1中所述的扫描输出触发器，其特征在于，
所述扫描输出触发器接收所述第一测试使能信号或为所述第一测试使能信号的反转的所述第二测试使能信号；以及
所述扫描输出级电路由所述第一控制信号和所述第二控制信号进行控制，以根据所述第一测试使能信号或所述第二测试使能信号生成所述扫描输出信号。
6.如权利要求1中所述的扫描输出触发器，其特征在于，
所述扫描输出触发器以测试模式进行工作；
所述选择电路根据所述第一测试使能信号将所述测试信号发送到所述选择电路的所述输出端，以用作所述输入信号；以及
所述扫描输出信号的电平随着所述测试信号的电平变化而变化。
7.如权利要求1中所述的扫描输出触发器，其特征在于，
所述扫描输出触发器以正常模式进行工作；
所述选择电路根据所述第一测试使能信号将所述测试信号发送到所述选择电路的所述输出端，以用作所述输入信号；以及
所述输出信号的电平随着所述测试信号的电平变化而变化，且所述扫描输出信号位于固定的电平。
8.如权利要求1中所述的扫描输出触发器，其特征在于，
所述第一类型晶体管由N型晶体管来实现，所述第一第二类型晶体管和所述第二第二类型晶体管均由P型晶体管来实现；
所述第一类型晶体管和所述第一第二类型晶体管的第一电极均接收所述第二测试使能信号，且所述电源端接收所述扫描输出触发器的工作电压。
9.如权利要求1中所述的扫描输出触发器，其特征在于，
所述第一类型晶体管由P型晶体管来实现，所述第一第二类型晶体管和所述第二第二类型晶体管均由N型晶体管来实现；
所述第一类型晶体管和所述第一第二类型晶体管的第一电极均接收所述第一测试使能信号，且所述电源端接收所述扫描输出触发器的接地电压。
10.一种扫描输出触发器，其特征在于，用于在所述扫描输出触发器的第一输出端处输出扫描输出信号，包括：
多路复用器，用于接收数据信号和测试信号，并生成输入信号，其中所述多路复用器由第一测试使能信号进行控制，以选择所述数据信号或所述测试信号来用作所述输入信号；
控制电路，用于接收所述输入信号，并由第一时钟信号进行控制以根据所述输入信号生成第一控制信号和第二控制信号，其中所述第二控制信号是所述第一控制信号的反转；
第一类型晶体管，具有接收所述第二控制信号的控制电极、接收所述第一测试使能信号或第二测试使能信号的第一电极和耦接到所述扫描输出触发器的所述第一输出端的第二电极，其中所述第二测试使能信号是所述第一测试使能信号的反转；
第一第二类型晶体管，具有接收所述第一控制信号的控制电极、接收所述第一测试使能信号或第二测试使能信号的第一电极和耦接到所述扫描输出触发器的所述第一输出端的第二电极；以及
第二第二类型晶体管，具有接收所述第二控制信号的控制电极、耦接到所述扫描输出触发器的电源端的第一电极和耦接到所述扫描输出触发器的所述第一输出端的第二电极。
11.如权利要求10中所述的扫描输出触发器，其特征在于，
所述控制电路将所述第一控制信号输出到所述扫描输出触发器的第二输出端，以用作所述扫描输出触发器的输出信号。
12.如权利要求10中所述的扫描输出触发器，其特征在于，所述控制电路包括：
第一反相器，用于接收所述第二控制信号，并生成输出信号，其中所述输出信号被发送到所述扫描输出触发器的第二输出端。
13.如权利要求12中所述的扫描输出触发器，其特征在于，所述控制电路还包括：
第二反相器，用于接收所述第一控制信号，并生成所述第二控制信号。
14.如权利要求10中所述的扫描输出触发器，其特征在于，
所述扫描输出触发器以测试模式进行工作；
所述多路复用器选择所述测试信号以用作所述输入信号；以及
所述扫描输出信号的电平随着所述测试信号的电平变化而变化。
15.如权利要求10中所述的扫描输出触发器，其特征在于，
所述扫描输出触发器以正常模式进行工作；
所述多路复用器选择所述数据信号以用作所述输入信号；以及
所述输出信号的电平随着所述数据信号的电平变化而变化，且所述扫描输出信号位于固定的电平。
16.如权利要求10中所述的扫描输出触发器，其特征在于，
所述第一类型晶体管由N型晶体管来实现，所述第一第二类型晶体管和所述第二第二类型晶体管均由P型晶体管来实现；
所述第一类型晶体管和所述第一第二类型晶体管的第一电极均接收所述第二测试使能信号，且所述电源端接收所述扫描输出触发器的工作电压。
17.如权利要求10中所述的扫描输出触发器，其特征在于，
所述第一类型晶体管由P型晶体管来实现，所述第一第二类型晶体管和所述第二第二类型晶体管均由N型晶体管来实现；
所述第一类型晶体管和所述第一第二类型晶体管的第一电极均接收所述第一测试使能信号，且所述电源端接收所述扫描输出触发器的接地电压。
CN201810645240.5A 2017-06-27 2018-06-21 一种扫描输出触发器 Expired - Fee Related CN109143044B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/634,007 US10361686B2 (en) 2017-06-27 2017-06-27 Scan output flip-flops
US15/634,007 2017-06-27

Publications (2)

Publication Number Publication Date
CN109143044A CN109143044A (zh) 2019-01-04
CN109143044B true CN109143044B (zh) 2021-06-01

Family

ID=64692828

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810645240.5A Expired - Fee Related CN109143044B (zh) 2017-06-27 2018-06-21 一种扫描输出触发器

Country Status (3)

Country Link
US (1) US10361686B2 (zh)
CN (1) CN109143044B (zh)
TW (1) TWI676042B (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11092649B2 (en) * 2019-03-12 2021-08-17 Samsung Electronics Co., Ltd. Method for reducing power consumption in scannable flip-flops without additional circuitry
TWI707150B (zh) * 2019-09-27 2020-10-11 瑞昱半導體股份有限公司 晶片及其測試方法
CN113131929A (zh) * 2020-01-15 2021-07-16 夏泰鑫半导体(青岛)有限公司 分频电路及具有该分频电路的环形振荡器
US11264974B2 (en) * 2020-03-18 2022-03-01 Mediatek Inc. Processing circuit using delay element coupled between control terminal and connection terminal of input transistor for hold time violation immunity
US11366162B2 (en) * 2020-04-16 2022-06-21 Mediatek Inc. Scan output flip-flop with power saving feature
US11714125B2 (en) * 2020-05-12 2023-08-01 Mediatek Inc. Multi-bit flip-flop with power saving feature
CN113659964A (zh) * 2020-05-12 2021-11-16 联发科技股份有限公司 多位触发器及其控制方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102062836A (zh) * 2009-11-17 2011-05-18 三星半导体(中国)研究开发有限公司 扫描寄存器、扫描链、芯片及其测试方法
CN103576082A (zh) * 2012-08-06 2014-02-12 飞思卡尔半导体公司 低功率扫描触发器单元

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6433601B1 (en) * 2000-12-15 2002-08-13 Koninklijke Philips Electronics N.V. Pulsed D-Flip-Flop using differential cascode switch
US6894308B2 (en) * 2001-11-28 2005-05-17 Texas Instruments Incorporated IC with comparator receiving expected and mask data from pads
US7502976B2 (en) 2003-02-13 2009-03-10 Ross Don E Testing embedded memories in an integrated circuit
US8031819B2 (en) * 2006-10-27 2011-10-04 Hewlett-Packard Development Company, L.P. Systems and methods for synchronizing an input signal
US9366727B2 (en) * 2012-12-28 2016-06-14 Texas Instruments Incorporated High density low power scan flip-flop
TWI543535B (zh) 2013-10-21 2016-07-21 創意電子股份有限公司 掃描正反器及相關方法
US9897653B2 (en) * 2016-03-16 2018-02-20 Stmicroelectronics (Grenoble 2) Sas Scan chain circuit supporting logic self test pattern injection during run time

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102062836A (zh) * 2009-11-17 2011-05-18 三星半导体(中国)研究开发有限公司 扫描寄存器、扫描链、芯片及其测试方法
CN103576082A (zh) * 2012-08-06 2014-02-12 飞思卡尔半导体公司 低功率扫描触发器单元

Also Published As

Publication number Publication date
TW201905482A (zh) 2019-02-01
TWI676042B (zh) 2019-11-01
CN109143044A (zh) 2019-01-04
US10361686B2 (en) 2019-07-23
US20180375500A1 (en) 2018-12-27

Similar Documents

Publication Publication Date Title
CN109143044B (zh) 一种扫描输出触发器
US9276574B2 (en) Scan flip-flop circuits and scan test circuits including the same
US7320098B2 (en) Semiconductor integrated circuit device having scan flip-flop circuit
US8656238B2 (en) Flip-flop circuit and scan flip-flop circuit
CN108471301B (zh) 触发电路和扫描链
US7358786B2 (en) Control signal generator, latch circuit, flip flop and method for controlling operations of the flip-flop
US7816964B2 (en) Pulse operated flip-flop circuit having test-input function and associated method
US11714125B2 (en) Multi-bit flip-flop with power saving feature
JP6577366B2 (ja) 集積回路におけるスキャンチェーン
US11366162B2 (en) Scan output flip-flop with power saving feature
US11545964B2 (en) High speed flipflop circuit
US7499341B2 (en) Output circuit, semiconductor memory device having the same, and method of expanding a valid output data window
US20040019830A1 (en) Test apparatus of semiconductor integrated circuit with hold error preventing function
CN113676175B (zh) 触发器电路
JP2016201623A (ja) フリップフロップ回路および半導体集積回路装置
US8670520B2 (en) Shift register and one-of-many shift register
US7558998B2 (en) Semiconductor apparatus and clock generation unit
US7512856B2 (en) Register circuit, scanning register circuit utilizing register circuits and scanning method thereof
US20240097661A1 (en) Bi-directional scan flip-flop circuit and method
US7463063B2 (en) Semiconductor device
JP2005181084A (ja) スキャン対応レジスタ

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20211009

Address after: Room 100, 1891 Robertson Road, Ottawa, Ontario, Canada

Patentee after: Xueshan Technology Co.,Ltd.

Address before: Hsinchu Science Industrial Park, Hsinchu, Taiwan, China

Patentee before: MEDIATEK Inc.

CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20210601