CN103033741B - 一种具有扫描链测试功能的芯片及测试方法 - Google Patents
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Abstract
本发明公开了一种具有扫描链测试功能的芯片，包括多条扫描链、组合电路、测试模式及功能模块参数配置模块以及由多个触发器串接而成的参数锁存触发器链和参数设置控制模块，在参数设置控制模块的控制下将测试模式及功能模块参数控制字移入触发器链并锁存到各触发器的输出端为测试模式及功能模块参数配置模块提供控制值以配置测试模式及功能模块参数。本发明还公开了一种相应的测试方法，使用本发明的技术方案，能有效提高芯片组合电路测试覆盖率，减少芯片扫描测试时对引脚的占用。
Description
技术领域
本发明涉及芯片测试技术，特别涉及到一种具有扫描链测试功能的芯片及测试方法。
背景技术
在片上系统(System on Chip简称，SOC)芯片测试领域，扫描测试是一个最基础也是最重要的测试项。
扫描链的结构如附图1所示，寄存器REG的数据输入端通过选择器MUX在scan_enable控制信号的控制下连接到扫描数据输入(简称，scan_in)或组合电路；在扫描移位模式下，寄存器的数据输入端D连接到scan_in，扫描链中的前一个寄存器的输出端Q作为后一个寄存器的scan_in。扫描链的第一个寄存器的scan_in连接到该扫描链的扫描数据输入引脚SI，最后一个寄存器的Q端连接到该扫描链的扫描数据输出引脚SO；在扫描捕获模式下，各寄存器的数据输入端D连接到芯片内部的组合电路，图1中的PI为芯片组合电路的输入信号引脚、PO为芯片组合电路的输出信号引脚。
在芯片测试过程中，一般会设置多个测试模式，以在不同的模式下对芯片进行测试，另外，芯片中通常会集成大量完整的功能模块(简称，IP模块)，这些模块通常是在芯片设计中购买的知识产权，在芯片测试中，根据不同的测试需求，需要为这些IP模块配置不同的参数，测试模式及芯片内部的IP模块的参数通常利用芯片中的测试模式及芯片功能模块参数配置模块来配置。
芯片扫描测试的过程包括：
1、配置测试模式及芯片内部功能模块的参数(如，锁相环模块时钟频率等)，设定测试激励数据及激励信号。
2、寄存器测试，进入扫描移位模式，在扫描时钟(简称，ATE_CLK)控制下通过扫描链的SI将测试向量串行移入各寄存器，在扫描链的SO得到各寄存器数据输出端的值；通过对比输入与输出的数据检测扫描链中各寄存器是否存在缺陷；
3、如果寄存器测试结果正确，在扫描移位模式下将激励数据逐个按扫描时钟送入SI，配置扫描链上各寄存器Q端的初始值，寄存器Q端的输出同时也作为组合电路的输入信号；
4、切换到扫描捕获模式，将芯片组合电路的各输入引脚加上激励信号，并通过芯片内部实时时钟将组合电路的输出锁存到扫描链各寄存器的输出端；
5、切换到扫描移位模式，通过控制扫描时钟将扫描链各寄存器的输出端信号从SO引脚移位输出，与预先计算出的期望数据对比，即可检测出当前测试模式、功能模块参数配置及激励数据、激励信号条件下各组合电路是否正确。
通过配置不同的测试模式和/或芯片功能模块参数和/或激励数据和/或激励信号，可实现在不同的测试模式、芯片功能模块参数、激励数据、激励信号以及上述条件的不同组合下芯片的扫描测试。
由于芯片的引脚数量的限制，扫描测试中所需要的输入输出引脚一般都采用复用芯片功能引脚的方式。现有技术具有扫描链测试功能的芯片如附图2所示，包括：
测试模式及功能模块参数配置模块(IP CTL & Test CTL)、N条扫描链(扫描链1～扫描链N)，组合电路、测试控制引脚(简称，PDT)；每条扫描链链接芯片的两个引脚以及至少一个寄存器；测试模式及功能模块参数配置模块控制值输入端CTL1～CTLm与组合电路复用引脚PI1～PIm；在芯片扫描测试过程中，CTL1～CTLm所连接的引脚需要保持固定值以配置测试模式以及功能模块参数；
其中，扫描链条数N根据芯片所包括的寄存器的数量以及芯片引脚数量确定。
可以看到，现有技术在芯片扫描测试过程中需要复用大量的芯片引脚用于测试模式及功能模块参数配置，并且这些引脚在芯片扫描测试过程中必须一直保持固定的值以保持设定的测试模式及芯片功能模块参数，因此，在功能测试时，无法改变这些引脚所连接的组合电路的激励信号，从而造成芯片扫描测试过程中这些引脚所连接的组合电路无法得到完备的测试。
例如，对于移动终端的基带芯片进行扫描测试时，现有技术的测试装置用于测试模式及功能模块参数配置的引脚数量可能会多达十几个到几十个；这会大大降低芯片组合电路扫描测试的覆盖率。
发明内容
有鉴于此，本发明提出了一种具有扫描链测试功能的芯片，以提高芯片扫描测试中对组合电路测试的覆盖率。
本发明的技术方案是：
一种具有扫描链测试功能的芯片，包括测试模式及功能模块参数配置模块、组合电路和多条扫描链，其特征在于，还包括：
参数锁存触发器链，由多个触发器串接而成，用于接收并锁存测试模式参数及功能模块配置参数控制值；
参数设置控制模块，包括时钟输入端、测试控制端以及参数设置控制端；分别与芯片的扫描时钟输入引脚、PDT以及另一个引脚连接，根据所述测试控制端及参数设置控制端的信号控制所述参数锁存模块各触发器的时钟信号；
其中，另一个引脚为除时钟输入端、测试控制端以及参数设置控制端所连接的引脚之外的任一个可复用的芯片引脚。
所述参数锁存触发器链的各触发器的数据输出端分别连接到所述测试模式及功能模块参数配置模块的控制值输入端；各触发器的时钟输入端连接到所述参数设置控制模块；
所述参数锁存触发器链第一个触发器的数据输入端连接到芯片的一个引脚。
优选的，所述参数锁存触发器链第一个触发器的数据输入端与所述芯片的一条扫描链的数据输入端复用一个引脚。
所述参数设置控制模块进一步包括：
两个与门，AND1和AND2；
所述测试控制端以及参数设置控制端连接到所述AND2的输入端；所述AND2的输出端和所述时钟输入端连接到所述AND1的输入端；所述AND1的输出端连接到所述参数锁存触发器链各触发器的时钟输入端。
所述参数设置控制模块进一步包括：
一个或非门NOR1和一个与非门NAND2；
所述测试控制端以及参数设置控制端连接到所述NAND2的输入端；所述NAND2的输出端和所述时钟输入端连接到所述NOR1的输入端；所述NOR1的输出端连接到所述参数锁存触发器链各触发器的时钟输入端。
优选的，所述参数锁存触发器链最后一个触发器的数据输出端藕接到芯片的一个引脚；
优选的，所述芯片还包括：
选择器MUX；
MUX的一个输入端连接到参数锁存触发器链最后一个触发器的输出端，另一个输入端连接到所述芯片一条扫描链的数据输出端；MUX的输出端连接到芯片的一个引脚。
优选的，所述选择器的控制端连接到所述AND2的输出端。
优选的，所述选择器的控制端连接到所述NAND2的输出端。
本发明还提供了一种具有扫描链测试功能的芯片的测试方法，包括：
1、参数设置控制模块输出扫描时钟信号到参数锁存触发器链的各个触发器；
2、在扫描时钟控制下将测试模式及功能模块参数控制值串行移入参数锁存触发器链的各触发器；
3、参数设置控制模块关闭扫描时钟信号输出，参数锁存触发器链的各触发器输出端锁存测试模式及功能模块参数控制值；
4、对芯片组合电路各扫描链的寄存器及进行测试。
所述方法进一步包括参数锁存触发器链测试步骤：
在所述步骤2之前，将测试向量串行输入参数锁存触发器链各触发器，在参数锁存触发器链数据输出端得到各触发器数据输出端的值；通过对比输入与输出的数据检测参数锁存触发器链中各触发器是否存在缺陷。
本发明的技术方案利用触发器链来配置芯片测试模式及芯片内部功能模块参数，只需要占用很少的芯片引脚，即可实现对芯片测试模式及芯片内部功能模块参数的配置，在测试过程中，通过关闭触发器链的时钟输入将控制值锁存到触发器链各触发器的输出端来固定保持测试模式及功能模块参数配置模块的配置数据，与现有技术相比，大大减少了测试过程中对芯片引脚的占用，可将更多引脚用于为组合电路提供激励信号，有效提高了芯片扫描测试中对组合电路测试的覆盖率。同时，这些引脚还可复用以产生更多的扫描链，每条扫描链的寄存器数量可以更少，从而节省了扫描测试的时间，进一步提高了扫描测试的效率。
附图说明
图1是芯片测试中扫描链结构图
图2是现有技术具有扫描链测试功能的芯片
图3是本发明一种优选实施方式的芯片结构图
图4是本发明另一种优选实施方式的芯片结构图
图5是本发明又一种优选实施方式的芯片结构图
图6是本发明参数设置控制模块一种优选实施方式结构图
图7是本发明参数设置控制模块另一种优选实施方式结构图
图8是本发明芯片测试方法流程图
具体实施方式
为进一步说明本发明的技术方案，下面给出具体实施例并结合附图详细说明。
具体实施例1
本实施例为本发明具有扫描链测试功能的芯片的一种优选实施方式，具体结构如图3所示，包括：
测试模式及功能模块参数配置模块(IP CTL & Test CTL)、组合电路、多条扫描链(如，K条扫描链，扫描链1～扫描链K)；以及：
参数锁存触发器链，由多个(m个)触发器(Reg1～Regm)串接而成，用于接收并锁存测试模式参数及功能模块配置参数；触发器链中的前一个触发器的数据输出端Q连接到后一个触发器的数据输入端D；各触发器的数据输出端分别连接到IP CTL & Test CTL的控制值输入端CTL1～CTLm；为IP CTL & Test CTL提供测试模式及功能模块参数控制值；各触发器的时钟输入端连接到所述参数设置控制模块；
参数锁存触发器链中的触发器个数m优选为不小于IP CTL & Test CTL所需要的配置信号线数量以使得测试过程中配置测试模式及功能模块参数固定占用芯片引脚数最少(最优情况下，固定占用的引脚数量为1，即参数设置控制模块的参数设置控制端所连接的引脚)；
参数锁存触发器链第一个触发器的数据输入端连接到芯片的一个引脚；该数据输入端可以单独连接到芯片的一个引脚，也可与芯片的一条扫描链共用一个引脚。
参数设置控制模块，包括时钟输入端、测试控制端以及参数设置控制端；分别与芯片的扫描时钟输入引脚、PDT以及另一个引脚连接，根据所述测试控制端及参数设置控制端的信号控制所述参数锁存模块各触发器的时钟信号。
其中，扫描链条数K根据芯片所包括的寄存器的数量以及芯片引脚数量确定。
图6为本发明的参数设置控制模块的一种具体结构，包括：
两个与门，AND1和AND2；
所述测试控制端以及参数设置控制端(PRE_MODE)连接到所述AND2的输入端；所述AND2的输出端和所述时钟输入端连接到所述AND1的输入端；所述AND1的输出端(PRE_CLK)连接到所述参数锁存触发器链各触发器的时钟输入端。
图7为本发明的参数设置控制模块的另一种具体结构，包括：
一个或非门NOR1和一个与非门NAND2；
所述测试控制端以及参数设置控制端连接到所述NAND2的输入端；所述NAND2的输出端和所述时钟输入端连接到所述NOR1的输入端；所述NOR1的输出端连接到所述参数锁存触发器链各触发器的时钟输入端。
这样，在测试过程中(PDT＝1)，PRE_MODE的信号为1时，参数设置控制模块通过PRE_CLK将时钟信号输送到所述参数锁存触发器链的各触发器的时钟输入端；测试模式参数和功能模块参数控制值通过参数锁存触发器链第一个触发器的数据输入端串行移入参数锁存触发器链的各触发器；完成所有参数移入后，将PRE_MODE所连接的引脚置0，关闭PRE_CLK的时钟信号输出，参将测试模式参数和功能模块参数被锁存在数锁存触发器链各触发器的数据输出端，为IP CTL& Test CTL提供测试模式及功能模块参数配置信号。
测试模式及功能模块参数配置完成后，利用扫描链对芯片内部的寄存器及组合电路进行扫描测试。
具体实施例2
本实施例为本发明具有扫描链测试功能的芯片的一种优选实施方式。
本实施例的芯片包括具体实施例1芯片的所有模块，同时，所述参数锁存触发器链数据输出端，即最后一个触发器的数据输出端Q还藕接到芯片的一个引脚。
这样，在参数设置控制模块打开参数锁存触发器链各触发器的时钟之后，配置测试模式及功能参数之前，可以对参数锁存触发器链中各触发器进行测试，具体测试方法为：在扫描时钟控制下，将测试向量通过参数锁存触发器链第一个触发器的数据输入端所连接的芯片引脚逐个移入参数锁存触发器链，在参数锁存触发器链最后一个触发器的数据输出端藕接的芯片引脚获得各触发器的输出值，与输入的测试向量进行对比以测试各触发器电路是否存在问题。
图4是本实施例芯片的一种具体结构，在该芯片中，所述参数锁存触发器链最后一个触发器的数据输出端Q连接到芯片的一个引脚(SO_PRE)。
图5是本实施例芯片的另一种具体结构，在该芯片中包括一个选择器MUX；MUX的一个输入端连接到参数锁存触发器链最后一个触发器的数据输出端，另一个输入端连接到所述芯片一条扫描链的数据输出端；MUX的输出端连接到芯片的一个引脚；MUX的控制端MUX_SEL连接到所述参数设置控制模块，由所述参数设置控制模块控制MUX选择接通参数锁存触发器链最后一个触发器的数据输出端或该扫描链的数据输出端。这样，参数锁存触发器链的数据输出端可以和芯片的其中一条扫描链共用一个引脚，而不需占用其他引脚。
对于采用图6所示具体结构的参数设置控制模块，所述MUX的控制端可以连接到所述AND2的输出端。
对于采用图7所示具体结构的参数设置控制模块，所述MUX的控制端可以连接到所述NAND2的输出端。
具体实施例3
本实施例为本发明具有扫描链测试功能的芯片测试方法的一种优选实施方式，具体流程如图8所示，包括：
1、参数设置控制模块输出扫描时钟信号到参数锁存触发器链的各个触发器时钟输入端；
101、将芯片PDT引脚置1(有效)，进入扫描测试；
102、将PRE_MODE所连接的引脚置1(有效)，参数设置控制模块将扫描时钟信号通过PRE_CLK输出到参数锁存触发器链的各个触发器时钟输入端；
2、在扫描时钟控制下将测试模式及功能模块参数控制值串行移入参数锁存触发器链的各触发器；
3、参数设置控制模块关闭扫描时钟信号输出，参数锁存触发器链的各触发器输出端锁存测试模式及功能模块参数控制值；
将PRE_MODE所连接的引脚置0(无效)，参数设置控制模块关闭PRE_CLK的时钟信号输出，各触发器的数据输出端将锁存当前的数据值，从而为IP CTL &Test CTL提供固定的测试模式参数及功能模块参数控制值。
4、对芯片内组合电路以及各扫描链的寄存器及进行扫描测试。
401、寄存器测试，进入扫描移位模式，通过控制扫描时钟及各扫描链的数据输入端所连接的芯片引脚(SI1～SIK)将分别将测试向量串行移入各扫描链的各寄存器，在扫描链的数据输出端所连接的芯片引脚(SO1～SOK)得到各扫描链各寄存器数据输出端的值；通过对比输入与输出的数据检测扫描链中各寄存器是否存在缺陷；
402、如果寄存器测试结果正确，在扫描移位模式下将激励数据逐个按扫描时钟送入各扫描链，以配置各扫描链上各寄存器Q端的初始值；
403、切换到扫描捕获模式，将芯片组合电路的各输入引脚加上激励信号，并通过芯片内部实时时钟将组合电路的输出锁存到各扫描链的各寄存器的数据输出端；
404、切换到扫描移位模式，通过控制扫描时钟分别将各扫描链各寄存器的输出端信号从SO1～SOK引脚移位输出，与预先计算出的期望数据对比，即可检测出当前测试模式、功能参数及激励数据、激励信号条件下各组合电路是否正确。
本实施例的方法中，还可以包括参数锁存触发器链测试步骤：
在所述步骤2之前，将测试向量串行输入参数锁存触发器链各触发器，在参数锁存触发器链数据输出端得到各触发器数据输出端的值；通过对比输入与输出的数据检测参数锁存触发器链中各触发器是否存在缺陷。
通过参数锁存触发器链测试步骤，可以避免由于参数锁存触发器链存在有缺陷的触发器从而造成测试模式和/或功能模块参数控制值设置错误。
本领域的一般技术人员显然应该清楚并且理解，本发明方法所举的以上实施例仅用于说明本发明方法，而并不用于限制本发明方法。在不背离本发明方法的精神及其实质的情况下，本领域技术人员当可根据本发明方法做出各种相应的改变或变形，但这些相应的改变或变形均属于本发明方法的权利要求保护范围。
Claims (12)
1.一种具有扫描链测试功能的芯片，包括，测试模式及功能模块参数配置模块、组合电路和多条扫描链，其特征在于，还包括：
参数锁存触发器链，由多个触发器串接而成，用于接收并锁存测试模式参数及功能模块配置参数控制值；
参数设置控制模块，包括时钟输入端、测试控制端以及参数设置控制端；分别与芯片的扫描时钟输入引脚、测试控制引脚以及另一个引脚连接，根据所述测试控制端及参数设置控制端的信号控制所述参数锁存触发器链各触发器的时钟信号；
所述参数锁存触发器链的各触发器的数据输出端分别连接到所述测试模式及功能模块参数配置模块的控制值输入端；各触发器的时钟输入端连接到所述参数设置控制模块；
所述参数锁存触发器链第一个触发器的数据输入端连接到芯片的一个引脚。
2.根据权利要求1所述的芯片，其特征在于，所述参数锁存触发器链第一个触发器的数据输入端与所述芯片的一条扫描链的数据输入端复用一个引脚。
3.根据权利要求1所述的芯片，其特征在于，所述参数锁存触发器链最后一个触发器的数据输出端耦接到芯片的一个引脚。
4.根据权利要求1～3中任一项所述的芯片，其特征在于，所述参数设置控制模块包括：
两个与门，AND1和AND2；
所述测试控制端以及参数设置控制端连接到所述AND2的输入端；所述AND2的输出端和所述时钟输入端连接到所述AND1的输入端；所述AND1的输出端连接到所述参数锁存触发器链各触发器的时钟输入端。
5.根据权利要求1～3中任一项所述的芯片，其特征在于，所述参数设置控制模块包括：
一个或非门NOR1和一个与非门NAND2；
所述测试控制端以及参数设置控制端连接到所述NAND2的输入端；所述NAND2的输出端和所述时钟输入端连接到所述NOR1的输入端；所述NOR1的输出端连接到所述参数锁存触发器链各触发器的时钟输入端。
6.根据权利要求3所述的芯片，其特征在于，所述芯片还包括：
选择器MUX；MUX的一个输入端连接到参数锁存触发器链最后一个触发器的输出端，另一个输入端连接到所述芯片一条扫描链的数据输出端；MUX的输出端连接到芯片的一个引脚。
7.根据权利要求6所述的芯片，其特征在于，所述参数设置控制模块包括：
两个与门，AND1和AND2；
所述测试控制端以及参数设置控制端连接到所述AND2的输入端；所述AND2的输出端和所述时钟输入端连接到所述AND1的输入端；所述AND1的输出端连接到所述参数锁存触发器链各触发器的时钟输入端。
8.根据权利要求7所述的芯片，其特征在于，所述选择器的控制端连接到所述AND2的输出端。
9.根据权利要求6所述的芯片，其特征在于，所述参数设置控制模块包括：
一个或非门NOR1和一个与非门NAND2；
所述测试控制端以及参数设置控制端连接到所述NAND2的输入端；所述NAND2的输出端和所述时钟输入端连接到所述NOR1的输入端；所述NOR1的输出端连接到所述参数锁存触发器链各触发器的时钟输入端。
10.根据权利要求9所述的芯片，其特征在于，所述选择器的控制端连接到所述NAND2的输出端。
11.一种如权利要求1所述的具有扫描链测试功能的芯片的测试方法，包括：
步骤1、参数设置控制模块输出扫描时钟信号到参数锁存触发器链的各个触发器；
步骤2、在扫描时钟控制下将测试模式及功能模块参数控制值串行移入参数锁存触发器链的各触发器；
步骤3、参数设置控制模块关闭扫描时钟信号输出，参数锁存触发器链的各触发器输出端锁存测试模式及功能模块参数控制值；
步骤4、对芯片内的组合电路以及各扫描链的寄存器及进行扫描测试。
12.根据权利要求11所述的方法，其特征在于，所述方法在所述步骤2之前还包括参数锁存触发器链测试步骤：
将测试向量串行输入参数锁存触发器链的各触发器，在参数锁存触发器链数据输出端得到各触发器数据输出端的值；通过对比输入与输出的数据检测参数锁存触发器链中各触发器是否存在缺陷。
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