CN102305907A - 多芯片封装结构的测试方法和系统 - Google Patents

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Abstract

本发明涉及一种多芯片封装结构的测试方法，包括：查找待测多芯片系统中的透明芯片；将所述透明芯片的管脚引出与所述可编程逻辑器件模块的边界扫描单元连接；通过边界扫描下载线将待测多芯片系统的外部测试管脚与边界扫描装置的测试接口连接，并使透明芯片通过可编程逻辑器件和待测多芯片系统中的可测芯片形成完整的扫描链；边界扫描装置通过测试接口发送测试指令对待测多芯片系统进行扫描测试。此外，还公开一种应用上述测试方法的测试装置。上述方法和装置，通过可编程逻辑器件模块的边界扫描单元将透明芯片与边界扫描测试模块连接，将透明芯片纳入到边界扫描测试的扫描链中，从而能够对不支持边界扫描测试的芯片进行测试。

Description

多芯片封装结构的测试方法和系统
【技术领域】
本发明涉及芯片测试，尤其是涉及一种多芯片封装结构的测试方法和系统。
【背景技术】
随着集成电路的飞速发展，多个芯片封装(例如系统级封装)使得封装在一起的多芯片之间的连接关系十分复杂，而且由于特殊的规定或功能需求，封装技术提供的可引出的测试引脚数量有限。
在传统的芯片测试中，大多采用边界扫描测试，简称JTAG规范。边界扫描具有传统的探针式测试所不具备的优点：可以迅速准确地测试两个芯片管脚的连接是否可靠，提高测试检验效率。此外，边界扫描还可以将支持边界扫描测试的芯片以菊花链的形式连接起来一起测试。
然而在多芯片封装的条件下，并不是所有芯片都支持边界扫描测试，因此在有限的引脚下测试，并没有办法对不支持边界扫描测试的芯片进行测试。
【发明内容】
基于此，有必要提供一种能够对多芯片封装中不支持边界扫描测试的芯片进行测试的方法。
一种多芯片封装结构的测试方法，用于对多芯片系统进行边界扫描测试，包括以下步骤：查找待测多芯片系统中的透明芯片，所述透明芯片是指不包括边界扫描单元的芯片；将所述透明芯片的管脚引出与所述可编程逻辑器件模块的边界扫描单元连接；通过边界扫描下载线将待测多芯片系统的外部测试管脚与边界扫描装置的测试接口连接，并使透明芯片通过可编程逻辑器件和待测多芯片系统中的可测芯片形成完整的扫描链，所述边界扫描装置通过所述测试接口发送测试指令和接收测试反馈数据；边界扫描装置通过测试接口发送测试指令对待测多芯片系统进行扫描测试。
优选地，还包括：对可编程逻辑器件模块的边界扫描描述语言文件进行分析，确定可编程逻辑器件模块的管脚的高低逻辑以避免处于悬空状态。
优选地，还包括：检测扫描链的连接方式、所有芯片的唯一标识以及扫描链的完整性。
一种多芯片封装结构的测试系统，包括：可编程逻辑器件模块，包括边界扫描单元；边界扫描下载线，用于将所述边界扫描装置与待测多芯片系统、可编程逻辑器件模块连接；边界扫描装置，具有发送测试指令并接收测试反馈数据的测试接口，所述边界扫描装置的测试接口通过边界扫描下载线与待测多芯片系统的外部测试管脚、可编程逻辑器件模块连接；透明芯片的管脚引出与所述可编程逻辑器件模块的边界扫描单元连接，且透明芯片通过可编程逻辑器件与待测多芯片系统中的可测芯片形成完整的扫描链，所述透明芯片是指不包括边界扫描单元的芯片。
优选地，所述边界扫描装置还用于：对可编程逻辑器件模块的边界扫描描述语言文件进行分析，确定可编程逻辑器件模块的管脚的高低逻辑以避免处于悬空状态。
优选地，所述边界扫描装置还用于：检测扫描链的连接方式、所有芯片的唯一标识以及扫描链的完整性。
上述方法和系统，通过可编程逻辑器件模块的边界扫描单元将透明芯片与边界扫描测试装置连接，将透明芯片纳入到边界扫描测试的扫描链中，从而能够对不支持边界扫描测试的芯片进行测试。
【附图说明】
图1为一实施例的多芯片封装结构的测试方法流程图；
图2为扫描测试中多芯片形成扫描链的结构示意图；
图3为扫描测试中加入透明芯片后多芯片形成扫描链的结构示意图；
图4为一实施例的芯片封装结构的测试装置模块图。
【具体实施方式】
如图1所示，为一实施例的多芯片封装结构的测试方法流程图。该方法包括如下步骤：
S110：查找待测多芯片系统中的透明芯片。为满足边界扫描测试的需要，传统的超大规模集成电路(VLSI)一般都会包含边界扫描单元，但是在一些系统级封装的芯片中，也存在本身不包括边界扫描单元的芯片。这些不包括边界扫描单元的芯片称为透明芯片，利用边界扫描测试，其可测性较差或者根本不可测。为此，需要首先找出透明芯片。
S120：将所述透明芯片的管脚引出与所述可编程逻辑器件模块的边界扫描单元连接。芯片测试一般在整个多芯片封装结构封装前，因此在找到透明芯片后，可将透明芯片的管脚引出连接到可编程逻辑器件模块的边界扫描单元。可编程逻辑器件模块，如本实施例所用的FPGA(Field-Programmable Gate Array，现场可编程门阵列)，是通过写入不同的程序让器件具有不同的功能的电子模块。可编程逻辑器件模块通过管脚与外部电路连接，通过核心逻辑根据写入其中的程序进行逻辑运算，实现管脚功能。
S130：通过边界扫描下载线将待测多芯片系统的外部测试管脚与边界扫描装置的测试接口连接，并使透明芯片通过可编程逻辑器件和待测多芯片系统中的可测芯片形成完整的扫描链。边界扫描装置通过测试接口发送测试指令和接收测试反馈数据，边界扫描下载线是边界扫描装置访问待测多芯片系统的媒介，支持边界扫描装置的测试数据加载和响应结果的反馈传输。
边界扫描测试一般采取的方式是将所有的可测芯片连接起来形成菊花链一起测试。IEEE 1149.1标准规定了一个四线串行接口(第五条线是可选的)，该接口称作测试访问端口(TAP)，用于访问复杂的集成电路(IC)。该访问端口与边界扫描测试模块连接，进行数据交互。其中：
TDI表示测试数据输入，用于将测试数据输入到芯片中，测试数据存储在边界测试单元的指令寄存器中或数据寄存器中。
TDO表示测试数据输出，串行数据从TDO引线上离开芯片。
TCK表示测试时钟，边界扫描逻辑由TCK上的信号计时。
TMS表示测试模式选择，TMS输入信号驱动TAP控制器的状态。
TRST表示测试重置，是可选项。
如图2所示，IC1、IC2、IC3的测试访问端口中的TMS和TCK分别连接至边界扫描装置的模式选择信号和时钟信号输出端，IC1的TDI连接至边界扫描装置的测试输入信号，此后的IC2和IC3的TDO和TDI顺次连接，最后以IC3的TDO作为测试数据的输出反馈。当芯片的数量更多时，应当按照上述的方式将所有的芯片链接起来，形成扫描测试的菊花链。
透明芯片由于开始并不具备被扫描测试的条件，因此不能加入到上述的菊花链中。但是通过连接可编程逻辑器件模块，其也具备了扫描测试的条件。如图3所示，IC4通过可编程逻辑器件模块中的扫描测试单元与其他的可测芯片连接形成菊花链，最终可参与扫描测试。
S140：边界扫描装置对待测多芯片系统进行扫描测试。将透明元件纳入扫描链后，即可开始完整的测试。
进一步地，上述测试流程的步骤中，还可包括：
对可编程逻辑器件的边界扫描描述语言文件进行分析，确定可编程逻辑器件模块的管脚的高低逻辑以避免处于悬空状态。对可编程逻辑器件(FPGA)的边界扫描描述语言(BSDL)文件进行分析，确保在测试模式下保护可编程逻辑器件(FPGA)。BSDL是硬件描述语言(VHDL)的一个子集，用于描述器件中边界扫描如何实现如何操作，边界扫描工具需要用户提供对应器件的边界扫描描述语言(BSDL)文件以正确的生产测试向量，广泛应用于系统编程或者功能测试等。
进一步地，上述测试流程的步骤中，还可包括：检测扫描链的连接方式、所有芯片的唯一标识以及扫描链的完整性。
如图4所示，为一实施例的多芯片封装结构的测试系统。该装置包括可编程逻辑器件模块100、边界扫描装置200以及连接可编程逻辑器件模块100和边界扫描装置200的边界扫描下载线300。待测多芯片系统400是测试装置的测试对象，其中一般包括可测芯片410和透明芯片420，可测芯片410通过边界扫描能够测试芯片故障，而透明芯片420的可测性较差或者完全不具备可测性。可测芯片410与边界扫描装置200之间也通过边界扫描下载线300连接。
可编程逻辑器件模块100包括边界扫描单元110。边界扫描单元100为用于边界扫描的移位寄存器。
边界扫描装置200提供测试数据，接收测试反馈数据。边界扫描装置200是芯片外部的测试扫描工具，例如安装有测试程序的计算机。边界扫描装置200通过测试访问端口TAP向待测多芯片系统400发送测试数据，接收测试反馈数据。边界扫描装置200通过边界扫描下载线300与待测多芯片系统400的外部测试管脚、可编程逻辑器件模块100(具体的，是与边界扫描单元110)连接。
透明芯片420的管脚引出与可编程逻辑器件模块100的边界扫描单元110连接，且透明芯片420通过可编程逻辑器件100和待测多芯片系统400中的可测芯片410形成完整的扫描链。具体连接方式请参考图3。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对本发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (6)

1.一种多芯片封装结构的测试方法，用于对多芯片系统进行边界扫描测试，其特征在于，包括以下步骤：
查找待测多芯片系统中的透明芯片，所述透明芯片是指不包括边界扫描单元的芯片；
将所述透明芯片的管脚引出与所述可编程逻辑器件模块的边界扫描单元连接；
通过边界扫描下载线将待测多芯片系统的外部测试管脚与边界扫描装置的测试接口连接，并使透明芯片通过可编程逻辑器件和待测多芯片系统中的可测芯片形成完整的扫描链，所述边界扫描装置通过所述测试接口发送测试指令和接收测试反馈数据；
边界扫描装置通过测试接口发送测试指令对待测多芯片系统进行扫描测试。
2.如权利要求1所述的多芯片封装结构的测试方法，其特征在于，还包括：对可编程逻辑器件模块的边界扫描描述语言文件进行分析，确定可编程逻辑器件模块的管脚的高低逻辑以避免处于悬空状态。
3.如权利要求1所述的多芯片封装结构的测试方法，其特征在于，还包括：
检测扫描链的连接方式、所有芯片的唯一标识以及扫描链的完整性。
4.一种多芯片封装结构的测试系统，其特征在于，包括：
可编程逻辑器件模块，包括边界扫描单元；
边界扫描下载线，用于将所述边界扫描装置与待测多芯片系统、可编程逻辑器件模块连接；
边界扫描装置，具有发送测试指令并接收测试反馈数据的测试接口，所述边界扫描装置的测试接口通过边界扫描下载线与待测多芯片系统的外部测试管脚、可编程逻辑器件模块连接；透明芯片的管脚引出与所述可编程逻辑器件模块的边界扫描单元连接，且透明芯片通过可编程逻辑器件与待测多芯片系统中的可测芯片形成完整的扫描链，所述透明芯片是指不包括边界扫描单元的芯片。
5.如权利要求4所述的多芯片封装结构的测试系统，其特征在于，所述边界扫描装置还用于：对可编程逻辑器件模块的边界扫描描述语言文件进行分析，确定可编程逻辑器件模块的管脚的高低逻辑以避免处于悬空状态。
6.如权利要求4所述的多芯片封装结构的测试系统，其特征在于，所述边界扫描装置还用于：检测扫描链的连接方式、所有芯片的唯一标识以及扫描链的完整性。
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