CN104237772A - 除错系统 - Google Patents

Abstract

本发明揭露一种除错系统，具有一测试除错单元、N个系统单芯片以及N个旁路通道，N为大于1的自然数。测试除错单元具有一输出端、一输入端以及一可产生时脉控制信号的控制端。每一系统单芯片具有一测试数据输入端、一测试数据输出端以及一时脉控制端接收此时脉控制信号。第N个系统单芯片的测试数据输入端耦接第N-1个系统单芯片的测试数据输出端，第N个系统单芯片的测试数据输出端耦接测试除错单元的输入端。第一个系统单芯片的测试数据输入端耦接测试除错单元的输出端。N个旁路通道分别设置在N个系统单芯片的测试数据输入端与测试数据输出端间。

Description

除错系统

技术领域

本发明是有关于一种除错系统，且特别是有关于一种系统单芯片的除错系统。

背景技术

系统单芯片(System on a Chip, SoC)或系统整合(System Level Integration,SLI)芯片已成为了一种重要的产品设计趋势。这类的芯片其主要的设计概念是将芯片中的电路加以微型化和模块化，通过整合所有的功能于单颗集成电路(integrated circuit，IC)的中的方式，使得所生产的产品其外型能更轻巧与便于携带，而能符合现今电子产品的个人化需求。

然而，由于电路系统的复杂性致使对系统单芯片的除错变得非常困难。为了解决上述问题，由一群电子制造业者组成了测试行动联合组织(JointTest Action Group, JTAG)，并发展了解决电路测试上问题的边界扫瞄(boundary scan)标准。而遵循此标准的测试方法即称为JTAG测试，简言之，JTAG测试是对一系统单芯片输入测试信号，并在系统单芯片的外部端脚上撷取输入/输出测试数据，借以进行系统单芯片元件内部的测试方法。

参阅图1，为一已知使用JTAG测试系统进行除错的示意图。除错试系统100包含一符合JTAG测试标准的测试除错单元101以及一待测系统单芯片102。其中测试除错单元101透过测试存取端口(Test Access Port,TAP)发出测试信号至待测的系统单芯片102，此测试信号再通过系统单芯片102后会再回到测试除错单元101内，并通过测试除错单元101内的控制程序加以解析，即可了解线路的故障处。其中测试存取端口是指为了进行针对测试逻辑电路的指令、测试数据或测试结果等数据加以输入/输出的串行接口，一般备有TDI、TMS、TCK及TDO等信号线，可经由测试除错单元101加以控制，以便进行JTAG测试。

虽然此种测试装置可以对复杂的系统单芯片102进行除错，然而，一系统单芯片102即需使用一测试除错单元101，因此若一系统具有多个系统单芯片102，即需使用对应数目的测试除错单元101分别进行除错，如此将造成除错成本太高。

发明内容

有鉴于传统的除错系统除错成本过高，因此本发明的一目的在于提供一种新架构的除错系统，在此架构下可使用单一的测试除错单元来对多个系统单芯片进行测试除错，因此可有效降低除错成本。

根据本发明的一方面是在提供一种除错系统。此除错系统具有一测试除错单元、N个系统单芯片以及N个旁路通道。其中，此测试除错单元具有一输出端、一输入端以及一控制端用以产生一时脉控制信号。每一系统单芯片具有一测试数据输入端、一测试数据输出端以及一时脉控制端，其中，N为大于1的自然数。而时脉控制端接收时脉控制信号，第N个系统单芯片的测试数据输入端耦接第N-1个系统单芯片的测试数据输出端。第N个系统单芯片的测试数据输出端耦接测试除错单元的输入端。第一个系统单芯片的测试数据输入端则耦接测试除错单元的输出端。N个旁路通道分别设置在N个系统单芯片的测试数据输入端与测试数据输出端间。当对第m个系统单芯片进行除错时，第m个旁路通道被断开，以及其余(N-1)个旁路通道被导通，其中m=1至N。

在一实施例中，每一旁路通道还具有一开关来控制该旁路通道的导通与断开，其中此开关为一晶体管。

在一实施例中，测试除错单元的输出端会产生一测试数据输入信号，当对第m个系统单芯片进行除错时，此第m个系统单芯片的测试数据输入端接收该测试数据输入信号，并根据此测试数据输入信号于测试数据输出端处产生一测试数据输出信号传送给测试除错单元的输入端，由测试除错单元根据此测试数据输出信号对第m个系统单芯片进行除错。

在一实施例中，除错系统还具有一时脉控制单元用以接收时脉控制信号，并分别传送至N个系统单芯片的时脉控制端。

综上所述，本发明通过在每一系统单芯片外侧设置一旁路通道，并由一切换元件控制此旁路通道的导通与断开，来选择特定的系统单芯片。依此，即可使用单一的测试除错单元对多个系统单芯片进行除错，而大幅度降低除错成本。

附图说明

图1为一已知使用JTAG测试系统进行除错的示意图；

图2所示为根据本发明一实施例的系统单芯片除错系统的概略图示。

具体实施方式

以下为本发明较佳具体实施例以所附附图加以详细说明，下列的说明及附图使用相同的参考数字以表示相同或类似元件，并且在重复描述相同或类似元件时则予省略。

根据本发明的除错系统，在每一系统单芯片的外侧会设置一旁路通道，并由一切换元件控制此旁路通道的导通与断开，来选择欲进行除错的系统单芯片。依此，即可使用单一的测试除错单元来对多个系统单芯片进行测试除错，而大幅度降低除错成本。

图2所示为根据本发明一实施例的系统单芯片除错系统的概略图示。本发明的系统单芯片除错系统200包括一测试除错单元201以及一时脉控制单元220。此测试除错单元201可对多个系统单芯片202、203、204和205进行侦测除错。时脉控制单元220则用以同步系统单芯片202、203、204和205的测试时脉频率。值得注意的是，在本实施例中，是以四个系统单芯片202、203、204和205来说明测试除错单元201的运作，然在其他的实施例中，系统单芯片的数目不限于四个。此外，为了在此四个系统单芯片202、203、204和205中选择欲进行除错的系统单芯片，在每一系统单芯片202、203、204和205的外侧会对应设置一旁路通道206、207、208和209，并由切换元件210、211、212和213分别控制这些旁路通道206、207、208和209的导通与断开，来选择特定的系统单芯片进行除错。在一实施例中，可使用晶体管开关来形成切换元件210、211、212和213。

测试除错单元201是透过存取测试端口(Test Access Port,TAP)与系统单芯片202、203、204和205的对应测试接脚耦接。其中，存取测试端口至少包括：产生测试数据输入信号(Test Data In,TDI)的TDI接脚、产生测试数据输出信号(Test Data Out,TDO)的TDO接脚、产生测试时脉信号(Test Clock,TCK)的TCK接脚、产生测试模式选用信号(Test Mode Select,TMS)的TMS接脚，以及产生测试重置信号(Test Reset,TRST)的TRST接脚。每一系统单芯片202、203、204和205亦具有对应的TDI接脚、TDO接脚、TCK接脚、TMS接脚，以及TRST接脚，来与测试除错单元201存取测试端口耦接。通过测试数据输入信号以及测试数据输出信号，测试除错单元201和系统单芯片202、203、204和205间可以进行数据交换以确定除错的结果。而测试时脉信号(TCK)信号可将测试除错单元201的测试时脉频率传送给时脉控制单元220。并由时脉控制单元220分送至系统单芯片202、203、204和205的TCK接脚，以同步各系统单芯片202、203、204和205的测试时脉频率。

另一方面，旁路通道206、207、208和209是分别设置于对应系统单芯片202、203、204和205的TDI接脚和TDO的接脚间。例如，旁路通道206是设置于系统单芯片202的TDI接脚和TDO接脚间。而旁路通道207是设置于系统单芯片203的TDI接脚和TDO接脚间，依此类推。再者，在两相邻系统单芯片间，前级系统单芯片的TDO接脚，会与后级系统单芯片的TDI接脚以及其旁路通道耦接。例如，就相邻的系统单芯片202和203而言，前级系统单芯片202的TDO接脚会耦接后级系统单芯片203的TDI接脚和其旁路通道207。相邻的系统单芯片203和204间，前级系统单芯片203的TDO接脚会与后级系统单芯片204的TDI接脚和旁路通道208耦接。相邻的系统单芯片204和205间，前级系统单芯片204的TDO接脚会耦接后级系统单芯片205的TDI接脚和旁路通道209。此外，测试除错单元201的TDI接脚产生的测试数据输入信号传送至第一级系统单芯片202的TDI接脚以及旁路通道206。而测试除错单元201的TDO接脚会与最后一级系统单芯片205的TDO接脚和旁路通道209耦接，而形成一串联结构。

在此架构下，可使用旁路通道进行系统单芯片的选择。以旁路通道206为例，当旁路通道206断开时，测试除错单元20的TDI接脚产生的测试数据输入信号会被导入系统单芯片202对其进行测试。反之，当旁路通道206导通时，测试数据输入信号则会经由此旁路通道206略过系统单芯片202，而不对系统单芯片202测试。换言之，本发明通过导通或断开各系统单芯片的旁路通道，可选择特定的系统单芯片进行测试除错。例如，若测试除错单元201欲针对系统单芯片203进行测试，此时测试除错单元201的TDI接脚产生的测试数据输入信号必需略过系统单芯片202、204和205，直接导入系统单芯片203并传回测试除错单元201，才能完全反应系统单芯片203的除错结果。因此系统单芯片202、204和205的旁路通道206、208和209被导通，而旁路通道207被断开，此时测试除错单元201的TDI接脚产生的测试数据输入信号将经由旁路通道206导入系统单芯片203中。而由系统单芯片203的TDO接脚输出的测试数据输出信号，则经由旁路通道208和209传送回测试除错单元201进行检测，而完成对系统单芯片203的除错任务。而再在一实施例中，若测试除错单元201欲针对系统单芯片205进行测试，此时测试除错单元201的TDI接脚产生的测试数据输入信号必需略过系统单芯片202、203和204，直接导入系统单芯片205并传回测试除错单元201，才能完全反应系统单芯片205的除错结果。因此系统单芯片202、203和204的旁路通道206、207和208被导通，而旁路通道209被断开，此时测试除错单元201的TDI接脚产生的测试数据输入信号将经由旁路通道206、207和208导入系统单芯片205中。而由系统单芯片205的TDO接脚输出的测试数据输出信号，会传送回测试除错单元201进行检测，而完成对系统单芯片205的除错任务。其中，可通过切换元件210、211、212和213来控制这些旁路通道206、207、208和209的导通与断开。

综上所述，本发明通过在每一系统单芯片外侧设置一旁路通道，并由一切换元件控制此旁路通道的导通与断开，来选择一特定的系统单芯片。依此，即可使用单一的测试除错单元来对多个系统单芯片分别进行除错，而大幅度降低除错成本。

虽然本发明已以实施方式揭露如上，然其并非用以限定本发明，任何熟悉此技艺者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰，因此本发明的保护范围当视所附的权利要求书所界定的范围为准。

Claims (8)

1.一种除错系统，其特征在于，至少包括：

一测试除错单元，具有至少一输出端、一输入端以及一控制端用以产生一时脉控制信号；

N个系统单芯片，每一所述系统单芯片具有至少一测试数据输入端、一测试数据输出端以及一时脉控制端，其中，N为大于1的自然数，该时脉控制端用以接收该时脉控制信号，第N个系统单芯片的测试数据输入端耦接第N-1个系统单芯片的测试数据输出端，该第N个系统单芯片的测试数据输出端耦接该测试除错单元的该输入端，第一个系统单芯片的测试数据输入端耦接该测试除错单元的该输出端；以及

N个旁路通道，分别设置在该N个系统单芯片的该测试数据输入端与该测试数据输出端间，

其中当对第m个系统单芯片进行除错时，第m个旁路通道被断开，以及其余(N-1)个旁路通道被导通，其中m=1至N。

2.根据权利要求1所述的除错系统，其特征在于，每一所述旁路通道还具有一开关来控制该旁路通道的导通与断开。

3.根据权利要求2所述的除错系统，其特征在于，该开关为一晶体管。

4.根据权利要求1所述的除错系统，其特征在于，该测试除错单元的该输出端产生一测试数据输入信号。

5.根据权利要求4所述的除错系统，其特征在于，当对该第m个系统单芯片进行除错时，该第m个系统单芯片的该测试数据输入端接收该测试数据输入信号。

6.根据权利要求5所述的除错系统，其特征在于，该第m个系统单芯片根据该测试数据输入信号于该第m个系统单芯片的该测试数据输出端处产生一测试数据输出信号。

7.根据权利要求6所述的除错系统，其特征在于，该测试数据输出信号传送给该测试除错单元的该输入端，该测试除错单元根据该测试数据输出信号对该第m个系统单芯片进行除错。

8.根据权利要求1所述的除错系统，其特征在于，还包括一时脉控制单元用以接收该时脉控制信号，并分别传送至该N个系统单芯片的该时脉控制端。