TW201502547A - 除錯系統 - Google Patents

Abstract

一除錯系統具有一測試除錯單元、N個系統單晶片以及N個旁路通道，N為大於1的自然數。測試除錯單元具有一輸出端、一輸入端以及一可產生時脈控制信號之控制端。每一系統單晶片具有一測試資料輸入端、一測試資料輸出端以及一時脈控制端接收此時脈控制信號。第N個系統單晶片之測試資料輸入端耦接第N-1個系統單晶片之測試資料輸出端，第N個系統單晶片之測試資料輸出端耦接測試除錯單元之輸入端。第一個系統單晶片之測試資料輸入端耦接測試除錯單元之輸出端。N個旁路通道分別設置在N個系統單晶片之測試資料輸入端與測試資料輸出端間。

Description

除錯系統

本發明是有關於一種除錯系統，且特別是有關於一種系統單晶片之除錯系統。

系統單晶片(System on a Chip,SoC)或系統整合(System Level Integration,SLI)晶片已成為了一種重要的產品設計趨勢。這類的晶片其主要的設計概念是將晶片中的電路加以微型化和模組化，藉由整合所有的功能於單顆積體電路(integrated circuit，IC)之中的方式，使得所生產的產品其外型能更輕巧與便於攜帶，而能符合現今電子產品的個人化需求。

然而，由於電路系統的複雜性致使對系統單晶片之除錯變得非常困難。為了解決上述問題，由一群電子製造業者組成了測試行動聯合組織(Joint Test Action Group,JTAG)，並發展了解決電路測試上問題之邊界掃瞄(boundary scan)標準。而遵循此標準之測試方法即稱為JTAG測試，簡言之，JTAG測試係對一系統單晶片輸入測試信號，並在系統單晶片之外部腳端上擷取輸入/輸出測試數據，藉以進行系統單晶片元件內部的測試方法。

參閱第1圖，為一習知使用JTAG測試系統進行除 錯之示意圖。除錯試系統100包含一符合JTAG測試標準之測試除錯單元101以及一待測系統單晶片102。其中測試除錯單元101透過測試存取埠(Test Access Port,TAP)發出測試訊號至待測之系統單晶片102，此測試訊號再通過系統單晶片102後會再回到測試除錯單元101內，並藉由測試除錯單元101內之控制程式加以解析，即可了解線路之故障處。其中測試存取埠係指為了進行針對測試邏輯電路之指令、測試數據或測試結果等數據加以輸入/輸出之串列介面，一般備有TDI、TMS、TCK及TDO等信號線，可經由測試除錯單元101加以控制，以便進行JTAG測試。

雖然此種測試裝置可以對複雜的系統單晶片102進行除錯，然而，一系統單晶片102即需使用一測試除錯單元101，因此若一系統具有多個系統單晶片102，即需使用對應數目之測試除錯單元101分別進行除錯，如此將造成除錯成本太高。

有鑑於傳統之除錯系統除錯成本過高，因此本發明之一目的在於提供一種新架構之除錯系統，在此架構下可使用單一之測試除錯單元來對多個系統單晶片進行測試除錯，因此可有效降低除錯成本。

根據本發明之一態樣係在提供一種除錯系統。此除錯系統具有一測試除錯單元、N個系統單晶片以及N個旁路通道。其中，此測試除錯單元具有一輸出端、一輸入端以及一控制端用以產生一時脈控制信號。每一系統單晶片具有一測試資料輸入端、一測試資料輸出端以及一時脈控制端，其中，N為大於1 的自然數。而時脈控制端接收時脈控制信號，第N個系統單晶片之測試資料輸入端耦接第N-1個系統單晶片之測試資料輸出端。第N個系統單晶片之測試資料輸出端耦接測試除錯單元之輸入端。第一個系統單晶片之測試資料輸入端則耦接測試除錯單元之輸出端。N個旁路通道分別設置在N個系統單晶片之測試資料輸入端與測試資料輸出端間。當對第m個系統單晶片進行除錯時，第m個旁路通道被斷開，以及其餘(N-1)個旁路通道被導通，其中m=1至N。

在一實施例中，每一旁路通道更具有一開關來控制該旁路通道之導通與斷開，其中此開關為一電晶體。

在一實施例中，測試除錯單元之輸出端會產生一測試資料輸入信號，當對第m個系統單晶片進行除錯時，此第m個系統單晶片之測試資料輸入端接收該測試資料輸入信號，並根據此測試資料輸入信號於測試資料輸出端處產生一測試資料輸出信號傳送給測試除錯單元之輸入端，由測試除錯單元根據此測試資料輸出信號對第m個系統單晶片進行除錯。

在一實施例中，除錯系統更具有一時脈控制單元用以接收時脈控制信號，並分別傳送至N個系統單晶片之時脈控制端。

綜上所述，本發明藉由在每一系統單晶片外側設置一旁路通道，並由一切換元件控制此旁路通道之導通與斷開，來選擇特定之系統單晶片。依此，即可使用單一之測試除錯單元對多個系統單晶片進行除錯，而大幅度降低除錯成本。

100和200‧‧‧除錯系統

101和201‧‧‧測試除錯單元

102、202、203、204和205‧‧‧系統單晶片

201‧‧‧測試除錯單元

220‧‧‧時脈控制單元

206、207、208和209‧‧‧旁路通道

210、211、212和213‧‧‧切換元件

第1圖，為一習知使用JTAG測試系統進行除錯之示意圖。

第2圖所示為根據本發明一實施例的系統單晶片除錯系統之概略圖示。

以下為本發明較佳具體實施例以所附圖示加以詳細說明，下列之說明及圖示使用相同之參考數字以表示相同或類似元件，並且在重複描述相同或類似元件時則予省略。

根據本發明之除錯系統，在每一系統單晶片之外側會設置一旁路通道，並由一切換元件控制此旁路通道之導通與斷開，來選擇欲進行除錯之系統單晶片。依此，即可使用單一之測試除錯單元來對多個系統單晶片進行測試除錯，而大幅度降低除錯成本。

第2圖所示為根據本發明一實施例的系統單晶片除錯系統之概略圖示。本發明之系統單晶片除錯系統200包括一測試除錯單元201以及一時脈控制單元220。此測試除錯單元201可對多個系統單晶片202、203、204和205進行偵測除錯。時脈控制單元220則用以同步系統單晶片202、203、204和205之測試時脈頻率。值得注意的是，在本實施例中，是以四個系統單晶片202、203、204和205來說明測試除錯單元201之運作，然在其他之實施例中，系統單晶片之數目不限於四個。此外，為了在此四個系統單晶片202、203、204和205中選擇欲進行除錯之系 統單晶片，在每一系統單晶片202、203、204和205之外側會對應設置一旁路通道206、207、208和209，並由切換元件210、211、212和213分別控制此些旁路通道206、207、208和209之導通與斷開，來選擇特定之系統單晶片進行除錯。在一實施例中，可使用電晶體開關來形成切換元件210、211、212和213。

測試除錯單元201是透過存取測試埠(Test Access Port,TAP)與系統單晶片202、203、204和205之對應測試接腳耦接。其中，存取測試埠至少包括：產生測試資料輸入信號(Test Data In,TDI)之TDI接腳、產生測試資料輸出信號(Test Data Out,TDO)之TDO接腳、產生測試時脈信號(Test Clock,TCK)之TCK接腳、產生測試模式選用信號(Test Mode Select,TMS)之TMS接腳，以及產生測試重置信號(Test Reset,TRST)之TRST接腳。每一系統單晶片202、203、204和205亦具有對應之TDI接腳、TDO接腳、TCK接腳、TMS接腳，以及TRST接腳，來與測試除錯單元201存取測試埠耦接。藉由測試資料輸入信號以及測試資料輸出信號，測試除錯單元201和系統單晶片202、203、204和205間可以進行資料交換以確定除錯之結果。而測試時脈信號(TCK)信號可將測試除錯單元201的測試時脈頻率傳送給時脈控制單元220。並由時脈控制單元220分送至系統單晶片202、203、204和205之TCK接腳，以同步各系統單晶片202、203、204和205之測試時脈頻率。

另一方面，旁路通道206、207、208和209是分別設置於對應系統單晶片202、203、204和205之TDI接腳和TDO之接腳間。例如，旁路通道206是設置於系統單晶片202之TDI 接腳和TDO接腳間。而旁路通道207是設置於系統單晶片203之TDI接腳和TDO接腳間，依此類推。再者，在兩相鄰系統單晶片間，前級系統單晶片之TDO接腳，會與後級系統單晶片之TDI接腳以及其旁路通道耦接。例如，就相鄰之系統單晶片202和203而言，前級系統單晶片202之TDO接腳會耦接後級系統單晶片203之TDI接腳和其旁路通道207。相鄰之系統單晶片203和204間，前級系統單晶片203之TDO接腳會與後級系統單晶片204之TDI接腳和旁路通道208耦接。相鄰之系統單晶片204和205間，前級系統單晶片204之TDO接腳會耦接後級系統單晶片205之TDI接腳和旁路通道209。此外，測試除錯單元201之TDI接腳產生之測試資料輸入信號傳送至第一級系統單晶片202之TDI接腳以及旁路通道206。而測試除錯單元201之TDO接腳會與最後一級系統單晶片205之TDO接腳和旁路通道209耦接，而形成一串聯結構。

在此架構下，可使用旁路通道進行系統單晶片之選擇。以旁路通道206為例，當旁路通道206斷開時，測試除錯單元20之TDI接腳產生之測試資料輸入信號會被導入系統單晶片202對其進行測試。反之，當旁路通道206導通時，測試資料輸入信號則會經由此旁路通道206略過系統單晶片202，而不對系統單晶片202測試。換言之，本發明藉由導通或斷開各系統單晶片之旁路通道，可選擇特定之系統單晶片進行測試除錯。例如，若測試除錯單元201欲針對系統單晶片203進行測試，此時測試除錯單元201之TDI接腳產生的測試資料輸入信號必需略過系統單晶片202、204和205，直接導入系統單晶片203並傳回測試除 錯單元201，才能完全反應系統單晶片203之除錯結果。因此系統單晶片202、204和205之旁路通道206、208和209被導通，而旁路通道207被斷開，此時測試除錯單元201之TDI接腳產生的測試資料輸入信號將經由旁路通道206導入系統單晶片203中。而由系統單晶片203之TDO接腳輸出的測試資料輸出信號，則經由旁路通道208和209傳送回測試除錯單元201進行檢測，而完成對系統單晶片203之除錯任務。而再在一實施例中，若測試除錯單元201欲針對系統單晶片205進行測試，此時測試除錯單元201之TDI接腳產生的測試資料輸入信號必需略過系統單晶片202、203和204，直接導入系統單晶片205並傳回測試除錯單元201，才能完全反應系統單晶片205之除錯結果。因此系統單晶片202、203和204之旁路通道206、207和208被導通，而旁路通道209被斷開，此時測試除錯單元201之TDI接腳產生的測試資料輸入信號將經由旁路通道206、207和208導入系統單晶片205中。而由系統單晶片205之TDO接腳輸出的測試資料輸出信號，會傳送回測試除錯單元201進行檢測，而完成對系統單晶片205之除錯任務。其中，可通過切換元件210、211、212和213來控制此些旁路通道206、207、208和209之導通與斷開。

綜上所述，本發明藉由在每一系統單晶片外側設置一旁路通道，並由一切換元件控制此旁路通道之導通與斷開，來選擇一特定之系統單晶片。依此，即可使用單一之測試除錯單元來對多個系統單晶片分別進行除錯，而大幅度降低除錯成本。

雖然本發明已以實施方式揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍 內，當可作各種之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

200‧‧‧除錯系統

201‧‧‧測試除錯單元

202、203、204和205‧‧‧系統單晶片

220‧‧‧時脈控制單元

206、207、208和209‧‧‧旁路通道

210、211、212和213‧‧‧切換元件

Claims (8)

1. 一種除錯系統，至少包括：一測試除錯單元，具有至少一輸出端、一輸入端以及一控制端用以產生一時脈控制信號；N個系統單晶片，每一該些系統單晶片具有至少一測試資料輸入端、一測試資料輸出端以及一時脈控制端，其中，N為大於1的自然數，該時脈控制端用以接收該時脈控制信號，該第N個系統單晶片之該測試資料輸入端耦接該第N-1個系統單晶片之該測試資料輸出端，該第N個系統單晶片之該測試資料輸出端耦接該測試除錯單元之該輸入端，該第一個系統單晶片之測試資料輸入端耦接該測試除錯單元之該輸出端；以及N個旁路通道，分別設置在該N個系統單晶片之該測試資料輸入端與該測試資料輸出端間，其中當對該第m個系統單晶片進行除錯時，該第m個旁路通道被斷開，以及其餘(N-1)個旁路通道被導通，其中m=1至N。
2. 如申請專利範圍第1項所述之除錯系統，其中每一該些旁路通道更具有一開關來控制該旁路通道之導通與斷開。
3. 如申請專利範圍第2項所述之除錯系統，其中該開關為一電晶體。
4. 如申請專利範圍第1項所述之除錯系統，其中該測 試除錯單元之該輸出端產生一測試資料輸入信號。
5. 如申請專利範圍第4項所述之除錯系統，其中當對該第m個系統單晶片進行除錯時，該第m個系統單晶片之該測試資料輸入端接收該測試資料輸入信號。
6. 如申請專利範圍第5項所述之除錯系統，其中該第m個系統單晶片根據該測試資料輸入信號於該第m個系統單晶片之該測試資料輸出端處產生一測試資料輸出信號。
7. 如申請專利範圍第6項所述之除錯系統，其中該測試資料輸出信號傳送給該測試除錯單元之該輸入端，該測試除錯單元根據該測試資料輸出信號對該第m個系統單晶片進行除錯。
8. 如申請專利範圍第1項所述之除錯系統，更包括一時脈控制單元用以接收該時脈控制信號，並分別傳送至該N個系統單晶片之該時脈控制端。