CN103033736A - 测试多集成电路器件的方法及装置 - Google Patents

Abstract

本发明涉及测试多集成电路器件的方法及装置。实施例包括的系统包括至少一个集成电路（IC）以及用于对它们进行测试的方法。每个IC包含用于接收输入信号的输入互联体，用于接收测试启用信号的测试启用互联体，以及用于执行该集成电路测试的控制器（例如，TAP控制器），其中该执行是基于至少在寄存器（对应于输入信号的值）中的值进行的。每个IC还包括输入端口和耦接于第一输入互联体的多路复用器，至少一个寄存器，和输入端口。该多路复用器可控制为将输入信号传送到输入端口以响应测试启用信号的非断言，并且将输入信号传送到至少一个控制器以响应测试启用信号的断言。当系统包括多个控制器时，每个控制器可执行不同的操作码至指令映射。

Description

测试多集成电路器件的方法及装置

技术领域

本实施例涉及集成电路的测试方法及装置。

背景技术

为了提供调试操作，当前很多集成电路（IC）包括联合测试行动组（JTAG）兼容的电路（以IEEE1149.1为标准的标准测试接入端口和边界扫描系统）。JTAG兼容电路以及在测试IC时利用该电路的方法（共同被简称为“JTAG”）提供了到IC内部模块的访问路径，这使得JTAG特别适合用于调试嵌入式系统。更具体地说，在支持JTAG兼容边界扫描技术的器件里，器件的核逻辑和器件插脚之间的信号通过边界扫描单元截获，边界扫描单元耦接在一起以形成一串行扫描路径，该路径被称作边界扫描寄存器（BSR）。通常情况下，边界扫描单元不影响IC操作，然而，在测试模式下，边界扫描单元可被用来配置和/或读取数值。例如，JTAG可被用来通过操纵外部接口到IC的BSR，以实现对某类错误(例如，短路、开路和逻辑错误)的测试。

当在IC上实施测试时，JTAG兼容电路至少包括JTAG接口和控制器，控制器可以访问指令寄存器和多个数据寄存器。JTAG接口（共同称作测试访问端口，或者TAP）或是四-互联体接口或是五-互联体接口。基本的四-互联体包括：TMS（测试模式状态）、TCK（时钟）、TDI（测试数据输入）和TDO（测试数据输出）。当TRST（测试重置）互联体被实施时，JTAG插脚可包括额外的互联体。在一个实施例中，通过TRST互联体提供的测试重置信号可能会导致相应的测试重置电路生成一个系统级重置。

为了与JTAG接口相通，主机可被连接到目标IC的JTAG接口（例如，通过JTAG适配器），并且主机可导致将信号提供到JTAG接口，或从JTAG接口读取信号。更具体地说，主机和IC的TAP控制器进行相通。该相通是通过操纵TMS和TDI上的信号，结合TCK上的时钟信号，以及通过读取通过IC呈现在TDO上的信号实现的。TAP控制器的状态可因TCK的改变而改变。

在一些多IC系统中，例如系统级封装（SiP），可能没有足够数量的可用封装插脚来给系统的每个IC支撑专用的、外部JTAG界面插脚。一些此类系统可包括单组外部JTAG界面插脚，该插脚间接地或直接地与各种IC的JTAG界面连接在一起。为了测试其中之一的IC，除了受测的IC之外，所有的IC均被设置为“TDI至TDO旁路（bypass）”模式（即，在模式下，IC的TDI互联体和TDO互联体实质上通过IC的TDI至TDO旁路寄存器被直接连接在一起）。在这样的配置中，呈现在外部TDI插脚的TDI信号被传送到受测的IC，并且由受测的IC产生的TDO信号出现在外部TDO插脚处。

例如，图1根据现有技术，示出了多个IC 102、103、104，其中这些IC的JTAG、TDO和TDI互联体以菊花链（daisy-chain）的方式连接在一起。在所示出的配置中，通过单一的、外部JTAG接口110，可访问所有IC 102-104。TMS插脚112和TCK插脚114与每个IC102-104的TMS和TCK互联体直接连接在一起，并且TDI和TDO互联体以菊花链的方式连接在一起。换句话说，第一IC 102的TDI互联体直接与外部插脚TDI 116连接在一起，该第一IC 102的TDO互联体与该第二IC 103的TDI互联体连接在一起，该第二IC 103的TDO互联体与第三IC 104的TDI互联体连接在一起，该第三IC 104的TDO互联体直接与外部TDO插脚118连接在一起。

测试任何一个IC（例如，IC 104)，其它IC（例如，IC 102、IC103）则被设置为TDI至TDO旁路模式（例如，时钟同步于一个BYPASS指令）。时钟输入在插脚TCK 114处被提供，TMS插脚112上的时钟同步变化逐步通过在每个IC TAP控制器（图中未显示）中实施的标准JTAG状态机进行。在Shift_IR和Shift_DR状态下，结合每个TCK时钟脉冲，将有一比特的数据可分别从插脚TDI 116转进和转出每个TAP指令控制器或数据寄存器（图中未显示）。例如，典型的指令可包括：读取或写入数据到数据寄存器（例如，BSR、TDI至TDO旁路寄存器、或IDCODE寄存器）、取样输入插脚、驱动（或浮动）输出插脚等等。尽管所有的IC 102-104都按步调进行操作，只有处于受测的IC（即，不处于TDI至TDO旁路模式状态下的IC）受外部TDI插脚116上的输入信号的影响，目的是在其TDO端口上产生有效测试数据。这些有效测试数据进而在外部插脚TDO118上产生。

附图说明

图1根据现有技术，示出了多个带有JTAG测试能力的互联的IC的简化电路图；

图2示出了示例系统的简化方框图,在该示例系统中，本发明主题的一个实施例可得到实施；

图3根据示例实施例，示出了带有集成测试电路的IC的简化方框图；

图4根据示例实施例，示出了带有集成测试电路的多IC系统的简化方框图，以及

图5根据示例实施例，示出了一种方法流程图,该方法是用于测试多IC系统的。

具体实施方式

尽管之前，JTAG兼容的多IC SiP（例如，图1的电路100）在测试SiP中的每个多IC能力有限，测试配置是所需的，这在一个封装内可减少封装插脚和互联IC路由的数量。实施例包括一些系统（例如，SiP），在该系统中，多IC（例如，多控制器）上的互补测试电路允许内部IC在没有直接将JTAG连接到外部电路的情况下（例如，没有外部JTAG插脚）可得到全面的测试。此外，实施例包括一些配置，在该配置中，JTAG互联体是多路复用的，带有输入从属端口和输出主端口，目的是为了减少外部封装插脚和互联IC路由。本发明主题的实施例可被用于任何种类的多IC系统，包括SiP，片上系统（SoC），以及包括通过电路板互联的独立封装的IC系统。尽管本发明描述了SiP的特定的例子，应该理解该例子不刻意限定，而是为了加强对各种实施例的理解。

正如本发明所使用的，术语“插脚”是指位于封装外部电路和封装内部电路之间的导电连接。“插脚”应该被解释为包括插脚、平板、球体，以及任何其它形式的导电连接。术语“互联体”是指给特定IC的输入（I）导体、给特定IC的输出（O）导体、或给特定IC的供应双重I/O功能的导体。在一些情况下，互联体可直接耦接于封装插脚，并且在其它情况下，互联体可耦接于另IC的互联体，本发明将要进行的更详细描述。

图2示出了示例系统200的简化方框图，在该系统中本发明主题实施例可被实施。更具体地说，系统200是SiP，SiP可被纳入到器件以在三维空间（提供六个自由度的测量）中感知该器件的运动（例如，位移或旋转），或者跟踪该器件在地球上的位置。

系统200包括多个控制器IC 210、212（在本发明中称“控制器”）和多个换能器220、221、222。更具体地说，主控制器210被用于与磁力换能器220和加速度换能器221接口相连，并且从控制器212被用于与速率陀螺换能器222接口相连。磁力换能器220被配置以产生表示地球磁场强度的信号，该信息可被用于与导航和定位相关的应用中。加速度换能器221和速率陀螺换能器222产生一些信号（例如，指示加速度和角度变化率），该信号能确定线性运动和器件的定向。这些信息可用于各种目的，除了其它方面，包括确定使用哪个定向（例如，横向或纵向）以显示显示设备上的信息。

主控制器210和从控制器212都在功能模式下、JTAG测试模式或另一种类型的测试模式下可被配置。正如上述所表示的，当在功能模式下被配置时，主控制器210被用于与磁力换能器220和加速度换能器221接口相连，以及从控制器212被用于与速率陀螺换能器222接口相连。当在JTAG测试模式下被配置时，设计主控制器210和从控制器212以支持JTAG兼容测试。

如图所示，主控制器210作为从控制器212的上游，可直接连接到各个系统的I/O插脚，而从控制器212则不直接连接到系统的I/O插脚。在所示出的实施例中，主控制器210与插脚230、232、234和236连接。插脚230表示一个或多个至控制器210的模拟输入，例如，这些信号可来自一个或多个远程模拟传感器。插脚232表示串口，该串口可与一个或多个其它外部器件（例如，未示出的其它传感器）连接。例如，该串口可对应于主/从控制器串口以支持控制其它外部器件的主控制器210。例如在一个实施例中，该串口是I2C（集成电路间）端口，插脚232实际上可包括两个或更多个插脚。或者，在一个实施例中，该串口是SPI（串行外围接口），插脚232实际上可包括四个或更多个插脚。有些器件可在实施SPI或I2C端口时有选择（例如，端口可以是双模式I2C/SPI端口）。在其它实施例中，可会实施其它串行或并行端口协议。

在一个实施例中，主控器210还与多个两用插脚234连接，该插脚可被用于功能模式和JTAG测试模式。更具体地说，当主控制器210被配置为在功能模式下时，插脚234对应于外部从端口（例如，SPI、I2C或其它端口），这可提供与外部处理器（例如，外部应用处理器）的互联。当主控制器210被配置为在JTAG测试模式下时，插脚234对应于外部JTAG端口。正如下文将要进行的更详细描述，主控制器的从端口和TAP控制器（图中未显示）被多路复用以启用插脚234的两用功能。主控制器210和从控制器212都包括“两用”互联体。主控制器210的两用互联体耦接于两用插脚234，从控制器212的两用互联体耦接于主控制器210的旁路互联体，下文将要进行更详细描述。基本上说，主从控制器210、212的两用互联体对应于从端口或JTAG端口，取决于控制器处于功能模式还是JTAG测试模式。

根据一个实施例，主控制器210还与外部测试启用（TE）插脚236连接，或者在功能模式下或者在JTAG测试模式下，该插脚被用于配置主从控制器210和212。在一个实施例中，当插脚TE 236上没有信号被断言（assert）时，主从控制器210和212处于功能模式下，并且两用插脚234对应于外部从端口（例如，SPI或者I2C接口）。相反，当TE插脚236上有信号被断言时并且那个信号是从主控制器210传送到从控制器212时，主从控制器210和212均处于JTAG测试模式，并且两用插脚234对应于外部JTAG端口。更具体地说，在JTAG测试模式下，插脚234对应于TDI（测试数据输入）、TMS（测试模式状态）、TCK（时钟）以及TDO（测试数据输出）插脚。JTAG插脚还可包括TRST（测试复位）插脚（图中未显示）。

一旦处于JTAG测试模式下，通过将BYPASS指令时钟同步到（clock into）主从控制器210和212的TAP控制器指令寄存器（未示出），主控制器210或从控制器212可被配置在“TDI到TDO旁路模式”下。在TDI到TDO旁路模式下，在TDI互联体上的时钟同步的数据，通过TDI到TDO旁路寄存器传送到TDO互联体。在不同的时间，为了在主控制器210上执行JTAG测试，从控制器212可被配置在TDI到TDO旁路模式下，尽管TDI到TDO旁路模式下的配置不是所有JTAG测试所需要的。类似地，在不同的时间，为了在从控制器212上执行JTAG测试，主控制器210可被配置在TDI到TDO旁路模式下。当主控制器210处于TDI到TDO旁路模式状态下时，主控制器210将呈现在外部TDI、TMS、TCK、TE、插脚234以及236上的信号传送到从控制器212相应的JTAG互联体，并且将呈现在从控制器的TDO互联体上的信号传送到外部TDO插脚234。

虽然没有显示，系统200还可包括附加外围器件、寄存器等等。此外，应该理解系统200仅表示本发明主题的实施例可被包含在其中的一个系统的例子。在其它实施例中，一个系统可包括两个以上的控制器、IC而不是控制器、或/和每个控制器或每个IC可与不同型号的换能器、端口或其它电路接口相连。根据一个实施例的带有JTAG测试能力的IC的更一般描述将会给出。

更具体地说，图3根据一个实施例，示出了IC（例如，控制器或其它IC）的简化方框图，该IC包括集成测试电路300。除了测试电路300以外，该IC还包括主端口310（例如，SPI或I2C端口）、从端口312（例如，SPI或I2C端口）以及中央处理器（CPU）314。在其它实施例中，诸如本发明所描述的测试电路可被用于测试FPGA（场可编成栅门阵列）、ASIC（专用集成电路），以及其它类型的IC。尽管没有示出，该IC还包括多个与CPU314接口相连的信号（I/O）互联体、一个或多个电源互联体、一个或多个接地互联体。此外，该IC可还包括其它硬件，这些硬件的状态可受使用测试电路300执行的操作的影响，以及一个或多个扫描链（图中未显示），该扫描链可被用于将测试模式反馈到CPU314或其它硬件。

测试电路300通过JTAG端口被访问，该端口包括多个JTAG互联体。JTAG互联体包括TDI互联体340、TMS互联体341、TCK互联体342、以及TDO互联体343。该JTAG互联体还可包括TRST（测试复位）互联体（未示出）。正如下文将要进行的更详细描述，互联体JTAG 340-343是两用的，因为当IC被配置在功能模式下时，它们还可具有到从端口312的互联体的功能。然而，方便起见，图3以JTAG标志符标明了互联体340-343（以及下文将要描述的相应的互联体350-353）。

IC的测试电路300包括多个移位寄存器、TAP控制器320、测试子系统（SS）322、多路复用器324、325、326、327、328以及各种其它逻辑，其功能将在下文中详细描述。移位寄存器可包括，例如，指令寄存器（IR）330和多个测试数据寄存器（TDR）332。

IR330通过多路复用器324和TAP控制器320接收来自TDI互联体340的信号。该IR330是移位寄存器，它可保持TAP控制器320执行的当前指令。基本上说，IR 330的指令内容由TAP控制器320使用来决定如何处理通过TDI互联体340接收到的信号。在很多情况下，IR 330包括确定从来自TDI互联体340的哪个TDR 332输入信号应该被传送的指令。该IR 330可例如位于4到7比特宽之间，但是在各种实施例中，IR 330可更窄或更宽。

TDR 332并联在TDI互联体340（多路复用器324和控制器TAP320介入）和TDO互联体343（多路复用器326介入）之间，以便当TAP控制器320处于适当的状态（即在Shift_DR状态）下时，选定的TDR 332在时钟信号的每个上升沿到TCK互联体342之后，会将数据向TDO互联体343移动一级。TDR332的大小可以是固定的或是变化的。例如，除了别的之外，TDR 332的大小可以是当前IR330中的指令（或值）的函数。

TDR 332可包括边界扫描移位寄存器（BSR）（也常称边界扫描链或EXTEST寄存器）、TDI到TDO旁路寄存器、可选的识别寄存器，以及影响IC功能的各种其它寄存器，后面将要进行描述。BSR在各种实施例中可以被或可以不被实施。BSR由多个在IC周边以一种专用通道连接的边界扫描单元组成，并且该BSR被用于将数据移送到IC的I/O插脚或从IC的I/O插脚处移出。更具体地说，边界扫描单元可被连接在每个信号互联体（或插脚）和内部逻辑之间。该BSR的内容可通过使用BSDL（边界扫描描述语言）文件来描述。当IC处于TDI到TDO旁路模式时，TDI到TDO旁路寄存器（即：单个位寄存器）被用于将来自TDI互联体340的数据传送到TDO互联体343。识别寄存器（例如，32位的IDCODE寄存器）可被用于给IC存储识别码。该识别码例如可能有格式，该格式包括制造商码、通过制造商指定的零部件码、以及部件版本码（或者修订编号）。IDCODE寄存器中的信息可允许该IC与相应的BSDL文件相连。与JTAG测试相关联的各种控制位也可在TDR 332中被指定。例如，在一个实施例中的一个TDR控制位在本发明中称“JTAG直通”控制位，该控制位控制IC是否处于JTAG直通模式。当IC不在JTAG直通模式（例如，JTAG直通控制位被置位），该IC生成提供给IC的TDO互联体上的TDO信号，相反，当IC处于JTAG直通模式（例如，JTAG直通控制位被清），该IC从下游IC接收TDO信号，并且将TDO信号从下游IC传送到IC的TDO互联体。换句话说，JTAG直通控制位的状态可决定最上游IC还是下游IC驱动外部TDO互联体343。

TAP控制器320可以访问IR 330和TDR 332，并且实施JTAG状态机（例如，正如IEEE标准1149.1所定义的），在该JTAG状态机中，状态转换基于TMS互联体341上的时钟改变而发生。例如，该JTAG状态机有与将指令转移到IR 330相关联的状态（例如，在Shift_IR状态），以及与通过TDR 332转移数据相关联的另一种状态（例如，在Shift_DR状态）。一旦指令被转移到IR 330，TAP控制器320可执行那个指令。在下文将要叙述的更详细，为TAP控制器320定义的各种指令操作码包括指令解码逻辑（图中未显示），该解码逻辑根据预定义的操作码到指令的映射对被转移到IR 330的操作码进行解码。在下文将要叙述的更详细，TAP控制器320的解码逻辑与系统的其它TAP控制器的解码逻辑不同地映射操作码到指令。TAP控制器320也可与测试子系统322接口相连，这就给各种测试模式（例如，RAM BIST（内建式自测）、扫描（例如，电池扫描，内部扫描）、特定模拟测试模式等等提供附加控制。

正如先前所讨论的，IC可被置于功能模式或JTAG测试模式，根据一个实施例，提供在信号启用(TE)互联体344上的信号控制IC是否处于功能模式还是JTAG测试模式，并且还影响多路复用器324-326的操作。更具体地说，当信号在TE互联体344上被断言时，IC处于JTAG测试模式，并且每多路复用器324-326传送与JTAG测试相关的信号，在下文将要叙述的更详细。相反，当没有信号在TE互联体344上被断言时，IC处于功能模式，并且每多路复用器324-326传送与功能模式相关的信号。本领域所属技术人员将理解到，在替代实施例中，当信号在TE互联体344上被断言时，IC可处于功能模式，并且当没有信号在TE互联体344上被断言时，IC可处于JTAG测试模式。然而，方便起见，以下的说明对应于当信号在TE互联体344上被断言时，IC处于JTAG测试模式的一个实施例。在下文将要叙述的更详细，在各种时候，多路复用器326、327可控制为将IC置于JTAG直通模式下。在JTAG直通模式状态下，多路复用器326、327被配置以将从下游IC（通过TDO_R（TDO相反）互联体353）接收到的TDO信号传送到IC的TDO互联体343。因此，多路复用器326、327可在本发明中称为“TDO多路复用器”。如上述所描述的，TDO多路复用器326的操作主要通过提供在TE互联体344上的信号控制，并且TDO多路复用器327的操作是通过提供在TE-F互联体354上的测试启用转发（test enable forward）（TE-F）信号的状态控制，正如先前所提到的以及下文更详细的描述，在一个实施例中，TE-F信号的状态受TDR 332中的JTAG直通模式控制位的影响。

基本上说，多路复用器324-327包括提供互联体340-343、350-353的两用功能且提供JTAG的转移和通过IC的其它信号的电路。正如上面所提到的，多路复用器324-327的操作受TE互联体344上所呈现的信号以及在TDR 332中的JTAG直通控制位状态的影响。更具体地说，当TE互联体344上的信号对应于操作（例如，信号没有被断言）的功能模式以及JTAG直通控制位被置位或清除时，多路复用器324-327引起两用互联体340-343、350-353对应互联体到与CPU314连接的串口（例如I2C或SPI端口）。更具体地说，在功能模式下，多路复用器324将来自TDI、TMS和TCK互联体340-342的信号传送到从端口312，以及多路复用器325将来自主端口310的信号传送到TDI-F（TDI转发）、TMS-F（TMS转发）和TCK-F（TCK转发）互联体350、351和352。正如先前所提到的，主端口310可以是SPI端口。在这样一个实施例中，在功能模式下，多路复用器327可将来自主端口310的信号（例如，对应于SPI MISO（主输入/从输入）信号）传送到TDO-R互联体353。类似地，当从端口是SPI端口时，多路复用器326可将来自从端口312的信号（例如，对应于SPI MISO信号）传送到TDO互联体343。

相反，在JTAG测试模式下（例如，当信号在TE互联体344上被断言时），多路复用器324-326引起两用互联体340-343、350-352相应于JTAG互联体。更具体地说，多路复用器324将来自TDI互联体340的信号传送到TAP控制器320，这就将信号转移到IR330或TDR332（取决于TAP 320控制器的状态），并且还将来自TMS和TCK互联体341、342的信号传送到TAP控制器320。此外，多路复用器325将来自TDI、TMS和TCK互联体340-342的信号传送到TDI-F、TMS-F和TCK-F互联体350-352。当JTAG直通控制位被重置/清除以及TE-F信号被断言时（即，IC处于JTAG直通模式下），呈现在TDO-R互联体353上的信号，通过多路复用器327，被传送到多路复用器326，并且多路复用器326将来自多路复用器327的信号传送到TDO互联体343。否则，IC不在JTAG直通模式下（例如，JTAG直通控制位被置位），多路复用器326将来自TDR332其中之一的信号传送到TDO互联体343。在JTAG直通模式下，在TDI/TMS/TCK接口340-342和TDI-F/TMS-F/TCK-F接口350-352之间传播的信号不受时钟约束。类似地，在TDO-R接口353和TDO接口343之间传播的信号也不受时钟约束。

在一个实施例中，TE信号可通过AND逻辑360和TE-F（测试启用转发）互联体354被传送到下游器件（例如，下游IC）。更具体地说，AND逻辑360接收呈现在TE互联体344上的信号且接收TE直通启用信号。该TE直通启用信号可以是基于TE信号的状态和TDR332中的JTAG直通控制位而生成的，表示是否IC允许或阻止TE信号被传送到下游器件。当信号在TE互联体344上被断言时并且TE直通启用信号被断言时（例如，TDR332中的指定位处被重置/清除并且IC处于JTAG直通模式下），AND逻辑360在TE-F互联体354上断言TE-F信号。TE-F互联体354可进而耦接于下游IC（图中未显示）的TE互联体。

与TE-F互联体354相似，且结合图4将要更详细描述的，TDI-FTMS-F、TCK-F互联体350-352可耦接下游IC的相应TDI、TMS和TCK互联体。此外，TDO-R互联体353可耦接下游IC的相应TDO互联体。如上述所讨论的，TDO多路复用器327的操作是通过TE-F信号的状态控制的。因此，在一个实施例中，TDO多路复用器327的操作受JTAG直通控制位状态和相应的TE直通启用信号的影响。当TE-F信号被断言时，TDO多路复用器327将呈现在TDO-R互联体353上的信号传送到TDO多路复用器326（这进而可将信号传送到TDO互联体343）。

根据一个实施例，测试电路300还包括支持IC和任何下游IC协调重置的电路。以下说明假设系统支持低有效重置，但是本领域所属技术人员将理解到替换的系统可支持高有效重置。根据一个实施例，该重置电路被配置使得当信号在TE互联体344被断言时，重置通过外部重置信号（例如，来自外部测试设备或上游IC的呈现在RESETB互联体364上的重置信号）控制，并且其它系统重置（例如，电源上电重置或者来自CPU314的重置）都是不相干的。

在一个实施例中，重置电路包括AND逻辑359、OR逻辑361和AND逻辑362。AND逻辑359、OR逻辑361和AND逻辑362接收与重置条件相关的各种信号。输入到AND逻辑359的信号可包括，例如，POR_B（上电重置，低断言）信号、来自CPU314的重置信号（低断言）。当输入到AND逻辑359的两个信号处于高时，则AND逻辑359的输出信号处于高，并且当任何上述两个信号处于低时，则AND逻辑359的输出处于低。在器件加电时POR_B信号可处于低，否则处于高，以及当CUP314试图重置下游IC时，CPU重置信号可处于低。输入到OR逻辑361的信号包括来自AND逻辑359的输出信号和TE信号（例如，来自TE互联体344）。当输入到OR逻辑361的任何信号处于高，OR逻辑361的输出信号处于高，以及当所有信号处于低时，OR逻辑361的输出信号处于低。在功能模式下，TE信号处于低，因此，除了呈现在RESETB互联体364上的外部重置信号以外，功能模式下的重置是通过POR_B和CPU重置信号支配的。相反，在JTAG测试模式下，TE信号处于高，因此，当IC处于JTAG测试模式下，OR逻辑361的输出信号总是处于高。换句话说，当TE信号在高时，只有外部重置364可以断言INT_RESETB和RESETB_F。

来自OR逻辑361的输出被提供给AND逻辑362，AND逻辑362也接收来自外部重置互联体364的信号。当来自OR逻辑361的信号处于低，或来自外部重置互联体364的信号处于低时，AND逻辑362断言内部重置(INT_RESETB）和RESETB-F互联体（重置转发）366上的信号。或者，当来自OR逻辑361的信号和来自外部重置互联体364的信号都处于高时，AND逻辑362不断言互联体RESETB-F366上的信号。正如上述说明所表示的，在JTAG测试模式下（即，当来自OR逻辑361的输出处于高时），在RESETB-F互联体366上的信号状态是通过外部重置互联体364上的信号支配的。RESETB-F互联体366可耦接于下游IC的相应重置互联体。因此，重置信号可通过IC提供给下游IC。

当IC处于功能模式下时，在各种实施例中系统时钟(CLK)可通过芯片上振荡器（OSC）370、芯片上锁相环路、芯片上数字锁相环路、其它芯片上时钟源，或者外部（片外）时钟源提供。相反，当IC处于JTAG测试模式下时，系统时钟经由EXTCLK(外部时钟)互联体374通过外部时钟源（例如，通过外部测试设备生成的时钟）提供。根据一个实施例，IC还包括多路复用器328，该复用器基于TE互联体344上被断言的信号有选择地提供系统时钟并且将时钟信号传送到CLK-F（时钟转发）互联体376。当没有信号在TE互联体344（例如，IC处于功能模式下）上被断言时，多路复用器328使用来自OSC 370（或者另一时钟源）的时钟信号作为系统时钟，并且将该时钟信号传送到CLK-F互联体376。相反，当信号在TE互联体344上被断言时（例如IC处于JTAG测试模式下），多路复用器328使用提供在EXTCLK互联体374上的时钟信号作为系统时钟，并且将该时钟信号传送到CLK-F互联体376。CLK-F互联体376可耦接于下游IC的相应的EXTCLK互联体。因此，时钟信号可通过IC提供给下游IC。

正如上述所讨论的，多IC可以以启用与功能模式和JTAG测试模式相关联的在多IC之间被传送的各种信号的方式耦接在一起。根据示例实施例，图4示出了带有集成测试电路的多IC系统400（例如，封装中的系统（SiP））的简化方框图。更具体地说，多IC系统400示出为包括三个IC402、403、404。尽管系统400被显示包括三个IC402-404和相关联的测试电路412-414，实施例可在仅包括两个IC和测试电路的系统中被实施，或在包括三个以上的IC和测试电路的系统中被实施。此外，尽管每IC402-404可有诸如像结合图3的IC所示出的配置，IC402-404是以简化的格式被显示的（例如，图3的CPU、重置电路、时钟电路以及各种其它电路为了简便和清晰在图4中没有被示出）。

系统400可通过两用插脚440、441、442、443与外部电路（例如其它系统电路或外部测试设备）相通，并且每个IC402-404IC可与两用插脚440-443接口相连，或通过相应的互联体实现彼此接口相连。插脚440-443和互联体是两用的，正如先前所描述的，因为当IC402-404处于JTAG测试模式下时它们具有JTAG插脚/互联体的功能，且当IC402-404被配置在功能模式下时可替换地具有提供与IC402-404的从端口412-414相连接的插脚/互联体的功能。此外，系统400包括TE插脚444，其与IC402上的TE互联体（图中未显示）相联。如前在图3相关部分所述，在TE插脚444上断言的TE信号可通过IC402利用AND逻辑460将其传送到下游IC403的TE互联体（图中未显示），TE信号可通过IC403利用AND逻辑461将其传送到下游IC404的TE互联体445。

IC402-404是以串联（例如，以菊花链链接在一起）方式连接在一起的，以便每个IC是来自其它IC的上游或下游。正如本发明所使用的，术语“上游IC”，因其涉及到串联配置中两个IC之间的关系，是指串联对中的比与其相连的其它IC更近地耦接于外部插脚（例如，插脚440-443）的IC。类似地，术语“下游IC”，是指串联对中的比与其相连接的其它IC并不更近地耦接于外部JTAG插脚的IC。因此，在图4中，IC402是IC403和IC404的上游，IC403是IC402的下游和IC404的上游，并且IC404是IC 402和IC403的下游。

每个IC402-404包括测试电路405、406、407以及从端口412、413、414（例如，SPI或I2C端口）。每个IC402和IC 403还包括主端口415和416（例如，SPI或I2C端口）。由于IC 404是最下游的IC，所以IC404可选择地可包括主端口417（以及多路复用器429、432），但是它们不是必要的。为了简单起见，尽管没有被显示，每个IC402-404还可包括耦接于与主从端口412-417之间的CPU（或其它电路）、与CPU（或其它电路）接口相连的信号（I/O）互联体、一个或多个扫描链、一个或多个电源互联体、以及一个或多个接地互联体等等。

当IC402处于功能模式下时（例如，TE信号没有被断言），呈现在两用插脚440-442上的信号通过IC 402的两用互联体（图中未显示）和多路复用器424被提供给从端口412，并且IC402的CPU（或其它电路）可作用于这些信号。此外，IC402的CPU（或其它电路）可通过主端口415、多路复用器427、以及IC 402、403之间的各种互联体给多路复用器425和下游IC403的从端口413提供信号。类似地，IC403的CPU（或其它电路）可通过主端口416、多路复用器428、以及IC 403、404之间的各种互联体给多路复用器426和进一步的下游IC404的从端口414提供信号。因此，系统400中的各种IC402-404可在主从配置中操作，在该配置中IC 402可以是IC403的主控（master），并且IC403可以是IC404的主控。

与图3的IC一样，测试电路405-407通过JTAG端口被断言，每个包括多个JTAG互联体，正如先前所描述的，（例如，互联体TDI、TMS、TCK和TDO）。最上游IC（例如，IC402）的JTAG互联体耦接于两用插脚440-443。更具体地说，两用插脚440-443包括TDI插脚440、TMS插脚441、TCK插脚442以及TDO插脚443，正如上述所描述的，当IC402-404处于功能模式下时，这些插脚可成双为串行端口插脚。两用插脚440-443和相应的互联体还可包括TRST插脚和一些互联体（图中未显示）。

每个测试电路405-407包括多个移位寄存器、TAP控制器420、421、422，测试子系统（图中未显示）、多路复用器424、423、424、425、426、427、428、429（可选择）、430、431、432（可选择）、433、434、435、以及正如结合图3先前所描述的各种其它逻辑。此外，系统400还可包括与IC 402的TE互联体（图中未显示）相连的TE插脚444，并且每个测试电路405-407可包括使呈现在TE插脚上的信号被传送到下游IC并且控制多路复用器424-435的功能的电路。正如先前所描述的，当TE信号在TE插脚上被断言并且TAP控制器420、421尚没有阻隔TE信号向下游IC传播时，每个IC402-404将接收该TE信号。

当TE信号被断言时（例如，IC 402-404处于JTAG测试模式），多路复用器424-426传送呈现在它们的JTAG接口的输入JTAG信号（即TDI、TMS、TCK）到TAP控制器420-422以及与它们相关的数据和指令寄存器，并且多路复用器427、428将输入JTAG信号传送到相应的下游IC。例如，IC402的多路复用器427将输入JTAG信号（即：通过两用插脚440-442和IC 402的两用互联体被接收的信号）传送到IC403，而IC403的多路复用器428将输入JTAG信号（即：通过IC402、403的两用互联体被接收的信号）传送到IC404。因此，在JTAG测试模式下，每个IC402-404接收相同的JTAG信号。

每次仅一个IC402-404的TAP控制器420-422产生输出到TDO插脚443上的信号，并且测试电路405-407被配置以便呈现在TDO插脚443上的信号对应于单个TAP控制器420-422产生的信号。为了接收来自特定TAP控制器420-422的输出信号（即，TDO信号），所有的上游IC被重置/清除到JTAG直通模式。正如先前所讨论的，为将IC重置/清除为JTAG直通模式，在该IC的TE互联体上的信号被断言，并且在上游IC的TDR中的JTAG直通控制位被重置/清除。在这种配置下，该IC将把在其TDO-R互联体（例如，图3的TDO-R互联体353）上所接收的信号传送到其TDO互联体（例如，图3的TDO互联体343），正如先前所解释的。例如，为了接收来自IC 404的TAP控制器422的输出信号，IC402、403被配置在JTAG直通模式下。因此，多路复用器435将接收到的来自TAP控制器422上的测试输出信号传送到IC404的TDO互联体（图中未显示），这些信号在TDO-R互联体和IC 403的多路复用器431处被接收。IC403的多路复用器431和434进而将测试输出信号（来自TAP控制器422）传送到IC 403的TDO互联体（图中未显示），这些信号在TDO-R互联体（图中未显示）和IC 402的多路复用器430处被接收。IC402的多路复用器430和433进而将测试输出信号（来自TAP控制器422）传送到与TDO插脚443连接的IC402的TDO互联体（图中未显示）。因此，当IC 402、403处于JTAG直通模式下时，来自IC 404的TAP控制器422的测试输出信号可通过IC 402、403传送到系统400的TDO插脚443。

类似地，为了接收来自IC403的TAP控制器421的输出信号，IC402被配置在JTAG直通模式下。因此，多路复用器434将接收到的来自TAP控制器421的测试输出信号传送到IC 403的TDO互联体（图中未显示），这些信号在TDO-R互联体（图中未显示）和IC 402的多路复用器430处被接收。IC402的多路复用器430和433进而将测试输出信号（来自TAP控制器421）传送到与TDO插脚443连接的IC 402的TDO互联体（图中未显示）。因此，当IC402被适当配置时，来自IC403的TAP控制器421的测试输出信号可通过IC402传送到系统400的TDO插脚443。

正如先前所讨论的，与TAP控制器相关联的指令寄存器（例如，图3的IR330）保持当前指令，IR的内容和测试数据寄存器（例如，图3的TDR332）中的各种位的状态影响TAP控制器如何处理或传输接收到的信号。更具体地说，每个TAP控制器420-422包括指令解码逻辑（图中未显示），该指令解码逻辑根据预定义的操作码到指令的映射对转移到TAP控制器的IR的操作码进行解码。正如上述讨论所表示的，在JTAG直通模式下，每个IC 402-404接收相同的JTAG输入信号（即，TDI、TMS、TCK）。因此，每个IC 402-404将相同的操作码时钟同步到其相应的IR。在一个实施例中，为了避免多IC试图在TDO插脚443上产生输出测试数据这样情形的出现，在包括多IC和TAP控制器（如系统400）的系统中的每个TAP控制器根据不同的、来自其它TAP控制器的预定义的操作码-指令映射（例如，硬编码进每个TAP中的映射）被操作。更具体地说，每个TAP控制器的解码逻辑以不同于其它TAP控制器对相同一组操作码组进行解码的方式对一组操作码进行解码。换句话说，当第一TAP控制器可进行引起第一TAP控制器执行第一操作的操作码到第一指令的映射时，第二TAP控制器则进行相同的操作码到第二且不同的指令的映射，其引起第二TAP控制器执行与第一操作不同的第二操作。

图4系统400将被用于为多IC系统的每个IC进一步解释不同操作码到指令映射的执行。为了便于解释，假设图4系统400只包括IC402、403，其中IC 402是主控制器，IC 403是从控制器。根据一个实施例，IC 402的TAP控制器解码逻辑将基于第一预定义的操作码到指令映射执行操作，并且IC403的TAP控制器解码逻辑将基于不同于所述第一预定义的操作码到指令映射的第二预定义的操作码到指令映射执行操作。在一个实施例中，操作码到指令映射被定义为使得TAP控制器可同时执行不同的指令。然而，操作码到指令映射是兼容的，因为一次只有一个IC的TAP控制器可执行一条驱动信号到TDO互联体443上的指令。在一个实施例中，操作码到指令的映射使得每个其它的TAP控制器要么执行BYPASS指令，要么执行一些其它指令（即，“非BYPASS”指令，其包括BYPASS指令以外的其它指令）。

例如，在一个实施例中，操作码到指令映射可被预定义使得对于系统的仅一个IC任何给定的操作码只映射到非BYPASS指令，并且对系统的所有其它IC相同的操作码映射到BYPASS指令。因此，主控制器IC 402基于预定义映射执行操作，在该映射中第一组操作码对应于非BYPASS指令，并且相互排斥的第二组操作码对应于BYPASS指令。此外，从控制器IC 403基于不同的预定义映射执行操作，在该映射中相同的第一组操作码对应于BYPASS指令，并且相同的第二组操作码的至少一些对应于非BYPASS指令（但是它们无须对应于非BYPASS指令，且它们也可对应于BYPASS指令）。

下面的表1是对包括三个IC和相应的TAP控制器（例如，图4的TAP 420-422）的系统的JTAG指令集的一个例子。尽管操作码到指令的特定映射在表1中被列了出来，应该理解可定义与表1中的指令集不同的指令集，和/或各种指令可被映射到不同的操作码。

表1：示例JTAG指令集

正如表1所示的，在一个实施例中，为一个控制器映射到非BYPASS指令的操作码为其它控制器映射到BYPASS指令。例如，在操作码1、4、7、10、13、16和19为控制器1映射到非BYPASS指令情况下，这些操作码又为控制器2和控制器3映射到BYPASS指令。类似地，在操作码2、5、8、11、14、17和20为控制器2映射到非BYPASS指令情况下，这些操作码又为控制器1和控制器3映射到BYPASS指令，等等。因此，即使相同的操作码可同时时钟同步到每个控制器（例如，所有IC402-404），只有一个IC（其测试数据输出需要在TDO插脚443上的IC）可映射操作码到非BYPASS指令。例如，参照表1，当操作码13被时钟同步到控制器1-3后，操作码13映射到的指令（即，IDCODE指令）的控制器1的执行将引起控制器1发出来自TDO互联体443上的IDCODE寄存器的TAP标识符。然而，操作码13映射到的指令（即，BYPASS指令）的控制器2和控制器3的执行将引起控制器2和控制器3进入或维持在BYPASS中，在该BYPASS中，控制器2和控制器3不发送TDO互联体443上的数据。正如表1和上面的讨论还示出的，不同的操作码引起不同的控制器执行相同的指令。例如，操作码1、2、和3（即“不同的操作码”）引起控制器1、2、和3（即“不同的控制器”）执行SAMPLE/PRELOAD指令（即，“相同的指令”）。回想一下，TDR控制位（连同TE信号一起）确定是否最上游的IC驱动外部TDO插脚（例如，图4的TDO插脚443）还是下游的IC驱动外部TDO插脚。换句话说，呈现在IC（例如，图4的IC 402、403和404）上的TAP控制器操作码（例如，上述表1中的操作码）不确定哪个IC驱动外部TDO插脚。

根据一个实施例，BYPASS指令在被执行时选择将IC置于或维持在TDI到TDO旁路模式下的TDI至TDO旁路寄存器（例如，图3的TDR332中的一个）。SAMPLE指令在被执行时选择边界扫描寄存器（例如，图3的TDR 332中的一个）使得互联体值可被读进扫描寄存器，而PRELOAD指令在被执行时在EXTEST前加载互联体输出值。结合表1中所描述的实施例，SAMPLE和PRELOAD指令被组合在一起（即，作为SAMPLE/PRELOAD指令）。EXTEST指令在被执行时可被用于外部测试，例如用互联体探测板级层面的行为。EXTEST指令替换地可以在核上进行操作（例如，将数据写入核）。该INTEST指令在被执行时可被用于内部测试，例如用互联体探测芯片上层面的行为。INTEST指令替换地可在核上进行操作（例如，从核读取数据）。CLAMP指令在被执行时使用预加载值驱动输出互联体。IDCODE指令在被执行时选择IDCODE寄存器（例如，图3的的TDR 332中的一个）使得可以从IDCODE寄存器读出TAP标识符。SELECT TDR（测试数据寄存器）指令在被执行时导致设计指定的测试数据寄存器（例如，图3的TDR 332中的一个）的选择，其中值可实质地被时钟同步地移入或移出该设计指定的测试数据寄存器中。TDR可用于多种用途，例如提供到设计指定的测试支持特征（例如，自测试、扫描路径等等）的访问。

除了表1中列出的指令，还可以定义其它指令或者替换地定义其它指令，例如包括：HIGHZ（去激活所有互联体的输出）、RUNBIST（将IC置于自测试模式）、SCAN_N（配置扫描路径选择寄存器，该寄存器影响其它边界扫描操作应用的信号）、USERCODE（返回用户定义的代码）、其它SELECT_TDR指令（例如，选择附加的TDR）、以及其它制造商或用户定义的指令。

图5根据示例实施例，示出了一种用于测试多IC系统（例如，图4的系统400）的方法的流程图。该方法可被用于测试具有如上描述地串联互联的任何数目的IC的多IC系统。为了提供该方法的讨论，可参考图4中的各种元素。然而，应该理解，该方法可被应用于包括少于或多于三个IC的系统中。为了概括图5流程图以适应于有任意数量IC的系统，固定值N在流程图中被用于表示串联中IC的数目，并且参数n被用于表示各种步骤应用于其上的串联中的一个特定IC。应该理解在IC数量已知的一个系统中，与配置和更新参数n相关联的步骤可被该方法排除在外，取而代之的是该流程图可被修改为以更线性的方式流动。对图5所示出的步骤序列的这些和其它改进旨在被包括在本发明主题的范围中。

该方法可始于重置串联中所有IC的TAP控制器（例如，图4的TAP控制器420-422）。当TAP包括TRST插脚和相应的互联体时，当逻辑0被施加到TRST插脚时TAP控制器可被异步重置到重置状态（例如，在IEEE 1149.1标准中定义的测试逻辑重置控制器状态）。否则，当重置不使用TRST插脚上的信号执行时，重置过程基本上包括多次时钟同步每个TAP控制器以确保在此刻可处于任意状态的每个TAP控制器被转换到重置状态。在这样一个实施例中，如下文所描述的，重置可包括块502-508。更具体地说，重置过程可始于通过例如，在块502中，断言提供给串联中至少最上游的IC（例如，图4的IC402）的外部IC重置信号。例如，这可包括外部测试设备给串联中最上游IC的重置互联体（例如，图3的RESETB互联体364）提供信号。

在块504中，执行TRST插脚是否可用，且被用于执行重置，测试启用（TE）信号被断言。根据一个实施例，这可包括外部测试设备断言提供给外部TE插脚（例如，图4的TE插脚444）的信号（即，TE信号），该外部TE插脚耦接于串联中最上游IC（例如，图4，IC402）的TE互联体。正如先前所描述的，IC的重置电路被配置使得当信号在TE互联体（例如，图3的TE互联体344）上被断言时，重置由外部重置信号（例如，图3RESETB互联体364上的重置信号）所控制。因此，当TE信号和外部重置信号均处于正确状态时，IC的重置电路（例如，图3的OR逻辑361和AND逻辑362）产生内部重置（INT_RESETB）信号，并且还将该重置信号传送到下一个下游IC（例如，通过互联体RESETB-F 366和介于RESETB-F互联体366和下一个下游IC的RESETB互联体364之间的中间IC导体）的RESETB互联体。此外，正如先前所描述的，TE信号的断言将接收TE信号的任何IC的两用互联体配置为JTAG互联体（例如，通过图3的多路复用器324-326）。因此，当对一IC来说TE信号被断言时，通过JTAG互联体与该IC的TAP控制器（例如，图3的TAP控制器320）和寄存器（例如，图3的IR 330和TDR 332）实现相通是可能的。在IC中TE信号的断言和JTAG直通控制位（例如，图3中TDR 332中的一个位）的状态提供了将呈现在各种输入JTAG互联体（例如，图3的TDI互联体340、TMS互联体341、TCK互联体342以及TDO-R互联体353）上的信号传输到相应的输出JTAG互联体（例如，图3的TDI-F互联体350、TMS-F互联体351、TCK-F互联体352以及TDO互联体343）。

初始地，最上游的IC（例如，图4的IC402）可不被配置以将TE信号传送到下一个下游IC（例如，图4的IC403）。正如先前所讨论的，每个上游IC（例如，图4的IC 402、403）可包括能使TE信号阻挡或能使其传送到下游IC的电路（例如，图3、图4，AND逻辑360、460、461）。为了将TE信号传送到下游IC，上游IC可断言TE直通启用信号，正如先前所讨论的。TE直通启用信号可基于TDR上的指定位（例如，图3的TDR332中的一个）的状态而被生成，并且因此，为了断言TE直通信号并且将TE信号传送到下游IC，适当的值应该被时钟同步到上游IC的指定位（例如，图3的TDR 332中的一个的指定位）。

在块506中，为了重置每个IC的TAP控制器并且将TE信号传送到每个下游IC，适当的信号（例如，通过外部测试设备）被提供给外部TAP接口。换句话说，TAP接口被用于重置串联中所有IC的TAP控制器。根据一个实施例，这可包括多次时钟同步TMS插脚（例如，图4的插脚441）以引起所有IC的TAP控制器进入重置状态（例如，在IEEE标准1149.1中定义的测试逻辑重置控制器状态），并且将值重置到上游IC的合适TDR位以引起IC将被断言的TE信号传送到下游IC。这个过程从最上游的IC（例如，图4的IC 402）开始相继进行。换句话说，最上游IC的TAP控制器（例如，图4的TAP控制器420）被时钟同步以将TAP控制器设置为重置状态，并且被时钟同步以将TDR位重置为其中TE直通启用信号被断言的状态。在此时，TE信号被提供给下一个下游IC（例如，图4的IC403），该IC的TAP控制器（例如，图4的TAP控制器421）可被重置，并且该IC中的TE直通启用信号也可被重置以将TE信号传送到下一个下游IC（例如，图4的IC 404）。这个过程重复进行直到串联中的所有IC的TAP控制器被重置。

一旦在块506中完成TAP控制器重置，在块508中外部IC重置被去断言（de-assert）。在此时，所有上游IC（例如，图4的IC 402、403）处于给下一个下游器件提供测试启用信号的配置中（例如，通过与下一个下游器件的TE互联体344相连的图3的TE-F互联体354）。串联中的所有IC均已被重置并且在接收被断言的TE信号，因此串联中的所有IC处于操作的测试模式，并且它们的两用互联体为其各自的TAP控制器提供相通。下文将要描述的块510-526描绘了一种用于选择特定IC以提供输出测试数据（例如，图4的TDO插脚443上的）以及用于在系统上执行JTAG测试的方法的一个实施例。

在块510中，参数n被初始化为值N，该值等于串联中IC的数量。正如上述所讨论的，值N和n被用于对图5的流程图进行概括，以适用于带有任意数量IC的系统，并且事实上值N和n在实际系统中可不被用于实施该方法。不管怎样，值N和n被用于方便提供该方法实施例的概括和解释。正如下文将予以阐明的，参数n的当前值对应于仍然处于测试模式（即，在其TE互联体上接收被断言的测试启用信号）中的最下游器件。

重置后，如块512所示，TAP接口对串联中的n个IC可用。因为在包括块512的循环的第一次迭代期间，n值等于N值，TAP接口可用于串联中的所有IC（例如，适用于图4的IC401-403）。

在块514中，所需的TAP事务处理在串联中的n个IC上被执行。在包括块514的循环的第一次迭代期间，所需的TAP事务处理在串联中的所有IC上被执行。基本上说，每个TAP事务处理包括时钟同步指令操作码（例如上述表1中所列的操作码）到与每个TAP控制器相关联的指令寄存器（例如，图3的IR330），并且在一些情况下（例如，当操作码对应于SELECT_TDR指令时），时钟同步数据到TDR（例如，图3的TDR 332中的一个）。正如先前的详细讨论，每个TAP控制器可被不同的操作码到指令的映射所管控，其中只为IC中的一个IC，特定操作码映射到非BYPASS指令，而对所有其它IC，相同的操作码映射到BYPASS指令。因此，在给定的时间，只有一个IC驱动外部TDO互联体，并且其它IC被阻挡且不能驱动外部TDO互联体。

在块516中（它可较早或较晚地在该方法中被执行），可确定TE信号（例如，提供在图4的TE插脚444处）是否已被去断言。如果如此，则JTAG测试已经被完成（或终止），并且在块528中，如果需要的话，两用互联体可再次被用于和串行端口（例如，I2C端口或SPI端口）或任何其它接口进行连结。

根据一个实施例，当JTAG测试继续进行时（例如，TE信号对所有IC来说都维持在被断言状态时），如果需要的话，串联中的IC可相继地被脱离出JTAG测试模式，从最下游IC开始（例如，图4的IC404），并且向上进行。基本上说，将下游IC脱离出JTAG测试模式可通过不再继续向那个IC提供TE信号来完成。块518-526对应于IC可以此方式被脱离出JTAG测试模式的一个实施例，或在块518和520的情况下，如果一个或多个下游IC已被脱离出JTAG测试模式，TAP控制器可被重置以使JTAG接口再次对所有的TAP控制器可用。

再次参照块516，如果TE信号尚没有被去断言，可以再进一步确定TAP重置是否已发生（在块518中，在其它实施例中，或较早或较晚地在该方法中被执行）。TAP重置可通过外部测试器件来执行，例如，通过多次（例如，到5xN次）将信号时钟同步到TMS插脚（例如，图4的TMS插脚441）低上，从而将每个TAP控制器转换回重置状态（例如，IEEE标准1149.1所定义的测试逻辑重置控制器状态）。当TAP重置已发生时，则参数n被重置到串联中IC的数量N，且方法如图所示迭代。在替代的提供TRST插脚的实施例中，当逻辑0被施加到TRST插脚时，TAP控制器可被异步重置到重置状态。无论哪种方式，一旦TAP重置已发生，TAP接口在块512中对所有IC都可用，且方法如图所示迭代。

当TAP重置尚没有发生时，在块522中可做出确定：串联中最上游IC（例如，图4的IC402）是否是仍然处于JTAG测试模式（即当n=1时）的唯一的IC。如果如此，则方法如图所示迭代。如果否，则对上游IC来说存在停止将TE信号传送到串联中的下一个下游IC，从而有效地转换下游的IC脱离JTAG测试模式（即使JTAG接口对下游IC不可用）的可能性。在一个实施例中，正如先前所讨论的，上游IC内部可产生TE直通启用信号，该信号可基于TDR（例如，图3TDR332中的一个）中的一个指定位的状态而产生。当TE直通启用信号被断言时，被断言的TE信号被提供给下一个下游IC的TE互联体（例如通过图3的TE-F互联体354）。相反，当TE直通启用信号被去断言时，则TE信号不提供给下一个下游IC的TE互联体，并且下一个下游IC不再处于JTAG测试模式。

在块524中，可做出确定：ICn-1（即：仍然处于JTAG测试模式的第二最下游IC）中的TE直通启用信号是否已被去断言。例如，在块524的第一次迭代期间，当n=N，可做出确定：ICn-1（例如，图4的IC 403）中的TE直通启用信号是否已被去断言。在特定实施例中，这个确定包括确定与IC n-1（例如，图4的IC403）中的TE直通启用信号相关联的TDR位是否已被置位以取消选择TE输入到ICn（例如，IC404，这是仍然处于JTAG测试模式的最下游IC）。如果是如此，则最下游IC（例如，图4的IC 404）不再处于JTAG测试模式，并且参数n被递减1，在块526，表示TAP接口不再对那个IC可用。方法于是可如图所示迭代，其中TAP接口到此可用于IC串联中的少一个IC（例如，仅对IC 402和403）。该方法继续迭代直到TE信号被去断言（例如，正如上边讨论的在块516中所决定的），或一些其它的事件发生而终止JTAG测试。

因此，集成电路测试方法以及装置的各种实施例在上面进行了描述。一个实施例包括IC，该IC具有被配置以接收输入信号的输入互联体，被配置以接收测试启用信号的测试启用互联体，以及基于对应于输入信号的值，用于执行IC的测试的控制器。该IC还包括输入端口和耦接于输入互联体、控制器、以及输出端口的多路复用器。该多路复用器是可控的以响应测试启用信号的非断言（non-assertion）将输入信号传送到输入端口，并且响应测试启用信号的断言（assertion）将输入信号传送到控制器。

另一个实施例包括多IC系统。该系统包括多个外部插脚、第一IC、和第二IC。第一IC有第一TAP控制器、第一指令寄存器、至少一个第一TDR、耦接于多个外部插脚的多个第一互联体、以及多个第二互联体。第二IC有第二TAP控制器、第二指令寄存器、至少一个第二TDR、以及耦接于多个第二互联体的多个第三互联体。当时钟同步到第一指令寄存器时，第一TAP控制器被配置以映射操作码到第一指令，并且当时钟同步到第二指令寄存器时，第二TAP控制器被配置以映射操作码到不同于第一指令的第二指令。

另一个实施例包括一种用于测试多IC系统的方法。该IC系统至少包括带有第一测试控制器的第一IC和带有第二控制器的第二IC。该方法包括：在测试模式中配置第一测试控制器和第二个测试控制器，时钟同步操作码到与第一测试控制器相关联的第一指令寄存器以及到与第二测试控制器相关联的第二指令寄存器。该方法还包括第一测试控制器基于操作码执行第一指令，以及第二测试控制器基于操作码执行第二指令，其中第二指令与第一指令不同。

说明书和权利要求中的术语“第一”、“第二”、“第三”、“第四”等等，如果有的话，可被用于相似的元素或步骤之间的区分并且不一定用于描述特定的顺序或时间顺序。应理解术语的这种用法在适当的情况下可进行互换，使得本发明所描述实施例，例如，能够按不同于本发明所描述的这些说明的顺序或排列运作或制作。此外，结合任何流程图所描述的过程、块或步骤的顺序仅仅是用于举例，并且应该理解在其它实施例中，各种过程、块或步骤可按其它顺序和/或平行被执行，和/或特定的过程、块或步骤可被组合、删除或者拆分成多个过程、块或步骤，和/或附加的或不同的过程、块或步骤可结合实施例被执行。此外，术语“包括”，“包含”，“含有”，以及通过此产生的任何变化是意欲包含非排他性内含，使得包括一系列元素或步骤的过程、方法、物品或装置不一定仅限于这些元素或步骤，但可能包括没有明确列出的其它元素或步骤或这些过程、方法、物品或装置固有的其它元素或步骤。

应该理解在不脱离本发明主题范围的情况下，可对上述所描述的做各种修改。虽然结合特定系统、装置、以及方法，已经对本发明主题的原则进行了描述，应该清楚理解到该描述仅仅是通过例子而不是对本发明主题范围的限制。本发明所描述的以及附图中所示出的各种功能或处理块可在硬件、固件、软件或由其产生的任何组合中得到实施。此外，本发明所采用的措辞或术语是为了描述而不是限制。

对特定实施例的上述描述充分揭示了本发明的一般特性，其他人可以通过运用当前知识，在不脱离一般概念的情况下很容易地对其进行修改和/或调整以适合各种应用。因此，这些调整和修改是在本发明实施例的意图和等同物范围中的。本发明主题包含所有这些替代物、修改、等价物、以及在附加的权利要求书的精神和宽范中的变化。

Claims (21)

1.一种集成电路，包括：

第一输入互联体，被配置以接收输入信号；

第一测试启用互联体，被配置以接收测试启用信号；

控制器，用于基于与所述输入信号相应的值执行所述集成电路的测试；

输入端口；以及

第一多路复用器，耦接于所述第一输入互联体，所述控制器和所述输入端口，并且可控制为响应所述测试启用信号的非断言传递所述输入信号到所述输入端口，并且可控制为响应所述测试启用信号的断言传递所述输入信号到所述控制器。

2.根据权利要求1所述的集成电路，其中：

所述测试控制器是联合测试行动组（JTAG）兼容控制器；以及

所述输入端口是从包括相互集成电路（I2C）端口和串行外围接口(SPI)端口的组中选择的。

3.根据权利要求1所述的集成电路，还包括：

第一输出互联体，被配置以产生输出信号；以及

第二多路复用器，耦接于所述第一输出互联体和所述第一输入互联体，并且可控制为响应所述测试启用信号的断言以传递所述输入信号到所述第一输出互联体使得生成为所述输出信号。

4.根据权利要求3所述的集成电路，还包括：

输出端口，耦接于所述第二多路复用器，并且被配置以产生输出端口信号，其中所述第二多路复用器可控制为响应所述测试启用信号的非断言来传递所述输出端口信号到所述第一输出互联体使得生成为所述输出信号。

5.根据权利要求4所述的集成电路，其中所述输出端口是从包括相互集成电路（I2C）端口、串行外围接口(SPI)端口、以及双模式I2C/SPI端口的组中选择的。

6.根据权利要求1所述的集成电路，还包括：

控制位，被配置以存储表示所述集成电路在或者不在JTAG直通模式的第二指示；

第一测试数据输出互联体，被配置以产生测试输出数据；

第二测试数据输出互联体，被配置以接收来自下游集成电路的远程产生的测试输出数据；

第二多路复用器，耦接于所述第一测试数据输出互联体，并且可控制使得当所述第一指示是所述集成电路不在所述JTAG直通模式时，传递所述集成电路产生的第一测试输出数据到所述第一测试数据输出互联体使得生成所述测试输出数据；以及

第三多路复用器，耦接于所述第二测试数据输出互联体和所述第二多路复用器，并且可控制使得当所述第二指示是所述集成电路在所述JTAG直通模式时，传递所述远程产生的测试输出数据到所述第二多路复用器使得生成在所述第一测试数据输出互联体上的所述测试输出数据。

7.根据权利要求1所述的集成电路，还包括：

第二测试启用互联体，被配置以产生作为输出信号的所述测试启用信号。

8.根据权利要求1所述的集成电路，还包括：

重置互联体，被配置以接收外部重置信号；以及

重置电路，耦接于所述重置互联体，并且被配置以响应所述测试启用信号的断言来产生对应于所述外部重置信号的输出重置信号。

9.根据权利要求1所述的集成电路，还包括：

外部时钟互联体，被配置以接收外部时钟信号；以及

时钟电路，耦接于所述外部时钟互联体，并且被配置以响应所述测试启用信号的断言来产生对应于所述外部时钟信号的输出时钟信号。

10.一种多集成电路系统，包括：

多个外部插脚；

第一集成电路，具有第一测试访问端口（TAP）控制器、第一指令寄存器、至少一个第一测试数据寄存器（TDR）、耦接于所述多个外部插脚的多个第一互联体、以及多个第二互联体；以及

第二集成电路，具有第二TAP控制器、第二指令寄存器、至少一个第二TDR、以及耦接于所述多个第二互联体的多个第三互联体；

其中所述第一TAP控制器当操作码被时钟同步到所述第一指令寄存器时被配置以映射操作码到引起所述第一TAP控制器执行第一操作的第一指令，以及所述第二TAP控制器当操作码被时钟同步到所述第二指令寄存器时被配置以映射所述操作码到与所述第一指令不同的第二指令，其中所述第二指令引起所述第二TAP控制器执行与所述第一操作不同的第二操作。

11.根据权利要求10所述的多集成电路系统，其中：

所述多个外部插脚包括被配置以接收TE信号的测试启用(TE)插脚；

所述多个第一互联体包括耦接于所述TE插脚的TE互联体；以及

所述第一IC还包括从端口，其中当所述TE信号被去断言时，一组所述第一互联体被耦接于所述从端口，并且当所述TE信号被断言时，所述第一互联体的所述组被耦接于所述第一TAP控制器。

12.根据权利要求11所述的多集成电路系统，其中所述第一集成电路还包括：

第一多路复用器，耦接于所述第一互联体的所述组、耦接于所述从端口、并且耦接于所述第一TAP控制器，其中，所述第一多路复用器基于所述TE信号可控制使得当所述TE信号被去断言时，耦接所述第一互联体的所述组到所述从端口，并且当所述TE信号被断言时，耦接所述第一互联体的所述组到所述TAP控制器。

13.根据权利要求12所述的多集成电路系统，其中所述第一集成电路还包括：

主端口；以及

第二多路复用器，耦接于所述第一互联体的所述组、耦接于所述主端口、并且耦接于一组所述第二互联体，其中所述第二多路复用器基于所述TE信号可控制使得当所述TE信号被去断言时，耦接所述主端口到所述第一互联体的所述组，并且当所述TE信号被断言时，耦接所述第一互联体的所述组到所述第二互联体的所述组。

14.根据权利要求10所述的多集成电路系统，其中：

所述多个外部插脚包括被配置以接收TE信号的测试启用(TE)插脚；

所述多个第一互联体包括耦接于所述TE插脚的第一TE互联体；

所述多个第二互联体包括TE-转发互联体；

所述多个第三互联体包括耦接于所述TE-转发互联体的第二TE互联体；以及

所述第一IC还包括耦接于所述TE互联体和所述TE-转发互联体之间的电路，使得通过所述TE-转发互联体、所述第三互联体中的一个、以及所述TE互联体将所述TE信号从所述第一集成电路传送到所述第二集成电路。

15.根据权利要求10所述的多集成电路系统，其中所述第二集成电路还包括多个第四互联体，并且该系统进一步包括：

至少一个第三集成电路，具有第三TAP控制器、第三指令寄存器、至少一个第三TDR、以及耦接于所述多个第四互联体的多个第五互联体，其中所述第三TAP控制器被配置使得当操作码被时钟同步到所述第三指令寄存器时将所述操作码映射到所述第一指令或所述第二指令。

16.一种用于测试多集成电路系统的方法，所述多集成电路系统至少包括带有第一测试控制器的第一集成电路和带有第二测试控制器的第二集成电路，该方法包括步骤：

配置所述第一测试控制器和所述第二测试控制器于测试模式中；

将第一操作码时钟同步到与所述第一测试控制器相关联的第一指令寄存器并且到与所述第二测试控制器相关联的第二指令寄存器；

所述第一测试控制器基于所述第一操作码执行第一指令，其中所述第一指令引起所述第一测试控制器执行第一操作；以及

所述第二测试控制器基于所述第一操作码执行第二指令，其中所述第二指令与所述第一指令不同，并且所述第二指令引起所述第二测试控制器执行与所述第一操作不同的第二操作。

17.根据权利要求16所述的方法，其中所述配置步骤包括：

断言提供给所述第一集成电路的测试启用信号使得将所述第一集成电路置于所述测试模式中；以及

配置所述第一集成电路以传送所述测试启用信号到所述第二集成电路使得将所述第二集成电路置于所述测试模式中。

18.根据权利要求16所述的方法，其中所述配置步骤包括：

断言提供给所述第一集成电路的测试启用信号使得将所述第一集成电路的两用互联体的第一组从所述第一集成电路的第一从端口解耦，并且将所述第一集成电路的两用互联体的所述第一组耦接于所述第一测试控制器。

19.根据权利要求18所述的方法，还包括：

去断言提供给所述第一集成电路的所述测试启用信号使得将两用互联体的所述第一组从所述第一测试控制器解耦，并且将两用互联体的所述第一组耦接于所述第一从端口。

20.根据权利要求16所述的方法，其中所述第一指令或所述第二指令中的一个是BYPASS指令，并且所述第一指令和所述第二指令中的另一个是非BYPASS指令。

21.根据权利要求16所述的方法，还包括：

将第二操作码时钟同步到与所述第二测试控制器相关联的所述第二指令寄存器，其中，所述第二操作码和所述第一操作码不同；以及

所述第二测试控制器基于所述第二操作码执行所述第一指令。

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