JP7310629B2 - リセット制御回路およびリセット制御回路によるリセット方法 - Google Patents

Description

本発明は、リセット制御回路およびリセット制御回路によるリセット方法に関する。

ＡＳＩＣ（Application Specific Integrated Circuit）の集積度の向上に伴い、論理シミュレーターによるＡＳＩＣの論理検証は、時間的および精度的に困難になってきている。このため、ＡＳＩＣの論理検証は、例えば、ＡＳＩＣの論理回路を複数のＦＰＧＡ（Field-Programmable Gate Array）に分割してプログラムし、複数のＦＰＧＡを動作させることで実施される（例えば、特許文献１、２参照）。

特開２０１２－１６８９４６号公報 特開２００７－３２８６２２号公報

例えば、複数のＦＰＧＡに分割してプログラムされたＡＳＩＣの論理に含まれるフリップフロップ等は、ＦＰＧＡを制御する制御装置からのリセット情報に基づいてリセットされる。複数のＦＰＧＡに分割してプログラムされたＡＳＩＣの論理を検証する場合、所定の範囲に含まれる回路をリセットし、所定の範囲以外の回路をリセットしたくない場合がある。しかしながら、複数のＦＰＧＡに分割してプログラムされた論理の一部を、リセットする手法は提案されていない。

１つの側面では、本発明は、論理を再構成可能な複数の第１プログラマブル部のうち、所定の範囲の第１プログラマブル部を選択的にリセットすることを目的とする。

一つの観点によれば、リセット制御回路は、起点側から末端側に順次配列され、リセット信号が起点側から順次伝達される複数の第１プログラマブル部に論理が再構成可能にプログラムされた回路をリセットするリセット制御回路であって、前記複数の第１プログラマブル部にそれぞれ対応して設けられ、リセット信号を末端側に分配する複数のリセット分配部と、前記複数のリセット分配部にそれぞれ対応して設けられ、リセット操作に基づいて、対応するリセット分配部にリセット信号を入力する複数のリセット発生部と、を有し、起点の第１プログラマブル部に対応するリセット分配部は、前記複数の第１プログラマブル部を制御する制御装置から受信するリセット信号を、自リセット分配部に対応する第１プログラマブル部と前記末端側のリセット分配部とに出力し、前記起点以外の第１プログラマブル部に対応するリセット分配部は、対応するリセット発生部から入力されるリセット信号、または、前記起点側のリセット分配部から受信するリセット信号を、自リセット分配部に対応する第１プログラマブル部と、前記末端側のリセット分配部とに出力する。

１つの側面では、本発明は、論理を再構成可能な複数の第１プログラマブル部のうち、所定の範囲の第１プログラマブル部を選択的にリセットすることができる。

一実施形態におけるリセット制御回路を含む検証システムの一例を示すブロック図である。 検証対象のＡＳＩＣの論理と、図１の検証システムのＦＰＧＡにプログラムする論理との関係の一例を示す説明図である。 図２のＡＳＩＣに搭載される論理回路の概要を示す回路図である。 図１のＦＰＧＡのリセット動作の一例（リセット制御回路によるリセット）を示すブロック図である。 図１のＦＰＧＡのリセット動作の別の例（システムリセット）を示すブロック図である。 別の実施形態におけるリセット制御回路を含む検証システムの一例を示すブロック図である。 図６の検証システムで検証を実施する検証対象のＡＳＩＣの論理の一例を示すブロック図である。 図７の演算部の回路を複数のＦＰＧＡに分けてプログラムする一例を示すブロック図である。 図６のＰＣＩカードとＦＰＧＡ基板との一例を示すブロック図である。 図６のＦＰＧＡ基板に搭載されるリセット分配回路の一例を示す回路図である。 図７のＡＳＩＣの論理検証を図６の検証システムにより実施する場合の一例を示すフロー図である。 図７のＡＳＩＣの論理検証を図６の検証システムにより実施する場合の別の例を示すフロー図である。 任意のスイッチを押下して、スイッチを含むＦＰＧＡ基板と末端側のＦＰＧＡ基板とのＦＰＧＡにプログラムされた回路をリセットする動作の一例を示すフロー図である。

以下、図面を用いて実施形態が説明される。以下では、信号等の情報が伝達される信号線には、信号名と同じ符号を使用する。また、図中に単線で示す信号線が、複数ビットの場合もある。

図１は、一実施形態におけるリセット制御回路を含む検証システムの一例を示す。図１に示す検証システム１００は、ＦＰＧＡ２（２－１１、２－１２、２－２１、２－２２）を各々含む複数の基板１（１－１１、１－１２、１－２１、１－２２）と、制御装置５とを有する。ＦＰＧＡ２は、回路をプログラム可能であり、プログラムされた回路を再構成可能な第１プログラマブル部の一例である。

例えば、基板１は、図１の縦方向と横方向とに２次元に配列される。縦方向は、第１の方向の一例であり、横方向は、第１の方向に交差する第２の方向の一例である。横方向に隣接する基板１－１１、１－１２（または、１－２１、１－２２）は、図示しないコネクタを介して互いに接続される。同様に、縦方向に隣接する基板１－１１、１－２１（または、１－１２、１－２２）は、図示しないコネクタを介して互いに接続される。制御装置５は、例えば、サーバであり、２次元配列の角部（この例では、左下）に配置される基板１－１１に接続される。

制御装置５に接続される基板１－１１は、制御装置５からリセット信号ＲＳＴ０を受信する起点であり、他の基板１－１２、１－２１、１－２１は、起点に対して末端側に配置される。また、基板１－１１に搭載されるＦＰＧＡ２－１１は、起点であり、他のＦＰＧＡ２は、末端側である。すなわち、ＦＰＧＡ２は、起点側から末端側に順次配列される。

例えば、リセット分配部４を介してリセット信号が順次伝達される各ＦＰＧＡ２において、リセット信号を出力するＦＰＧＡ２は、リセット信号を受信するＦＰＧＡ２に対して起点側（上流側）に位置するＦＰＧＡ２である。リセット信号を受信するＦＰＧＡ２は、リセット信号を送信するＦＰＧＡ２に対して末端側（下流側）に位置するＦＰＧＡ２である。

すなわち、リセット信号は、起点側のＦＰＧＡ２から末端側のＦＰＧＡ２に向けて順次伝達される。例えば、ＦＰＧＡ２－１２、２－２１は、ＦＰＧＡ２－２２に対して起点側に位置し、ＦＰＧＡ２－１１は、ＦＰＧＡ２－１２、２－２１、２－２２に対して起点側に位置する。ＦＰＧＡ２－１２、２－２１は、ＦＰＧＡ２－１１に対して末端側に位置し、ＦＰＧＡ２－２２は、ＦＰＧＡ２－１１、２－１２、２－２１に対して末端側に位置する。

検証システム１００に含まれる基板１の数は、図１に示す例に限定されない。例えば、検証システム１００は、制御装置５に接続される基板１－１１と、基板１－１１に順次接続される少なくとも１つの基板１を有すればよい。基板１の配列は、１次元配列でもよい。

各基板１の構成は、互いに同様であるため、以下では、主に基板１－１１の構成について説明する。基板１－１１には、ＦＰＧＡ２（２－１１）、リセット発生部３（３－１１）およびリセット分配部４（４－１１）が搭載される。各ＦＰＧＡ２には、例えば、論理設計中のＡＳＩＣに搭載される回路の一部がそれぞれプログラムされる。すなわち、ＡＳＩＣ全体の回路は、複数のＦＰＧＡ２に分割してプログラムされる。なお、図示を省略するが、各基板１には、基板１上のＦＰＧＡ２にプログラムする回路の論理情報を記憶するメモリが搭載される。

リセット発生部３（３－１１）は、例えば、オン状態またはオフ状態に設定可能な押し下げスイッチ等のスイッチを含む。例えば、リセット発生部３は、検証システム１００の操作者等によるオフ状態からオン状態への操作（リセット操作）を検出し、オン状態の間、リセット信号をリセット分配部４（４－１１）に出力する。これにより、後述するように、所定数のＦＰＧＡ２にプログラムされたＡＳＩＣの論理検証を実施する場合、基板１のいずれかのスイッチを操作者がリセット操作することで、所定の範囲の論理回路を選択的にリセットすることができる。なお、スイッチがオフ状態の間、リセット発生部３は、リセット信号の出力を停止する。

リセット分配部４－１１は、制御装置５からリセット信号ＲＳＴまたはリセット発生部３－１１からのリセット信号を受けている期間、リセット信号ＲＳＴ１１を出力する。リセット信号ＲＳＴ１１は、自基板１－１１のＦＰＧＡ２－１１と、隣接する基板１（１－１２、１－２１）のリセット分配部４（４－１２、４－２１）に伝達される。ＦＰＧＡ２－１１にプログラムされたフリップフロップ等の回路は、リセット信号ＲＳＴ１１に応答してリセットされる。

リセット分配部４－１２は、リセット信号ＲＳＴ１１またはリセット発生部３－１２からのリセット信号を受けている期間、リセット信号ＲＳＴ１２を出力する。リセット信号ＲＳＴ１２は、自基板１－１１のＦＰＧＡ２－１２と、隣接する基板１（１－２２）のリセット分配部４（４－２２）に伝達される。ＦＰＧＡ２－１２にプログラムされたフリップフロップ等の回路は、リセット信号ＲＳＴ１２に応答してリセットされる。

リセット分配部４－２１は、リセット信号ＲＳＴ１１またはリセット発生部３－２１からのリセット信号を受けている期間、リセット信号ＲＳＴ２１を出力する。リセット信号ＲＳＴ２１は、自基板１－２１のＦＰＧＡ２－２１と、隣接する基板１（１－２２）のリセット分配部４（４－２２）に伝達される。ＦＰＧＡ２－２１にプログラムされたフリップフロップ等の回路は、リセット信号ＲＳＴ２１に応答してリセットされる。

リセット分配部４－２２は、リセット信号ＲＳＴ１２、ＲＳＴ２１またはリセット発生部３－２２からのリセット信号を受けている期間、リセット信号ＲＳＴ２２を出力する。リセット信号ＲＳＴ２２は、自基板１－２２のＦＰＧＡ２－２２に伝達される。ＦＰＧＡ２－２２にプログラムされたフリップフロップ等の回路は、リセット信号ＲＳＴ２２に応答してリセットされる。

リセット発生部３（３－１１、３－１２、３－２１、３－２２）およびリセット分配部４（４－１１、４－１２、４－２１、４－２２）は、リセット制御回路の一例である。ここで、各種リセット信号（リセット発生部３が出力するリセット信号およびＲＳＴ０、ＲＳＴ１１、ＲＳＴ１２等）が出力されているとは、リセット信号が有効レベル（例えば、ロウレベル）に設定されていることを示す。各種リセット信号の出力が停止しているとは、リセット信号が無効レベル（例えば、ハイレベル）に設定されていることを示す。

図１に示す例では、リセット信号ＲＳＴ（ＲＳＴ０、ＲＳＴ１１、ＲＳＴ１２、ＲＳＴ２１、ＲＳＴ２２）は、ロウレベルのときにリセット状態を示すロウアクティブの信号である。このため、各リセット分配部４において、リセット信号を受けない入力ピンは、Ｔ字形状の図形で示した電源線に接続される。なお、リセット信号ＲＳＴがハイアクティブの信号の場合、各リセット分配部４において、リセット信号を受けない入力ピンは、接地線に接続される。

図２は、検証対象のＡＳＩＣ２００の論理と、図１の検証システム１００のＦＰＧＡ２にプログラムする論理との関係の一例を示す。例えば、ＡＳＩＣ２００は、各々が組合せ回路とフリップフロップＦＦとを含む論理回路ＬＣ１および論理回路ＬＣ２を有する。各論理回路ＬＣ１、ＬＣ２は、１つのＦＰＧＡ２に搭載しきれない規模であるとする。

論理回路ＬＣ１は、ＦＰＧＡ２－１１、２－２１にプログラムされ、論理回路ＬＣ２は、ＦＰＧＡ２－１２、２－２２にプログラムされる。そして、検証システム１００により、ＦＰＧＡ２にプログラムされた論理回路ＬＣ１、ＬＣ２の論理検証が実施される。最初の論理検証では、例えば、論理回路ＬＣ１、ＬＣ２のフリップフロップＦＦを同時にリセットした後、論理回路ＬＣ１、ＬＣ２に所望の動作を実行させ、論理回路ＬＣ１、ＬＣ２の動作後にフリップフロップＦＦが保持するデータの論理が比較される。

また、次の論理検証では、論理回路ＬＣ１、ＬＣ２に所望の動作を実行させた後、論理回路ＬＣ２のみのフリップフロップＦＦがリセットされる。この後、論理回路ＬＣ１、ＬＣ２に所望の動作を再び実行させ、論理回路ＬＣ１、ＬＣ２の動作後にフリップフロップＦＦが保持するデータの論理が比較される。以下では、ＦＰＧＡ２にプログラムされた論理回路中のフリップフロップＦＦ等をリセットする動作をリセット動作と称し、論理回路中のフリップフロップＦＦ等をリセットすることを、論理回路をリセットするとも称する。

基板１を２次元配列することで、ＡＳＩＣ２００内のリセットする論理回路と、ＦＰＧＡ２にプログラムされた論理回路のうち、リセットする論理回路とを容易に対応付けすることができる。これにより、検証システム１００の操作者等は、どのリセット発生部３のスイッチをリセット操作するかを容易に識別することができる。この結果、ＡＳＩＣ２００の論理検証において、リセット範囲が誤って設定される可能性を低減することができ、正しい論理検証を実施することができる。

図３は、図２のＡＳＩＣ２００に搭載される論理回路ＬＣ１、ＬＣ２の概要を示す。論理回路ＬＣ１、ＬＣ２は、一対のフリップフロップＦＦの間に配置された複数の組み合わせ回路を有する。各組み合わせ回路は、信号の入力から出力までが１クロックサイクル以内に完結する論理ゲートを含む。各フリップフロップＦＦは、クロック源からのクロック信号を三角印で示すクロックピンで受信し、受信したクロック信号に同期して前段の組み合わせ回路から出力される論理を取り込み、取り込んだ論理を後段の組み合わせ回路に出力する。また、各フリップフロップＦＦは、リセット回路からのリセット信号を図示しないリセットピンで受信し、受信したリセット信号に同期してリセットされ、リセット状態を示す初期値を出力する。

なお、論理回路ＬＣ１、ＬＣ２がＦＰＧＡ２にプログラムされる場合、リセット回路は、各ＦＰＧＡ２内に配置される。そして、各リセット回路は、各ＦＰＧＡ２が受信するリセット信号（図１のＲＳＴ１１、ＲＳＴ１２、ＲＳＴ２１、ＲＳＴ２２）に基づいて、フリップフロップＦＦにリセット信号を出力する。

図４は、図１のＦＰＧＡ２のリセット動作の一例（リセット制御回路によるリセット）を示す。図４において、太い矢印は、リセット信号の伝達経路を示す。図４は、リセット制御回路によるリセット方法の一例を示す。図４では、ＡＳＩＣ２００の論理検証において、太枠で示すＦＰＧＡ２－１２、２－２２にプログラムされた論理回路ＬＣ２がリセットされ、ＦＰＧＡ２－１１、２－２１にプログラムされた論理回路ＬＣ１はリセットされない。

まず、検証システム１００の操作者等により、リセット発生部３－１２の図示しないスイッチがリセット操作され、リセット発生部３－１２は、リセット信号をリセット分配部４－１２に出力する。リセット分配部４－１２は、リセット発生部３－１２からのリセット信号に応答して、リセット信号ＲＳＴ１２を出力する。これにより、リセット操作されるリセット発生部３－１２とともに基板１－１２に搭載されたＦＰＧＡ２－１２にプログラムされた論理回路ＬＣ２の一部がリセットされる。

リセット分配部４－２２は、リセット分配部４－１２からのリセット信号ＲＳＴ１２を受信し、リセット信号ＲＳＴ１２に応答してリセット信号ＲＳＴ２２を出力する。これにより、ＦＰＧＡ２－２２にプログラムされた論理回路ＬＣ２の別の一部がリセットされ、論理回路ＬＣ２に含まれる全てのフリップフロップＦＦがリセットされる。

一方、ＦＰＧＡ２－１１、２－２１にプログラムされた論理回路ＬＣ１は、リセット信号ＲＳＴ１１、ＲＳＴ２１のいずれも受けないため、リセットされない。したがって、リセット発生部３－１２の操作により、論理回路ＬＣ２のみを選択的にリセットすることができる。換言すれば、リセット操作させるリセット発生部３が出力するリセット信号の伝送経路の末端側のＦＰＧＡ２にプログラムされた論理回路のみをリセットすることができる。この結果、リセットする論理回路とリセットしない論理回路とを切り分けて、検証システム１００によるＡＳＩＣ２００の論理検証を実施することができる。

図５は、図１のＦＰＧＡのリセット動作の別の例（システムリセット）を示す。図４と同様に、太い矢印は、リセット信号の伝達経路を示す。図５は、リセット制御回路によるリセット方法の別の例を示す。図５では、ＡＳＩＣ２００の論理検証において、太枠で示すＦＰＧＡ２－１１、２－２１、２－１２、２－２２にプログラムされた論理回路ＬＣ１、ＬＣ２がリセットされる。検証対象の論理回路ＬＣ１、ＬＣ２がプログラムされたＦＰＧＡ２－１１、２－２１、２－１２、２－２２内の論理回路ＬＣ１、ＬＣ２の全てのフリップフロップＦＦをリセットする場合、制御装置５からリセット信号ＲＳＴが出力される。

リセット分配部４－１１は、制御装置５からのリセット信号ＲＳＴに応答して、リセット信号ＲＳＴ１１を出力する。これにより、ＦＰＧＡ２－１１にプログラムされた論理回路ＬＣ１の一部がリセットされる。リセット分配部４－２１は、リセット分配部４－１１からのリセット信号ＲＳＴ１１を受信し、リセット信号ＲＳＴ１１に応答してリセット信号ＲＳＴ２１を出力する。これにより、ＦＰＧＡ２－２１にプログラムされた論理回路ＬＣ１の別の一部がリセットされ、論理回路ＬＣ１に含まれる全てのフリップフロップＦＦがリセットされる。

リセット分配部４－１２は、リセット信号ＲＳＴ１１に応答して、リセット信号ＲＳＴ１２を出力する。これにより、図４と同様に、ＦＰＧＡ２－１２にプログラムされた論理回路ＬＣ２の一部がリセットされる。リセット分配部４－２２は、リセット信号、ＲＳＴ２１またはリセット信号ＲＳＴ１２を受信し、リセット信号ＲＳＴ２１またはリセット信号ＲＳＴ１２に応答してリセット信号ＲＳＴ２２を出力する。これにより、ＦＰＧＡ２－２２にプログラムされた論理回路ＬＣ２の別の一部がリセットされ、論理回路ＬＣ２に含まれる全てのフリップフロップＦＦがリセットされる。

このように、図５では、ＦＰＧＡ２－１１、２－２１、２－１２、２－２２にプログラムされた全ての論理回路ＬＣ１、ＬＣ２がリセットされる。なお、図５に示すリセット動作は、リセット発生部３－１１の図示しないスイッチをリセット操作することで実施されてもよい。

以上、図１から図５に示す実施形態では、リセット発生部３のスイッチのリセット操作により、ＦＰＧＡ２にプログラムされたＡＳＩＣ２００の論理回路のうち、所定の範囲の論理回路を選択的にリセットすることができる。また、各基板１にリセット発生部３が搭載されるため、任意の位置のＦＰＧＡ２と、そのＦＰＧＡ２の末端側に位置するＦＰＧＡ２とにプログラムされた論理回路をリセットすることができる。この結果、リセットする論理回路とリセットしない論理回路とを切り分けて、検証システム１００によるＡＳＩＣ２００の論理検証を実施することができる。

基板１が２次元配列されるため、論理検証において、ＡＳＩＣ２００のリセット範囲と、ＦＰＧＡ２にプログラムされた論理回路のリセット範囲とを容易に対応付けすることができる。これにより、操作者等は、どのリセット発生部３のスイッチをリセット操作するかを容易に識別することができる。この結果、ＡＳＩＣ２００の論理検証において、リセット範囲が誤って設定される可能性を低減することができ、正しい論理検証を実施することができる。

図６は、別の実施形態におけるリセット制御回路を含む検証システムの一例を示す。図１から図５で説明した要素および機能と同様の要素および機能については、詳細な説明は省略する。

図６に示す検証システム１０２は、複数のＦＰＧＡ基板１１（１１－１１、１１－１２、１１－２１、１１－２２）、ＰＣＩ（Peripheral Component Interconnect）カード４０およびサーバ５０を有する。ＰＣＩカード４０およびサーバ５０は、ＦＰＧＡ基板１１を制御する制御装置の一例である。隣接するＦＰＧＡ基板１１は、コネクタＣＮを介して相互に接続可能であり、ＦＰＧＡ基板１１は、２次元配列される。各ＦＰＧＡ基板１１は、互いに同様の構成であるため、以下では、主にＦＰＧＡ基板１１－１１の構成について説明する。

ＦＰＧＡ基板１１－１１は、ＦＰＧＡ１２－１１、メモリ１５－１１、ＣＰＬＤ（Complex Programmable Logic Device）１４－１１、スイッチＳＷ１３－１１を有する。各ＦＰＧＡ基板１１は、矩形形状を有し、各辺にコネクタＣＮを有し、一辺にコネクタＣＮ１を有する。コネクタＣＮ１およびＰＣＩカード４０を介してサーバ５０に接続されるＦＰＧＡ基板１１－１１とＦＰＧＡ基板１１－１１に搭載される各種部品は、基点の基板および起点の部品である。ＦＰＧＡ１２（１２－１１、１２－１２、１２－２１、１２－２２）は、回路をプログラム可能であり、プログラムされた回路を再構成可能な第１プログラマブル部の一例である。

ＦＰＧＡ基板１１－１２、１１－２１は、起点のＦＰＧＡ基板１１－１１に対して末端側に配置される。また、ＦＰＧＡ基板１１－２２は、ＦＰＧＡ基板１１－１２、１１－２１に対して末端側に配置される。ＦＰＧＡ基板１１－１２、１１－２１は、ＦＰＧＡ基板１１－２２に対して基点側に配置される。

同様に、ＦＰＧＡ１２－１２、１２－２１は、起点のＦＰＧＡ１２－１１に対して末端側に配置される。また、ＦＰＧＡ１２－２２は、ＦＰＧＡ１２－１２、１２－２１に対して末端側に配置される。ＦＰＧＡ１２－１２、１２－２１は、ＦＰＧＡ１２－２２に対して基点側に配置される。すなわち、ＦＰＧＡ基板１１およびＦＰＧＡ１２は、起点側から末端側に順次２次元配列される。

各ＦＰＧＡ基板１１は、コネクタＣＮを介して信号を送受信する機能を有する。各ＦＰＧＡ基板１１に搭載されるメモリ１５（１５－１１、１５－１２、１５－２１、１５－２２）は、例えば、フラッシュメモリであり、各ＦＰＧＡ基板１１に搭載されるＦＰＧＡ１２に回路をプログラムする論理情報を記憶する。メモリ１５に記憶される論理情報は、ＰＣＩカード４０を介してサーバ５０から書き込まれる。

この際、末端側のＦＰＧＡ基板１１のメモリ１５に書き込む論理情報は、起点側のＦＰＧＡ基板１１からコネクタＣＮを介して順次転送される。サーバ５０とＰＣＩカード４０との間、ＰＣＩカード４０とＦＰＧＡ基板１１との間、および互いに隣接する一対のＦＰＧＡ基板１１の間は、シリアルインタフェースで接続されている。例えば、シリアルインタフェースによるデータ等の情報の通信は、ＰＣＩｅｘｐｒｅｓｓ（登録商標）インタフェースを使用して実施される。

各ＦＰＧＡ基板１１に搭載されるスイッチＳＷ１３（１３－１１、１３－１２、１３－２１、１３－２２）は、リセット発生部の一例であり、検証システム１０２の操作者等によるリセット操作によりリセット信号を出力する。図１から図５に示した実施形態と同様に、リセット信号の有効レベルは、ロウレベルであり、リセット信号の無効レベルは、ハイレベルである。

各ＦＰＧＡ基板１１に搭載されるＣＰＬＤ１４（１４－１１、１４－１２、１４－２１、１４－２２）は、各ＦＰＧＡ基板１１に搭載されるＦＰＧＡ１２に回路をプログラムする制御を実行する。例えば、各ＣＰＬＤ１４は、２次元配列されたＦＰＧＡ基板１１の集合体（以下、大規模ＦＰＧＡとも称する）に電源が投入されたことに基づいて、各ＦＰＧＡ１２に書き込む論理情報を各メモリ１５から読み出して各ＦＰＧＡに転送する。これにより、各ＦＰＧＡ１２に回路がプログラムされる。また、各ＣＰＬＤ１４は、ＰＣＩカード４０を介してサーバ５０から転送される各ＦＰＧＡ１２用の論理情報を各メモリ１５に書き込む。さらに、各ＣＰＬＤ１４は、図９および図１０で説明するようにリセット分配回路１４１を有し、起点側から受信したリセット信号を末端側に分配する機能を有する。

ＰＣＩカード４０は、ＦＰＧＡ４１、ＣＰＬＤ４２、メモリ４３、およびコネクタＣＮ１、ＣＮ２を有する。コネクタＣＮ１は、ケーブルＣＢＬを介して起点のＦＰＧＡ基板１１－１１のコネクタＣＮ１に接続され、コネクタＣＮ２は、サーバ５０の図示しないカードスロットに接続される。ＦＰＧＡ４１にプログラムする回路の論理情報は、メモリ４３に記憶され、ＣＰＬＤ４２を介してメモリ４３からＦＰＧＡ４１に転送される。ＦＰＧＡ４１にプログラムされる回路の例は、図９で説明する。

なお、コネクタＣＮは、ＦＰＧＡ基板１１の側面だけでなく、ＦＰＧＡ１２等が搭載される表面と、裏面とにそれぞれ設けられてもよい。この場合、ＦＰＧＡ基板１１を縦方向（第１の方向）と横方向（第２の方向）と高さ方向とに３次元で配列することができる。高さ方向は、第１の方向と第２の方向とに交差する第３の方向の一例である。ＦＰＧＡ基板１１が３次元配列される場合にも、任意のＦＰＧＡ基板１１上のスイッチＳＷ１３を操作することで、所定の範囲の末端側のＦＰＧＡ１２にプログラムされる回路をリセットすることができる。

ＦＰＧＡ基板１１が３次元で配列される場合、ＦＰＧＡ基板１１－１１と同じ平面上のＦＰＧＡ基板１１が基点側になり、ＦＰＧＡ基板１１－１１と異なる平面上のＦＰＧＡ基板１１は、末端側となる。また、各平面上に配列される複数のＦＰＧＡ基板１１でのリセット信号の伝達経路は、図８から図１０で説明する経路と同様であり、左下側が基点側になる。

図７は、図６の検証システム１０２で検証を実施する検証対象のＡＳＩＣ２０２の論理の一例を示すブロック図である。例えば、ＡＳＩＣ２０２は、演算を並列に実行する演算器２１（２１－１、２１－２、２１－３）を含む複数の演算部２０（２０－１、２０－２、２０－３）を有する。また、ＡＳＩＣ２０２は、各演算部２０にデータを転送し、各演算部２０による演算結果を受信するデータ分配制御部２４を有する。

各演算部２０は、互いに同様の構成であるため、以下では、主に演算部２０－１の構成について説明する。演算部２０－１は、演算器２１－１、演算データ制御回路２２－１および演算結果収集回路２３－１を有する。各演算器２１は、例えば、積和演算器であり、演算データ制御回路２２（２２－１、２２－２、２２－３）から転送されるデータの積和演算を実行し、演算結果を演算結果収集回路２３（２３－１、２３－２、２３－３）に出力する。

例えば、各演算データ制御回路２２は、対応する演算器２１に出力する演算前のデータを量子化する。例えば、各演算結果収集回路２３は、対応する演算器２１から出力される演算結果を統計処理する。各演算データ制御回路２２は、対応する演算結果収集回路２３で統計処理された演算結果に基づいて、小数点位置を決定してもよい。

なお、演算データ制御回路２２および演算結果収集回路２３の機能は、上記の機能に限定されない。また、各演算部２０は、並列に演算を実行する複数の演算器２１を有してもよい。この場合、各演算データ制御回路２２および各演算結果収集回路２３は、対応する演算部２０内の複数の演算器２１に共通に設けられてもよい。演算器２１は、積和演算器以外の演算器でもよく、複数種の演算を実行可能な演算器でもよい。

例えば、ＡＳＩＣ２０２は、ディープラーニング用の専用プロセッサであり、各演算部２０に積和演算等を実行させて、ディープニューラルネットワークの学習を実行する。なお、ＡＳＩＣ２０２は、ディープニューラルネットワークの推論を実行してもよい。

例えば、ＡＳＩＣ２０２の論理検証を実施する場合、所定の範囲の演算器２１をリセットし、他の演算器２１をリセットしたくない場合がある。図７は、演算部２０－１の状態と、演算データ制御回路２２－２、２２－３の状態をリセットせず、演算器２１－２、２１－３と演算結果収集回路２３－２、２３－３との状態をリセットしたい場合を示す。

図６に示した検証システム１０２は、演算器２１－２、２１－３と演算結果収集回路２３－２、２３－３をリセットした状態で、例えば、共通のデータを使用して各演算器２１に演算を実行させる。そして、３つの演算器２１の演算結果が互いに同じ場合、各演算部２０の論理が正しいと判定され、３つの演算器２１の演算結果のいずれかが異なる場合、各演算部２０の少なくともいずれかの論理が正しくないと判定される。

図８は、図７の演算部２０の回路を複数のＦＰＧＡ１２に分けてプログラムする一例を示すブロック図である。例えば、ＡＳＩＣ２０２は、図３と同様に、各々が組合せ回路とフリップフロップＦＦとを含む複数の論理回路を有する。そして、２つのフリップフロップＦＦ間に配置される組み合わせ回路が、クロックサイクル毎に順次動作し、パイプライン処理が実行されることで、各演算部２０の機能が実現される。

例えば、演算部２０－１において、演算データ制御回路２２－１は、ＦＰＧＡ１２－１１にプログラムされ、演算器２１－１は、ＦＰＧＡ１２－２１にプログラムされ、演算結果収集回路２３－１は、ＦＰＧＡ１２－３１にプログラムされる。演算部２０－２において、演算データ制御回路２２－２は、ＦＰＧＡ１２－１２にプログラムされ、演算器２１－２は、ＦＰＧＡ１２－２２にプログラムされ、演算結果収集回路２３－２は、ＦＰＧＡ１２－３２にプログラムされる。

演算部２０－３において、演算データ制御回路２２－３は、ＦＰＧＡ１２－１３にプログラムされ、演算器２１－３は、ＦＰＧＡ１２－２３にプログラムされ、演算結果収集回路２３－３は、ＦＰＧＡ１２－３３にプログラムされる。大規模ＦＰＧＡにおいて、図７のリセットしたい範囲に対応するリセットしたい範囲は、ＦＰＧＡ１２－２２、１２－２３、１２－３２、１２－３３である。

この場合、図８に太枠で示すスイッチＳＷ１３－２２が操作者等によりリセット操作され、スイッチＳＷ１３－２２からリセット信号が出力される。リセット信号は、太い矢印で示すように、ＣＰＬＤ１４－２２、１４－２３、１４－３２、１４－３３を介して、ＦＰＧＡ基板１１－２２から末端側のＦＰＧＡ基板１１－２３、１１－３２、１１－３３に伝達される。これにより、破線枠で示すリセットしたい範囲のＦＰＧＡ１２－２２、１２－２３、１２－３２、１２－３３の回路を選択的にリセットすることができる。

なお、各演算部２０の論理検証を実施する場合、サーバ５０は、検証プログラムを実行して、演算器２１に演算させるデータを、ＰＣＩカード４０を介して各ＦＰＧＡ基板１１のＦＰＧＡ１２に転送する。演算器２１等の回路は、ＦＰＧＡ１２にプログラムされているとする。例えば、図７に示したデータ分配制御部２４は、ＰＣＩカード４０のＦＰＧＡ４１（図６）にプログラムされる。

この後、サーバ５０は、ＰＣＩカード４０を介して、転送したデータの演算を各演算部２０の演算器２１に実行させる。そして、サーバ５０は、各演算結果収集回路２３から演算結果を受信し、演算結果が期待しているデータであるか否かを判定することで、各演算部２０の論理検証を実施する。ＦＰＧＡ１２にプログラムした回路（ハードウェア）を動作させて論理検証を実施することで、論理検証シミュレーターを使用する場合に比べて、高速に論理検証を実施することができる。

図８に示すように、ＦＰＧＡ基板１１を２次元で配列し、互いに隣接するＦＰＧＡ基板１１間をコネクタＣＮで接続することで、ＦＰＧＡ１２の配列を自由に設定することができる。これにより、ＡＳＩＣ等の任意の規模の集積回路の論理を複数のＦＰＧＡ１２に分割してプログラムすることができる。そして、リセット操作された任意のスイッチＳＷ１３から出力されるリセット信号を、起点側のＦＰＧＡ基板１１から末端側のＦＰＧＡ基板１１に順次伝送することができる。この結果、集積回路の所定の範囲のみをリセットした状態で、論理検証を実施することができる。

図９は、図６のＰＣＩカード４０とＦＰＧＡ基板１１との一例を示すブロック図である。なお、ＦＰＧＡ基板１１－１１以外のＦＰＧＡ基板１１も、ＦＰＧＡ基板１１－１１と同様の構成を有するため、以下では、主にＦＰＧＡ基板１１－１１の構成を説明する。また、図９では、リセット信号の伝送経路のみを説明する。データおよびコマンド等の伝送経路は、リセット信号の伝送経路と同様であるため、説明は省略する。

ＰＣＩカード４０のＦＰＧＡ４１には、予め、パラレル／シリアル変換回路４１１、リセットコマンド検出回路４１２およびパラレル／シリアル変換回路４１３がプログラムされる。パラレル／シリアル変換回路４１１は、サーバ５０から受信するシリアルデータをパラレルデータに変換し、変換したデータをリセットコマンド検出回路４１２に出力する。

リセットコマンド検出回路４１２は、受信したパラレルデータがリセットコマンド（ソフトリセット）またはリセット解除コマンドであるか否かを検出する。リセットコマンド検出回路４１２は、リセットコマンドを検出した場合、リセットコマンドを示すリセット情報をパラレルデータとしてパラレル／シリアル変換回路４１３に出力する。リセットコマンド検出回路４１２は、リセット解除コマンドを検出した場合、リセット解除コマンドを示すリセット情報をパラレルデータとしてパラレル／シリアル変換回路４１３に出力する。パラレル／シリアル変換回路４１３は、受信したパラレルデータをシリアルデータに変換し、変換したデータをＦＰＧＡ基板１１－１１に送信する。

各ＣＰＬＤ１４は、リセット分配回路１４１を有する。リセット分配回路１４１は、リセット分配部の一例である。リセット分配回路１４１は、リセット入力ピンＩＮ（ＩＮ１、ＩＮ２、ＩＮ３、ＩＮ４）でそれぞれ受信するリセット信号をリセット出力ピンＯＵＴから出力する。出力ピンから出力されるリセット信号は、自ＦＰＧＡ基板１１のＦＰＧＡ１２のリセット回路１２２と、図９の上方向または右方向に隣接する末端側のＦＰＧＡ基板１１のＣＰＬＤ１４とに伝達される。

リセット信号を起点側から末端側に順次伝送するリセット分配回路１４１をＦＰＧＡ基板１１上のＣＰＬＤ１４にプログラムすることで、例えば、ＣＰＬＤ１４にプログラムされた既存の回路にリセット分配回路１４１の論理を追加することができる。各ＣＰＬＤ１４は、リセット分配回路１４１がプログラムされ、回路を再構成可能な第２プログラマブル部の一例である。

なお、ＦＰＧＡ基板１１が３次元で配列される場合、リセット出力ピンＯＵＴから出力されるリセット信号は、基板面が対向するＦＰＧＡ基板１１のリセット分配回路１４１にも伝達される。このため、各リセット分配回路１４１は、対向するＦＰＧＡ基板１１からのリセット信号を入力する５番目のリセット入力ピン（例えば、ＩＮ５）を有する。そして、リセット分配回路１４１は、リセット入力ピンＩＮ１、ＩＮ２、ＩＮ３、ＩＮ４、ＩＮ５でそれぞれ受信するリセット信号をリセット出力ピンＯＵＴから出力する。

例えば、リセット分配回路１４１において、リセット信号を受信するリセット入力ピンＩＮは、プルアップされている。このため、リセット分配回路１４１は、各リセット入力ピンＩＮの接続がオープン状態の場合、無効レベルのリセット信号を受けているとして動作する。

各ＦＰＧＡ１２は、リセット回路１２２、パラレル／シリアル変換回路１２３、１２５、フリップフロップＦＦ、組み合わせ回路１２４およびクロック源１２６を有する。リセット回路１２２、フリップフロップＦＦ、組み合わせ回路１２４およびクロック源１２６の構成および機能は、図３のリセット回路、フリップフロップＦＦ、組み合わせ回路およびクロック源の構成および機能とそれぞれ同様である。

パラレル／シリアル変換回路１２３は、ＰＣＩカード４０のパラレル／シリアル変換回路４１３から受信するシリアルデータをパラレルデータに変換する。パラレル／シリアル変換回路１２３は、変換したパラレルデータがリセットコマンドを示す場合、ロウレベル（有効レベル）のリセット信号をリセット回路１２２に出力する。また、パラレル／シリアル変換回路１２３は、変換したパラレルデータがリセット解除コマンドを示す場合、ハイレベル（無効レベル）のリセット信号をリセット回路１２２に出力する。

パラレル／シリアル変換回路１２３は、ＰＣＩカード４０から受信するシリアルデータが論理検証用のデータである場合、パラレルデータに変換した論理検証用のデータを、フリップフロップＦＦを介して組み合わせ回路に出力する。ここで、論理検証用のデータは、例えば、図８に示したＦＰＧＡ１２にプログラムされた演算器２１に演算させるデータである。パラレル／シリアル変換回路１２５は、パラレルデータをシリアルデータに変換して、変換したシリアルデータを、例えば、シリアルインタフェースを介してＦＰＧＡ基板１１の外部に出力する。

リセット回路１２２は、リセット分配回路１４１から受信するリセット信号またはパラレル／シリアル変換回路１２３から受信するリセット信号をＦＰＧＡ１２の内部回路に出力する。また、リセット回路１２２は、パラレル／シリアル変換回路１２３から受信するリセット信号をリセット分配回路１４１に出力する。

各ＣＰＬＤ１４において、リセット入力ピンＩＮ１は、図９の下側に配置される起点側のＦＰＧＡ基板１１からのリセット信号の受信用に設けられる。リセット入力ピンＩＮ２は、図９の左側に配置される起点側のＦＰＧＡ基板１１からのリセット信号の受信用に設けられる。リセット入力ピンＩＮ３は、自ＦＰＧＡ基板１１のスイッチＳＷ１３からのリセット信号の受信用に設けられる。リセット入力ピンＩＮ４は、自ＦＰＧＡ基板１１のＦＰＧＡ１２内のリセット回路１２２からのリセット信号の受信用に設けられる。

検証システム１０２の複数のＦＰＧＡ基板１１に搭載されるリセット分配回路１４１とスイッチＳＷ１３とは、リセット制御回路の一例である。各ＣＰＬＤ１４は、起点側のＦＰＧＡ基板１１から受信するリセット信号、スイッチＳＷ１３から受信するリセット信号またはリセット回路１２２から受信するリセット信号に基づいて、末端側のＦＰＧＡ基板１１にリセット信号を出力する。但し、起点のＦＰＧＡ基板１１－１１は、起点側のＦＰＧＡ基板１１が存在しない。また、起点のＦＰＧＡ基板１１－１１のＣＰＬＤ１４－１１は、リセット回路１２２からリセット信号を受信するが、起点以外のＦＰＧＡ基板１１のＣＰＬＤ１４は、リセット回路１２２からリセット信号を受信しない。

そして、起点のＦＰＧＡ基板１１－１１のＣＰＬＤ１４－１１は、サーバ５０が送信したリセットコマンド（ソフトリセット）に応答してパラレル／シリアル変換回路１２３が生成するロウレベルのリセット信号を末端側のＦＰＧＡ基板１１に出力する。あるいは、起点のＦＰＧＡ基板１１－１１のＣＰＬＤ１４－１１は、スイッチＳＷ１３－１１のリセット操作に基づいてリセット入力ピンＩＮ３で受信するロウレベルのリセット信号を末端側のＦＰＧＡ基板１１に出力する。

また、起点のＦＰＧＡ基板１１－１１のＣＰＬＤ１４－１１は、サーバ５０が送信したリセット解除コマンドに応答してパラレル／シリアル変換回路１２３が生成するハイレベルのリセット信号を末端側のＦＰＧＡ基板１１に出力する。あるいは、起点のＦＰＧＡ基板１１－１１のＣＰＬＤ１４－１１は、スイッチＳＷ１３－１１のリセット操作の解除に基づいてリセット入力ピンＩＮ３で受信するハイレベルのリセット信号を末端側のＦＰＧＡ基板１１に出力する。

これにより、サーバ５０が送信したリセットコマンドに基づいて、全てのＦＰＧＡ基板１１のＦＰＧＡ１２にプログラムされた回路をリセットすることができる。また、ＦＰＧＡ基板１１のスイッチＳＷ１３のリセット操作に基づいて、リセット操作されたスイッチＳＷ１３を搭載するＦＰＧＡ基板１１のＦＰＧＡ１２と、その末端側のＦＰＧＡ基板１１のＦＰＧＡ１２とにプログラムされた回路をリセットすることができる。すなわち、スイッチＳＷ１３のリセット操作により、任意の矩形状の範囲に含まれるＦＰＧＡ基板１１のＦＰＧＡ１２にプログラムされた回路をリセットすることができる。なお、起点のＦＰＧＡ基板１１－１１には、スイッチＳＷ１３－１１が搭載されてなくてもよい。

図１０は、図６のＦＰＧＡ基板１１に搭載されるリセット分配回路１４１の一例を示す回路図である。リセット分配回路１４１は、４入力のアンド回路ＡＮＤを有する。アンド回路ＡＮＤの４つの入力は、リセット分配回路１４１のリセット入力ピンＩＮ１、ＩＮ２、ＩＮ３、ＩＮ４にそれぞれ接続される。そして、アンド回路ＡＮＤは、リセット入力ピンＩＮ１、ＩＮ２、ＩＮ３、ＩＮ４のいずれかがロウレベルの場合、ロウレベルのリセット信号をリセット出力ピンＯＵＴから出力する。アンド回路ＡＮＤは、リセット入力ピンＩＮ１、ＩＮ２、ＩＮ３、ＩＮ４の全てがハイレベルの場合、ハイレベルのリセット信号をリセット出力ピンＯＵＴから出力する。

この実施形態のリセット信号は、ロウアクティブであるため、リセット入力ピンＩＮ１、ＩＮ２、ＩＮ３は、ＦＰＧＡ基板１１内で抵抗素子を介して電源線ＶＣＣに接続される（プルアップ）。これにより、リセット入力ピンＩＮ１、ＩＮ２、ＩＮ３がオープン状態の場合に、ロウレベルのリセット信号がリセット出力ピンＯＵＴから出力されることを抑止することができる。

なお、図９に示したリセット回路１２２は、パラレル／シリアル変換回路１２３からロウレベルのリセット信号を受けていない期間、リセット入力ピンＩＮ４にハイレベルを出力する。このため、リセット入力ピンＩＮ４は、プルアップされなくてよい。

例えば、各ＦＰＧＡ基板１１のスイッチＳＷ１３は、一端が接地線ＧＮＤに接続され、他端（リセット信号線）がリセット入力ピンＩＮ３に接続される押下スイッチである。各スイッチＳＷ１３の他端は、押下中にロウレベルに設定され、押下されていないときにプルアップによりハイレベルに設定される。このため、スイッチＳＷ１３のリセット操作は、スイッチＳＷ１３の押下により実現される。

図１１は、図７のＡＳＩＣ２０２の論理検証を図６の検証システム１０２により実施する場合の一例を示すフロー図である。なお、ＰＣＩカード４０のＦＰＧＡ４１およびＣＰＬＤ４２は、図１１に示すフローを実施する前に予め回路がプログラムされているとする。

まず、ステップＳ１０において、サーバ５０の制御により各ＦＰＧＡ基板１１の電源がオンされる。次に、ステップＳ１２において、電源のオンに基づいて、各ＦＰＧＡ基板１１のＣＰＬＤ１４に回路がプログラムされる。次に、ステップＳ１４において、各ＣＰＬＤ１４は、対応するメモリ１５から論理情報を読み出して対応するＦＰＧＡ１２に書き込むことで、図８に示したように、各ＦＰＧＡ１２に回路がプログラムされる。

次に、ステップＳ１６において、サーバ５０は、各演算器２１に演算させるデータを大規模ＦＰＧＡに転送することで、論理検証を開始する。次に、ステップＳ１８において、各演算器２１－１、２１－２、２１－３は、サーバ５０から演算データを受信する。次に、ステップＳ２０において、各演算器２１－１、２１－２、２１－３は、受信した演算データを使用して演算を実行する。次に、ステップＳ２２において、各演算器２１－１、２１－２、２１－３は、対応する演算結果収集回路２３－１、２３－２、２３－３とＰＣＩカード４０とを介して演算結果をサーバ５０に送信する。

次に、ステップＳ２４において、サーバ５０は、受信した演算結果を比較する。サーバ５０は、３つの演算器２１－１、２１－２、２１－３による演算結果が互いに同じ場合、ステップＳ１８で送信した演算データによる演算部２０－１、２０－２、２０－３の動作が正常であると判定する。一方、サーバ５０は、演算結果の比較で演算結果が一致しない場合、３つの演算部２０－１、２０－２、２０－３の論理の少なくともいずれかが間違っていると判断し、エラー情報を出力する。

次に、ステップＳ２６において、サーバ５０は、ＦＰＧＡ基板１１のうちの所定の選択範囲のＦＰＧＡ１２にプログラムされた回路をリセットするか否かを判定する。ステップＳ２６の判定は、例えば、操作者等からサーバ５０に入力される情報に基づいて実施される。サーバ５０は、操作者等により入力された情報が所定の選択範囲のリセットを示す場合、ステップＳ３４まで論理検証の動作を停止する。

例えば、所定の選択範囲は、図８に示したリセットしたい範囲である。所定の選択範囲をリセットする場合、処理はステップＳ２８に移行される。一方、ステップＳ１６で送信した演算データとは異なる演算データを使用して、論理検証を実施する場合、処理はステップＳ１６に戻される。

ステップＳ２８において、検証システム１０２の操作者等によるスイッチＳＷ１３－２２の押下により、スイッチＳＷ１３－２２は、ロウレベルのリセット信号を出力する。次に、ステップＳ３０において、スイッチＳＷ１３－２２が出力するロウレベルのリセット信号に基づいて、図８に太い矢印で示したように、所定の範囲のＦＰＧＡ基板１１のＦＰＧＡ１２にプログラムされた回路が順次リセットされる。ここで、所定の範囲は、リセット操作されたスイッチＳＷ１３－２２を含むＦＰＧＡ基板１１－２２と、ＦＰＧＡ基板１１－２２の末端側のＦＰＧＡ基板１１－２３、１１－３２、１１－３３である。

次に、ステップＳ３２において、検証システム１０２の操作者等によるスイッチＳＷ１３－２２の押下の解除により、スイッチＳＷ１３－２２は、リセット信号をハイレベルにすることで、リセット信号の出力を停止する。これにより、上記所定の範囲のリセットが解除される。この後、サーバ５０は、操作者等からサーバ５０に入力される情報に基づいて、リセット後の演算器２１－２、２１－３に演算させる演算データを送信する。

次に、ステップＳ３４において、各演算器２１－２、２１－３は、サーバ５０から演算データを受信する。次に、ステップＳ３６において、各演算器２１－２、２１－３は、受信した演算データを使用して演算を実行する。なお、演算器２１－１は、演算を実行しない。また、演算器２１－１は、リセットされていないため、ステップＳ２０で実行した演算結果を保持している。

次に、ステップＳ３８において、各演算器２１－２、２１－３は、対応する各演算結果収集回路２３－２、２３－３とＰＣＩカード４０とを介して演算結果をサーバ５０に送信する。次に、ステップＳ４０において、サーバ５０は、受信した演算器２１－２、２１－３の演算結果と、ステップＳ２２で受信した演算器２１－１の演算結果とを比較する。サーバ５０は、３つの演算器２１－１、２１－２、２１－３による演算結果が互いに同じ場合、ステップＳ１８、Ｓ３４で送信した演算データによる３つの演算部２０－１、２０－２、２０－３の論理が同一であると判定する。すなわち、サーバ５０は、３つの演算部２０－１、２０－２、２０－３の動作が正常であると判定する。

一方、サーバ５０は、演算結果の比較で演算結果が一致しない場合、３つの演算部２０－１、２０－２、２０－３の論理の少なくともいずれかが間違っていると判断し、エラー情報を出力する。すなわち、サーバ５０は、論理のバグ等により、リセットした状態での演算とリセットしない状態での演算とで、例えば、演算器２１－１、２１－２、２１－３内に論理が相違するノードが存在すると判断する。

次に、ステップＳ４２において、サーバ５０は、操作者等からサーバ５０に入力される情報に基づいて、論理検証を終了するか否かを判定する。サーバ５０は、論理検証を終了する場合、図１１に示す処理フローを終了し、論理検証を続ける場合、処理をステップＳ１６に戻す。

図１２は、図７のＡＳＩＣの論理検証を図６の検証システムにより実施する場合の別の例を示すフロー図である。図１１と同じ処理には、同じステップ番号を付け、詳細な説明を省略する。ステップＳ１０からステップＳ２４までの処理は、図１１と同様である。

ステップＳ２４の後、ステップＳ５０において、サーバ５０は、全てのＦＰＧＡ基板１１のＦＰＧＡ１２にプログラムされた回路（フリップフロップＦＦ）をリセットするか否かを判定する。ステップＳ５０の判定は、例えば、操作者等からサーバ５０に入力される情報に基づいて実施される。サーバ５０は、操作者等から入力された情報が全てのＦＰＧＡ基板１１のＦＰＧＡ１２のリセットを示す場合、処理をステップＳ５２に移行する。一方、ステップＳ１６で送信した演算データとは異なる演算データを使用して、論理検証を実施する場合、処理はステップＳ１６に戻される。

次に、ステップＳ５２において、サーバ５０は、リセットコマンド（ソフトリセット）を起点のＦＰＧＡ基板１１－１１のＦＰＧＡ１２－１１に送信する。ＦＰＧＡ１２－１１は、リセットコマンドを受信し、受信したリセットコマンドに基づいてロウレベルのリセット信号を出力する。すなわち、リセット信号は、有効レベルに設定される。ロウレベルのリセット信号は、起点のＦＰＧＡ基板１１－１１に搭載されたＣＰＬＤ１４－１１のリセット分配回路１４１から末端側のリセット分配回路１４１に順次伝達される。

次に、ステップＳ５４において、順次伝搬されるロウレベルのリセット信号により全てのＦＰＧＡ基板１１のＦＰＧＡ１２にプログラムされた回路の全てのフリップフロップＦＦがリセットされる。次に、ステップＳ５６において、サーバ５０は、リセット解除コマンドを起点のＦＰＧＡ基板１１－１１のＦＰＧＡ１２－１１に送信する。ＦＰＧＡ１２－１１は、リセット解除コマンドを受信し、受信したリセット解除コマンドに基づいてリセット信号をハイレベルにすることで、リセット信号の出力を停止する。すなわち、リセット信号は、無効レベルに設定される。ハイレベルのリセット信号は、起点のＦＰＧＡ基板１１に搭載されたリセット分配回路１４１から末端側のリセット分配回路１４１に順次伝達される。

次に、ステップＳ５８において、順次伝搬されるハイレベルのリセット信号により全てのＦＰＧＡ基板１１のＦＰＧＡ１２にプログラムされた回路の全てのフリップフロップＦＦのリセット状態が解除される。次に、ステップＳ６０において、サーバ５０は、操作者等からサーバ５０に入力される情報に基づいて、論理検証を終了するか否かを判定する。サーバ５０は、論理検証を終了する場合、図１２に示す処理フローを終了し、論理検証を続ける場合、処理をステップＳ１６に戻す。

図１３は、任意のスイッチＳＷを押下して、スイッチＳＷを含むＦＰＧＡ基板１１と末端側のＦＰＧＡ基板１１とのＦＰＧＡ１２にプログラムされた回路をリセットする動作の一例を示す。図１３に示す例では、図８のスイッチＳＷ１３－２２を押下され、ＦＰＧＡ基板１１－２２を起点としてリセットの対象範囲に含まれるＦＰＧＡ１２－２２、１２－２３、１２－３２、１２－３３にプログラムされた回路をリセットする動作を示す。

まず、ステップＳ７０において、ＦＰＧＡ基板１１－２２のスイッチＳＷ１３－２２が押下され、スイッチＳＷ１３－２２は、ロウレベルＬのリセット信号を出力する。次に、ステップＳ７２において、ＣＰＬＤ１４－２２のリセット分配回路１４１のアンド回路ＡＮＤは、スイッチＳＷ１３－２２からのロウレベルＬのリセット信号を受け、ロウレベルＬのリセット信号を出力する。次に、ステップＳ７４において、ＣＰＬＤ１４－２２のアンド回路ＡＮＤが出力するリセット信号により、ＦＰＧＡ１２－２２にプログラムされた回路のフリップフロップＦＦがリセットされる。

次に、ステップＳ７６において、ＣＰＬＤ１４－２３、１４－３２のリセット分配回路１４１のアンド回路ＡＮＤは、ＣＰＬＤ１４－２２のアンド回路ＡＮＤからロウレベルＬのリセット信号を受け、ロウレベルＬのリセット信号を出力する。次に、ステップＳ７８において、ＣＰＬＤ１４－２３、１４－３２のアンド回路ＡＮＤが出力するリセット信号により、ＦＰＧＡ１２－２３、１２－３２にプログラムされた回路のフリップフロップＦＦがリセットされる。

次に、ステップＳ８０において、ＣＰＬＤ１４－３３のリセット分配回路１４１のアンド回路ＡＮＤは、ＣＰＬＤ１４－２３またはＣＰＬＤ１４－３２のアンド回路ＡＮＤからロウレベルＬのリセット信号を受け、ロウレベルＬのリセット信号を出力する。次に、ステップＳ８２において、ＣＰＬＤ１４－３３のアンド回路ＡＮＤが出力するリセット信号により、ＦＰＧＡ１２－３３にプログラムされた回路のフリップフロップＦＦがリセットされる。ステップＳ７０からステップＳ８２の動作は、図１１のステップＳ２８、Ｓ３０の処理に対応する。

次に、ステップＳ８４において、ＦＰＧＡ基板１１－２２のスイッチＳＷ１３－２２の押下が解除され、スイッチＳＷ１３－２２が出力するリセット信号は、リセット信号線のプルアップに応じてハイレベルＨに設定される。次に、ステップＳ８６において、ＣＰＬＤ１４－２２のリセット分配回路１４１のアンド回路ＡＮＤは、スイッチＳＷ１３－２２からハイレベルＨのリセット信号を受け、ハイレベルＨのリセット信号を出力する。次に、ステップＳ８８において、ＣＰＬＤ１４－２２のアンド回路ＡＮＤが出力するハイレベルＨのリセット信号により、ＦＰＧＡ１２－２２にプログラムされた回路のフリップフロップＦＦのリセットが解除される。

次に、ステップＳ９０において、ＣＰＬＤ１４－２３、１４－３２のリセット分配回路１４１のアンド回路ＡＮＤは、ＣＰＬＤ１４－２２のアンド回路ＡＮＤからハイレベルＨのリセット信号を受け、ハイレベルＨのリセット信号を出力する。次に、ステップＳ９２において、ＣＰＬＤ１４－２３、１４－３２のアンド回路ＡＮＤが出力するハイレベルＨのリセット信号により、ＦＰＧＡ１２－２３、１２－３２にプログラムされた回路のフリップフロップＦＦのリセットが解除される。

次に、ステップＳ９４において、ＣＰＬＤ１４－３３のリセット分配回路１４１のアンド回路ＡＮＤは、ＣＰＬＤ１４－２３またはＣＰＬＤ１４－３２のアンド回路ＡＮＤからハイレベルＨのリセット信号を受け、ハイレベルＨのリセット信号を出力する。次に、ステップＳ９６において、ＣＰＬＤ１４－３３のアンド回路ＡＮＤが出力するハイレベルＨのリセット信号により、ＦＰＧＡ１２－３３にプログラムされた回路のフリップフロップＦＦのリセットが解除され、図１３に示す動作が終了する。ステップＳ８４からステップＳ９６の動作は、図１１のステップＳ３２の処理に対応する。

以上、図６から図１３に示す実施形態においても、図１から図５に示す実施形態と同様の効果を得ることができる。例えば、ＦＰＧＡ基板１１上のスイッチＳＷ１３のリセット操作により、ＦＰＧＡ基板１１上のＦＰＧＡ１２にプログラムされたＡＳＩＣ２０２の論理回路のうち、所定の範囲の論理回路を選択的にリセットすることができる。この結果、リセットする論理回路とリセットしない論理回路とを切り分けて、検証システム１０２によるＡＳＩＣ２０２の論理検証を実施することができる。

ＦＰＧＡ基板１１が２次元配列されるため、論理検証において、ＡＳＩＣ２０２のリセット範囲と、ＦＰＧＡ基板１１上のＦＰＧＡ１２にプログラムされた論理回路のリセット範囲とを容易に対応付けすることができる。これにより、ＡＳＩＣ２０２の論理検証において、リセット範囲が誤って設定される可能性を低減することができ、正しい論理検証を実施することができる。

さらに、図６から図１３に示す実施形態では、コネクタＣＮを介して所定数のＦＰＧＡ基板１１を相互に接続することで、ＦＰＧＡ１２の配列を自由に設定することができる。これにより、ＡＳＩＣ等の任意の規模の集積回路の論理を複数のＦＰＧＡに分割してプログラムすることができる。この結果、集積回路の論理規模にかかわりなく、リセット操作されたスイッチＳＷ１３から出力されるリセット信号を、起点側から末端側に順次伝送して、集積回路の所定の範囲をリセットすることができ、論理検証を実施することができる。

リセット信号を起点側から末端側に順次伝送するリセット分配回路１４１をＦＰＧＡ基板１１上のＣＰＬＤ１４にプログラムすることで、ＣＰＬＤ１４にプログラムされた既存の回路にリセット分配回路１４１の論理を追加することができる。ＦＰＧＡ基板１１が３次元で配列される場合にも、任意のＦＰＧＡ基板１１上のスイッチＳＷ１３をリセット操作することで、所定の範囲のＦＰＧＡ１２にプログラムされる回路をリセットすることができる。

以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲がその精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずである。したがって、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物に拠ることも可能である。

１ 基板
２ ＦＰＧＡ
３ リセット発生部
４ リセット分配部
５ 制御装置
１１ ＦＰＧＡ基板
１２ ＦＰＧＡ
１３ スイッチＳＷ
１４ ＣＰＬＤ
１５ メモリ
２０ 演算部
２１ 演算器
２２ 演算データ制御回路
２３ 演算結果収集回路
２４ データ分配制御部
４０ ＰＣＩカード
４１ ＦＰＧＡ
４２ ＣＰＬＤ
４３ メモリ
５０ サーバ
１００、１０２ 検証システム
１２２ リセット回路
１２３、１２５ パラレル／シリアル変換回路
１２４ 組み合わせ回路
１２６ クロック源
１４１ リセット分配回路
２００、２０２ ＡＳＩＣ
４１１、４１３ パラレル／シリアル変換回路
４１２ リセットコマンド検出回路
ＣＢＬ ケーブル
ＣＮ、ＣＮ１、ＣＮ２ コネクタ
ＦＦ フリップフロップ
ＩＮ リセット入力ピン
ＬＣ１、ＬＣ２ 論理回路
ＯＵＴ リセット出力ピン
ＲＳＴ リセット信号

Claims (7)

1. 起点側から末端側に順次配列され、リセット信号が起点側から順次伝達される複数の第１プログラマブル部に再構成可能に論理がプログラムされた回路をリセットするリセット制御回路であって、
   前記複数の第１プログラマブル部にそれぞれ対応して設けられ、リセット信号を末端側に分配する複数のリセット分配部と、
   前記複数のリセット分配部にそれぞれ対応して設けられ、リセット操作に基づいて、対応するリセット分配部にリセット信号を入力する複数のリセット発生部と、を有し、
   起点の第１プログラマブル部に対応するリセット分配部は、前記複数の第１プログラマブル部を制御する制御装置から受信するリセット信号を、自リセット分配部に対応する第１プログラマブル部と前記末端側のリセット分配部とに出力し、
   前記起点以外の第１プログラマブル部に対応するリセット分配部は、対応するリセット発生部から入力されるリセット信号、または、前記起点側のリセット分配部から受信するリセット信号を、自リセット分配部に対応する第１プログラマブル部と、前記末端側のリセット分配部とに出力する、リセット制御回路。
2. 前記複数のリセット分配部の各々と前記複数のリセット発生部の各々とは、対応する第１プログラマブル部がそれぞれ搭載される基板の各々に搭載され、
   前記基板の各々は、隣接する基板のリセット分配部を相互に接続可能なコネクタを有する、請求項１に記載のリセット制御回路。
3. 前記複数のリセット分配部の各々は、前記複数の基板の各々に搭載される第２プログラマブル部にプログラムされる、請求項２に記載のリセット制御回路。
4. 前記複数のリセット発生部の各々は、オン状態またはオフ状態に設定可能なスイッチを含み、前記オン状態または前記オフ状態のいずれかを前記リセット操作として検出する、請求項２または請求項３に記載のリセット制御回路。
5. 前記複数の基板は、第１の方向と前記第１の方向に交差する第２の方向とに２次元配列され、
   前記起点の第１プログラマブル部を含む基板は、２次元配列の角部に配置される、請求項２ないし請求項４のいずれか１項に記載のリセット制御回路。
6. 前記複数の基板は、第１の方向と、前記第１の方向に交差する第２の方向と、前記第１の方向および前記第２の方向とに交差する第３の方向とに３次元配列され、
   前記起点の第１プログラマブル部を含む基板は、３次元配列の角部に配置される、請求項２ないし請求項４のいずれか１項に記載のリセット制御回路。
7. 起点側から末端側に順次配列され、リセット信号が起点側から順次伝達される複数の第１プログラマブル部に再構成可能に論理がプログラムされた回路をリセットするリセット制御回路によるリセット方法であって、
   前記リセット制御回路は、前記複数の第１プログラマブル部にそれぞれ対応して設けられ、リセット信号を末端側に分配する複数のリセット分配部と、前記複数のリセット分配部にそれぞれ対応して設けられ、リセット操作に基づいて、対応するリセット分配部にリセット信号を入力する複数のリセット発生部と、を有し、
   起点の第１プログラマブル部に対応するリセット分配部は、前記複数の第１プログラマブル部を制御する制御装置から受信するリセット信号を、自リセット分配部に対応する第１プログラマブル部と前記末端側のリセット分配部とに出力し、
   前記起点以外の第１プログラマブル部に対応するリセット分配部は、対応するリセット発生部から入力されるリセット信号、または、前記起点側のリセット分配部から受信するリセット信号を、自リセット分配部に対応する第１プログラマブル部と、前記末端側のリセット分配部とに出力する、リセット制御回路によるリセット方法。

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