CN101471142A - 半导体集成电路器件及其测试方法 - Google Patents

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多田勇治
中村博功
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Abstract

本发明提供一种半导体集成电路器件及其测试方法。该半导体集成电路器件包括：第一芯片，包括内部电路；以及第二芯片，能够仅经由第一芯片被访问；以及测试处理器电路，经由第一芯片内部地电连接，用于从外部端子访问第二芯片且测试第二芯片；以及测试电路，其中为用来访问测试处理电路内的第二芯片的信号安装输入/输出缓存器；以及旁路线路，为了从第一芯片向第二芯片传输信号且避开测试处理电路内的输入/输出缓冲器而安装；以及开关，用来在经由输入/输出缓冲器的信号传输路径和经由旁路线路的信号传输路径之间切换。

Description

半导体集成电路器件及其测试方法
本申请具有日本申请日为2007年12月27日的日本专利申请No.2007-336421的优先权。
技术领域
本发明涉及在同一封装上安装多个芯片的半导体集成电路器件，以及用于这种半导体集成电路器件的测试方法。
背景技术
用于大规模系统的半导体集成电路器件设计为利用SiP(系统级封装)结构，其中具有诸如存储芯片和逻辑芯片的多种不同功能的芯片混合安装在一个封装中。然而，在使用SiP结构的半导体集成电路器件中，由于不断减小封装尺寸及减少引脚数的要求，而存在对安装在封装上的输入/输出端子数目的限制。所以在增加封装的数目时，不存在用于外部直接访问存储芯片的输入/输出端子。然而，除非有来自存储器端子的外部输出，否则在装配该封装之后进行存储器测试是不可能的。避免这种问题的一个方式是经由逻辑芯片测试该存储芯片的方法。
图10是示出具有通过逻辑芯片来测试存储芯片的现有技术的SiP结构的半导体集成电路器件(专利文献1)的框图。背景技术的这种半导体集成电路器件在有机基板(内插板)上包含逻辑芯片502和存储芯片503。
逻辑芯片502内部地包含测试处理器电路505和内部电路504。该存储芯片503被构造成响应于由逻辑芯片502作出的访问请求而输入和输出数据，而不直接连接到SiP(封装)501上的外部端子。
如图10所示，测试处理器电路505包含测试电路521和高速测试控制电路522。SiP 501上的高速控制电路522经由测试电路521连接到存储芯片503上的访问端子，由外部端子523n控制存储芯片503上的读写操作，并且还通过监测读取的数据测试存储芯片503。该高速测试控制电路522能够根据数据速度选择外部端子523n和存储芯片503之间的信号传输速率。
图11示出了测试处理器电路505的部分框图。如已经描述的，高速测试控制电路522连接到外部端子523n。然后经由外部端子523n输入信号A。该信号A经由缓冲器531输入到AND门542的输入端子中的一个上。
来自该AND门542的输出信号直接连接到选择器551上的输入端子中的一个上，并且来自高速测试调节电路547的输出被输入到另一个输入端子。在低速测试模式期间，选择器551选择来自AND门542的输出信号；以及在高速测试模式期间，选择来自高速测试调节电路547的输出信号。
而且，选择器551将输出信号提供到选择器554上的输入端子中的一个，并且内部电路504向选择器554上的另一个输入端子输入信号。在测试模式期间，选择器551输出信号被选择，并且在实际操作模式期间，选择并输出来自内部电路504的信号。来自该选择器554的输出信号经由缓冲器560作为信号B输出到存储芯片503。
存储芯片503经由缓冲器559向AND门550的一个输入端子提供信号B，并且该信号B连接到内部电路504。来自AND门550的输出信号提供给选择器539上的输入端子中的一个，并且来自高速测试调节电路546的输出信号提供给另一个输入端子。在低速测试模式期间，选择器539选择来自AND门550的输出信号；以及在高速测试模式期间选择来自高速测试调节电路546的输出信号。
而且，选择器539输出信号提供给选择器537上的输入端子中的一个，并且来自内部电路504的用户模式信号被提供给另一个输入端子。在测试模式期间，选择来自选择器539的输出；并且在实际操作模式期间，选择并输出来自内部电路504的用户模式信号。来自选择器537的输出经由缓冲器530从测试端子5231输出。
高速测试调节电路包含多个重定时的触发器。这些触发器可以抑制由器件特性波动导致的时间延迟变化。通过这种方式高速信号可以长距离传播。
在本发明要解决的问题中描述的专利文献2和3公开了用于直接监测模拟电平的半导体集成电路器件。
[专利文献1]日本专利申请特开No.2007-255984，图1至3，段落0022-0038
[专利文献2]日本专利申请特开No.Hei5(1993)-232188
[专利文献3]日本专利申请特开No.Hei6(1994)-69308
发明内容
通过将测试选择器多路复用器和逻辑输入/输出驱动器附接在从连接在封装外部的测试器件(下文称为“测试器”)到存储芯片的路径上，可以对背景技术的半导体集成电路器件中的存储芯片进行功能测试。换句话说，通过测试存储器输入/输出的H(高)/L(低)逻辑，可以控制和监测存储器的输入/输出。
然而，这些半导体集成电路器件不能执行模拟测试，如专利文献2和3中进行的。模拟测试可以检查例如在运输产品之前的泄漏的问题。模拟测试还执行在确保器件没有性能缺陷方面很重要的测试。
本发明的半导体集成电路器件包含：第一芯片，包括内部电路；以及第二芯片，能够仅经由第一芯片访问；以及测试处理器电路，电连接到第一芯片中的内部电路，用于从外部端子访问第二芯片以及测试第二芯片；以及测试电路，其中安装输入/输出缓存器用于访问测试处理器电路内的第二芯片的信号；以及旁路线路，安装用于从第一芯片向第二芯片传输信号，同时将测试处理器电路内的输入/输出缓存器旁路；以及切换装置，用于在经由输入/输出缓冲器的信号传输路径和经由旁路线路的信号传输路径之间切换。
本发明的半导体集成电路器件包含旁路线路，并且由此可以执行存储芯片的模拟测试，也可以对具有第二芯片仅连接到第一芯片的SiP结构的半导体集成电路器件中的第二芯片进行功能测试。因此，可以提供高可靠性的半导体集成电路器件，其以高精确检测缺陷产品。
本发明的第一示范性实施例的半导体集成电路器件的测试方法经由旁路线路从外部端子对上面的半导体集成电路器件的第二芯片的输入/输出端子执行模拟测试。因此除了对第二芯片进行功能测试之外，可以通过执行模拟测试来提供用于测试高可靠性半导体集成电路器件的方法。
在本发明的第二示范性实施例的半导体集成电路器件的测试方法中，信号从外部端子输入，并且采用经由输入/输出缓冲器的信号传输路径，也可采用经由旁路线路的信号传输路径；以及从不同于信号被输入的外部端子的外部端子在模拟电平上检测输出信号。因此，除了对第二芯片进行功能测试之外，可以通过对模拟电平执行检测来提供用于测试高可靠性半导体集成电路器件的方法。
因此，通过提供高可靠性的半导体集成电路器件和用于这种器件的测试方法，本发明可以提供较好的效果。
附图说明
结合附图，由下面某些示范性实施例的描述，本发明的上述和其它示范性方面、优点和特征将变得更明显，其中：
图1是第一示范性实施例的半导体集成电路器件的结构框图；
图2是第一示范性实施例中的传输电路及其附近的框图；
图3是用于描述第一示范性实施例中访问存储芯片的实际操作模式的信号传输路径的框图；
图4是用于描述第一示范性实施例的存储芯片功能测试模式的信号传输路径的框图；
图5是用于描述第一示范性实施例的存储芯片模拟测试的信号传输路径的框图；
图6是用于描述当测试第一示范性实施例的存储芯片上的输出电路特性的模拟电平时的信号传输路径的框图；
图7是第二示范性实施例的半导体集成电路器件的结构框图；
图8是第二示范性实施例中传输电路及其附近的框图；
图9是第三示范性实施例的半导体集成电路器件的结构框图；
图10是现有技术的半导体集成电路器件的结构框图；以及
图11是现有技术的测试处理器电路的结构框图。
具体实施方式
[第一示范性实施例]
图1是示出示范性实施例的具有SiP结构的半导体集成电路器件的框图。如该图所示，半导体集成电路器件101包括：逻辑芯片2，其用作第一芯片并包含诸如信号处理的指定功能；以及存储芯片3，其用作用于SDRAM(同步动态随机存取存储器)的第二芯片；以及这两个芯片(逻辑芯片2和存储芯片3)都安装在同一个封装1上。封装1可连接到测试器(图中未示出)，所述测试器是安装在封装外部的外部器件。
逻辑芯片2对存储芯片3进行访问。换句话说，存储芯片3被构造成响应于来自逻辑芯片的访问请求而输入和输出数据，而没有直接连接到封装1上的外部端子。在图1中描述的实例中，在存储芯片3和逻辑芯片2上有两对访问端子。然而，该方法仅是为了方便的目的，且对于实际应用可以利用大于两对的访问端子。
图中未示出的多个存储器阵列安装在存储芯片3内部。各种类型的存储器输入/输出端子(在下文中，称为“存储器端子”)41、42安装在存储阵列的外围上。例如存储器端子40是用于输入和输出存储器中的数据信号和地址信号的端子。
存储器端子41、42每个都连接到匹配每个逻辑芯片的存储器连接逻辑端子(在下文中称为“存储器连接端子”)31、32(见图1)。存储器连接端子31经由导线或凸块连接到存储器端子41。存储器连接端子32同样经由导线或凸块连接到存储器端子42。
如图1所示，内部电路4、测试处理器电路5和诸如存储器连接端子31、32的多个输入/输出端子安装在逻辑芯片2上。内部电路4是用于实施逻辑芯片2的基本功能的电路，并且与逻辑芯片2内部的测试处理器电路5电连接。测试电路6安装在测试处理器电路5的内部。
除了经由测试处理器电路5的信号传输路径之外，内部电路4被构造成直接连接到安装在封装1上的外部端子13，而没有通过测试处理器电路5。安装在逻辑芯片2上的逻辑控制端子23将封装1上的外部端子13与内部电路4连接起来。测试处理器控制线61安装在内部电路4和测试处理器电路5之间。处理器电路控制信号经由可应用的线路从内部电路4传送到测试处理器电路5。测试电路控制线62安装在内部电路4和测试处理器电路5内部的测试电路6之间。测试电路控制信号经由可应用的线路从内部电路4传送到测试电路6。在使用图1描述的实例中，逻辑控制端子23、测试处理器控制电路线61和测试控制电路线62中的每个都安装了一个，但是这是为了简化描述的目的，且可针对实际操作使用任意需要的数目。
如已经描述的，在测试处理器电路5中安装了测试电路6。该测试电路6具有对存储芯片3进行功能测试的功能。该测试电路6包括：用作输入驱动器的多个输入缓冲器以及用作输出驱动器的输出缓冲器、用作测试选择器多路复用器的选择器电路(在下文中称为“选择器”)以及触发器电路(在下文中称为“触发器”)等。在存储器操作测试输出期间，也可使用该测试电路6。
存储器连接端子31、32经由测试处理器电路5与逻辑芯片2内的各个匹配外部连接逻辑端子(在下文中称为“外部连接端子”)21、22连接。外部连接端子21、22连接到封装1的各个相应的外部端子11、12。在存储芯片3内操作检查测试期间，例如外部端子11、12连接到测试器的内部测试端子(图中未示出)。换句话重述，外部测试器(图中未示出)被构造成经由逻辑芯片2内部的测试处理器电路5与存储芯片3连接。
如下是由逻辑芯片2访问存储芯片3的操作。也就是，在实际操作期间，逻辑芯片2从内部电路4向存储芯片3提供存储器访问信号，以访问存储芯片3。内部电路4根据被输入的信号进行特定的操作，并向测试处理器电路5内部的测试电路6输出该信号。由不同的数据信号输入的数据载入存储芯片3中并进行数据写入。当逻辑芯片2发送数据载入命令时，数据从存储芯片3指定的地址载入，并且将被装载(读出)的数据发送到逻辑芯片2。
在测试以检查存储芯片3操作期间，测试信号经由测试处理器电路5提供给存储芯片3，并且逻辑芯片2进行测试，以检查存储芯片3上的操作。测试器(图中未示出)经由安装在封装1上的外部端子11、12向逻辑芯片2内部的测试处理器电路5发送诸如用于数据信号和控制命令信号的波形。
接下来，详细描述逻辑芯片2内部的内部结构。逻辑芯片2包含第一线路L1一第四线路L4以及安装在逻辑芯片2中的连接端子。第一线路L1从安装在逻辑芯片2中的外部连接端子21延伸到测试处理器电路5内部的测试电路6。第二线路L2用同样的方式从外部连接端子22延伸到测试电路6。第三线路L3从存储器连接端子31延伸到测试电路6。第四线路L4从存储器连接端子32延伸到测试电路6。
第一线路L1和第三线路L3经由形成在测试电路6内部的输出分支线路L31和输入分支线路L13连接。第二线路L2和第四线路L4以同样的方式经由安装在测试电路6内部的输出分支线路L42和输入分支线路L24连接(见图1)。
而且，第一线路L1和第四线路L4通过测试处理器电路5内部的旁路线路BL14连接。第二线路L2和第三线路L3以相同的方式经由测试处理器电路5内的旁路线路BL23连接。两条旁路线路BL14、BL23安装在测试电路6内部，以便将用作改变信号幅度的电路的输入/输出缓冲器旁路。
在测试电路6中的输入分支线路L13内部，第一输入缓冲器IB11、第一触发器F11、第二触发器F12、第一选择器S11和第一输出缓冲器OB11按该次序从靠近第一线路L1的一侧串联形成。第一输入缓冲器IB21、第一触发器F21、第二触发器F22、第一选择器S21和第一输出缓冲器OB21以相同的方式按次序从靠近第二线路L2的一侧串联形成在输入分支线路L23上。
第二输入缓冲器IB12、第四触发器F14、第三触发器F13、第二选择器S12和第二输出缓冲器OB12按该次序在形成于测试电路6内的输出分支线路L31中，从靠近第三线路L3的一侧串联形成。第二输入缓冲器IB22、第四触发器F24、第三触发器F23、第二选择器S22和第二输出缓冲器OB22以相同的方式按该次序从靠近第四线路L4的一侧串联形成在输出分支线路L42上。
在测试处理器电路5内部，形成八个传输电路，作为第一传输电路51至第八传输电路58。第一传输电路51位于经过了从第一线路L1分支的旁路线路BL14的分支点的位置处，并且安装在测试电路6之前。第二传输电路52以相同的方式位于经过了从第二线路L2分支的旁路线路BL23的分支点的位置处，并且安装在测试电路6之前。
第三传输电路53位于经过了从第三线路L3分支的旁路线路BL23的分支点的位置处，并且安装在测试电路6之前。第四传输电路54以相同的方式位于经过了从第四线路L4分支的旁路线路BL14的分支点的位置处，并且安装在测试电路6之前。
第五传输电路55位于旁路线路BL14上，并且直接形成在从第一线路L1分支之后的位置处。第六传输电路56位于旁路线路BL14上，并且直接形成在从第四线路L4分支之后的位置上。第七传输电路57以相同的方式位于旁路线路BL23上的位置处，并直接形成在从第二线路L2分支之后的位置处。第八传输电路58位于旁路线路BL23上，并且直接形成在从第三线路L3分支之后的位置上。在第一示范性实施例描述的实例中，分别在旁路线路BL14、BL23上形成了两个传输电路，然而也可以在每个传输线路上提供单个传输电路。
图2示出用于第一传输电路51的更详细的电路图。第一示范性实施例的第一传输电路51形成在已经描述的第一线路L1上。如图2所示，该第一传输电路51包括NMOS晶体管51a和PMOS晶体管51b。连接到该第一传输电路51的电平转换器70安装在该第一传输电路51的附近。
内部电路4向电平转换器70提供控制信号S1、S2。来自外部连接端子21的该信号输入到电平转换器70上的Va端子。来自存储器连接端子31的信号以相同的方式输入到电平转换器70的Vb端子。
内部电路4输入到电平转换器70的控制信号S1具有控制传输电路导通和断开状态的功能。另一方面，控制信号S2具有控制信号传输方向的作用。更具体地，控制信号S2选择使用外部连接端子21侧还是存储器连接端子31侧作为高电平信号。在表1中示出了具体实例。
[表1]
 
控制信号S1 控制信号S2 TOUT BOUT 第一传输电路51
0 0 GND Va 断开
0 1 GND Vb 断开
1 0 Va GND 导通
1 1 Vb GND 导通
如表1所示，当控制信号S1为0时，第一传输电路51处于断开状态。当控制信号S1为1时，第一传输电路51处于导通状态。如果第一传输电路51处于断开状态，并且控制信号2为0，则TOUT侧达到经由外部连接端子21提供的电压电位Va，并且BOUT侧达到GND(地)电位。相反，如果控制信号S2为1，则TOUT侧达到经由存储器连接端子31提供的电压电位Vb，并且BOUT侧达到GND(地)电位。因此，当控制信号S1为1，并且控制信号2已经被设为0时，信号从外部连接端子21向存储器连接端子31发送。当控制信号S2设为1时，信号从存储器连接端子31向外部连接端子21发送。第一示范性实施例的第二传输电路52至第八传输电路58也具有与第一传输电路51相同的结构。
如上构造的第一传输电路51至第八传输电路58还可以经由导通和断开的信号来独立控制，并且用作切换信号传输路径的装置。在第一示范性实施例中，实例描述了使用传输电路作为用于切换信号传输路径的切换装置，但是本发明并不限于这种方法，且只要其具有切换功能，就没有具体地限制。例如，可以利用由单个晶体管组成的结构。
在测试电路6内部形成的第一输入缓冲器IB11具有将由外部端子11输入的外部信号发送到内部电路4和存储芯片3的功能。该第一输入缓冲器IB11可以通过从内部电路4的测试电路控制线传输的使能信号导通和断开。来自第一输入缓冲器IB11的输出信号经由线L131提供给内部电路4。来自第一输入缓冲器IB11的输出信号还提供给第一触发器F11。来自第一输入缓冲器IB11的输出信号进一步经由线L132提供给第一选择器S11的第一(No.1)输入端子。
由第一输入缓冲器IB11发送到内部电路4的信号经由线L133从内部电路4提供给测试电路6内部的第一选择器S11的第二(No.2)输入端子。第一输入缓冲器IB11提供给第一触发器F11的信号与时钟信号同步并锁存(触发器)，且提供给后一级的第二触发器F12。该第二触发器F12与时钟信号同步并锁存，且该信号提供给下一级中的第一选择器S11的第三(No.3)输入端子。时钟信号是经由内部电路4的测试电路控制线来提供的。
第一选择器S11基于通过内部电路4的测试电路控制线发送的选择信号，决定输出上面三个输入端子中的哪一个输入信号。然后，第一选择器S11将选择的信号提供给第一输出缓冲器OB11。来自第一输出缓冲器OB11的输出信号然后经由存储器连接端子31提供给存储器端子41。
安装在测试电路6内部的第二输入缓冲器IB12具有将从存储芯片3的存储器端子41输出且由存储器连接端子31输入的信号发送到内部电路4和外部端子11的作用。该第二输入缓冲器IB12可以通过由内部电路4的测试电路控制线发送的使能信号导通和断开。来自第二输入缓冲器IB12的输出信号经由线L311提供给内部电路4。来自第二输入缓冲器IB12的输出信号还提供给第四触发器F14。而且，来自第二输入缓冲器IB12的输出信号经由线L312提供给第二选择器S12的第一(No.1)输入端子。
第二选择器S12，基于经由内部电路4的测试电路控制线发送的选择信号，决定输出上述三个输入端子中的哪一个输入信号。第二选择器S12然后将选择的信号提供给第二输出缓冲器OB12。来自第二输出缓冲器OB12的输出信号经由外部连接端子21提供给外部端子11。
安装在第二传输电路52和第四传输电路54之间的第一输入缓冲器IB21、第二输入缓冲器IB22、第一触发器F21至第四触发器F24、第一选择器S21、第二选择器S22、第一输出缓冲器OB21和第二输出缓冲器OB22也拥有相同的结构。
接下来，参考图3至图6中的框图，描述第一示范性实施例的半导体集成电路器件101的操作。包含在第一示范性实施例的半导体集成电路器件101中的存储芯片3有四种操作模式。更具体地，有(1)实际操作模式，(2)存储芯片功能测试模式，(3)模拟测试模式，以及(4)模拟电平测试模式。
(1)实际操作模式
在实际操作模式期间，来自内部电路4的存储器访问信号从逻辑芯片2提供给存储芯片3，以访问存储芯片3(见图3中的虚线箭头)。在实际操作模式期间的传输中，第一传输电路51至第四传输电路54导通，且第五传输电路55至第八传输电路58断开。更具体地，由外部端子11、12提供的信号输入分别提供给外部连接端子21、22，并进一步提供给测试处理器电路5和测试电路6。
输入到测试电路6的第一输入缓冲器IB11的信号经由线L131发送到内部电路4。然后根据该输入信号在内部电路4内部进行指定的操作，然后输出信号经由线L133输入到第一选择器S11。在实际操作模式期间，第一输入选择器S11将来自该内部电路4的输入信号提供给第一输出缓冲器OB11。来自该第一输出缓冲器OB11的输出信号从存储器连接端子31发送到存储芯片3内部的存储器端子41。通过这种方式，实现了访问存储芯片3的操作。
另一方面，当从逻辑芯片2传输数据读出命令时，在存储芯片3中从指定的地址读出数据，然后将读出的数据发送到逻辑芯片2(见图3中的点划线箭头)。更具体地，从存储器端子41输出的信号连接到存储器连接端子31，进一步输入到测试处理器电路5和测试电路6，然后第二输入缓冲器OB12的输出经由线L311发送到内部电路4。然后根据输出的信号在内部电路4中进行指定的操作，并且输出信号经由线L133提供给测试电路6内部的第二选择器S12。在实际操作模式中，来自该内部电路4的输入信号从第二选择器S12输出，并提供给第二输出缓冲器OB12。从第二输出缓冲器OB12输出的信号从外部连接端子21发送到外部端子11。在外部连接端子22和存储器连接端子32之间使用相似的信号路径。
(2)功能测试模式
当在第一示范性实施例的半导体电路器件100进行存储芯片的功能测试时，用作外部器件的测试器(图中未示出)，经由外部端子11、12向测试电路6提供信号，并且还访问存储芯片3(见图4中的虚线箭头)。在功能测试模式期间，第一传输电路51至第四传输电路54导通，且第五传输电路55至第八传输电路58断开，使得来自外部端子11、12的用于访问存储芯片3的信号获得经由测试电路6内的用来改变(信号)幅度的输入/输出缓冲器的信号传输路径。
在存储芯片3的功能测试期间，从测试器(图中未示出)输入到外部端子11的信号，提供给外部连接端子21，并进一步提供到测试处理器电路5和测试电路6中。来自安装在测试电路6内的第一输入缓冲器IB11的输出锁存第一触发器F11，并且该输出锁存第二触发器F12。来自第二触发器F12的输出信号然后输入到第一选择器S11上的一个端子。而且，来自第一输入缓冲器IB11的输出输入到第一选择器S11上的另一个输入端子。
在如专利文献1的高速模式期间，连接到第一选择器S11的测试电路控制信号，选择通过触发器电路的通道的信号并输出该信号。然而，在低速模式中，连接到第一选择器S11的测试电路控制信号，选择不通过触发器电路的信号的路径，并输出该信号。第一输出缓冲器OB11经由第三传输电路53向存储器连接端子31提供信号，并将该信号进一步发送到存储芯片3内部的存储器端子41。从第二外部端子12到第二存储器端子42的传输路径是相同的。如图1所示布置触发器电路，允许抑制由器件特性的波动导致的延迟时间的变化。高速信号也可以长距离传播。
经由图4中的点划线示出的路径的箭头线，来自存储芯片3的输出信号从存储器端子41、42连接到外部端子11、12。该输出信号由存储器端子41提供给存储器连接端子31，并进一步经由第三传输电路53提供给第二输入缓冲器B12。然后，在高速模式的情况下，第二选择器S12选择并输出依次由第四触发器F14和第三触发器F13锁存的信号。然而，在低速模式的情况下，经由连接到第二选择器S12的测试电路控制信号，选择经由线L312发送未通过触发器电路的信号，并通过第二选择器S12输出。来自选择器S12的输出信号提供给第二输出缓冲器OB12，并且该信号经由第一传输电路51提供给外部连接端子21，并发送到外部端子11。从第二存储器端子42到第二外部端子12的传输路径是相同的。
来自用作外部器件的测试器的信号，利用上述的信号传输电路，以经由逻辑芯片2访问存储芯片3，并在存储芯片3上进行功能测试。
(3)模拟测试模式
通过从外部端子11、12经由测试处理器电路5内部的旁路线路BL14、BL23访问存储芯片3，来进行第一示范性实施例的半导体集成电路器件100中的模拟测试(见图5中的虚线和点划线路径箭头)。在模拟测试模式中，第一传输电路51至第四传输电路54断开，并且第五传输电路55至第八传输电路58导通，使得来自外部端子11、12用于访问存储芯片3的信号传输过旁路测试电路6内的用于改变(信号)幅度的输入/输出缓冲器的信号传输路径。通过安排经过旁路线路BL14、BL23的信号传输路径，存储器端子41、42可以与测试器(图中未示出)的驱动器和比较器连接，而不通过改变(信号)幅度的电路，并且可以在存储器端子41、42上进行模拟测试。
例如，通过感测在从外部端子11施加指定的电压时流过的电流量，来执行模拟测试。施加到外部端子11的指定电压提供给外部连接端子21，并进一步提供给测试处理器电路5。该电压还经由旁路线路BL14从测试处理器电路5内的第一线路L1提供给第四线路L4。如已经描述的，在旁路线路BL14上，第五传输电路55和第六传输电路56处于导通状态。提供给外部端子11的指定电压，提供到逻辑芯片2的存储器连接端子32，并进一步提供给存储器端子42(见图5中的点划线路径箭头)。此时，通过判断电流量是否在规格之内，就可以检测缺陷产品。相同的测试也可以在从外部端子12到存储器端子41的路径上进行(见图5中的虚线箭头)。
模拟测试还可以通过检测从外部端子11发送指定信号时的波形来实现。在这种情况下，需要用来输入测试信号的外部端子和用来检测的外部端子。这里描述的实例使用外部端子11作为输入侧引脚，并且使用外部端子12作为感测(检测)侧引脚。施加到外部端子11的测试信号经由上述通道(见图5中由虚线箭头示出的路径)上的旁路线路BL14提供给存储器端子42。该存储器端子42经由图中未示出的线路连接到存储器端子41。提供到存储器端子41上的信号然后经由旁路线BL23在外部端子12上被检测。此时，通过判断波形的形状是否在规格之内就可以检测缺陷产品。
在沿着通过旁路线BL14、BL23的信号传输路径从测试器(图中未示出)到存储芯片3的路径上，没有测试选择器多路复用器(选择器)或逻辑输入/输出驱动器(缓冲器)。因此可以在逻辑芯片和存储芯片之间的线上进行模拟测试。因此可以在产品装运时进行包括泄漏测试的不同类型的模拟测试。因此，通过与模拟测试一起进行存储芯片功能测试，可以提供高可靠性的半导体集成电路器件。
(4)模拟电平测试模式
通过测试与存储芯片3相关的输入/输出驱动器(缓冲器)的性能，实现了该示范性实施例的半导体电路器件100的模拟电平测试。这里所谓的“模拟电平测试”指的是在模拟电平上检测H(高)/L(低)逻辑(数字信号)的测试。例如，在数字信号情况下读出的零(0)在这里检测为0.1或0.05等的模拟数值。这里，在数字信号情况下被判断为可接受产品的产品被检测为模拟值，且通过该模拟值是否在可接受的范围内来判断。用这种方式检测缺陷产品有很高的准确性。此外，在其早期阶段是可接受但是过后可能变坏的产品，在其早期阶段时就可以作为产品被排除。因此，可以提供高质量的半导体集成电路器件。
在第一示范性实施例的输出驱动器(输出电路)中，测试形成在测试电路6内部的第一输出缓冲器OB11、OB22的性能。图6中的虚线示出信号传输电路的实例。在该实例中，外部端子11用作信号输入引脚，而外部端子12用作感测(检测)引脚。在进行模拟电平测试时，第一传输电路51、第三传输电路53、第七传输电路57和第八传输电路58导通，而其余的四个电路：第二传输电路52、第四传输电路54至第六传输电路56断开，使得外部端子12经由测试电路6内的第一输出缓冲器OB11来检测来自外部端子11的访问信号。
更具体地，从外部端子11输入的信号提供给外部连接端子21，并且还提供给测试处理器电路5和测试电路6。第一选择器S11选择来自形成在测试电路6内部的第一缓冲器IB11的输出信号的高速模式。换句话说，来自第一选择器S11的输出是经由第一触发器F11和第二触发器F12从第一缓冲器IB11的输出。来自第一选择器S11的输出信号然后被提供给第一输出缓冲器OB11。然后，该信号经由第三传输电路53及旁路线路BL23的第八传输电路58和第七传输电路57提供到外部连接端子22，并在外部端子12上检测。
在外部端子12上检测的信号通过改变(信号)幅度的电路例如选择器电路和缓冲器电路，因此变为高或低数字信号。这里，然而，在如上所述的模拟电平处检测信号，且不作为数字信号0或1检测。然后判断该模拟值是否该值在规格的范围内，然后决定用作逻辑输出驱动器的第一输出缓冲器OB11的性能是满意还是不可接受。
通过使用外部端子11检测从外部端子12经由图6中的点划线示出的路径输入的信号，来判断用作逻辑输入驱动器的第二输入缓冲器IB12的性能为满意或不可接受。在这种情况下，外部端子12用作输入引脚，并且外部端子11用作感测(检测)引脚。更具体地，从外部端子12输入的信号提供给外部连接端子22，然后经由第七传输电路57、第八传输电路58和第三传输电路53提供到安装在测试电路6内部的第二缓冲器IB12。然后，在该实例中，来自第二缓冲器IB12的输出经由第四触发器F14和第三触发器F13提供为选择的信号，并由第二选择器S12输出。来自第二选择器S12的输出信号然后提供给第二输入缓冲器IB12，并且还经由第一传输电路51提供给外部连接端子21，并作为来自外部端子11的信号被检测到。然后通过判断该模拟值是否落在规格的范围内，可以测试第二输入缓冲器IB12的性能。
如已经描述的，在逻辑芯片2内部，旁路线路BL14连接到存储器连接端子32和外部连接端子21。在存储芯片功能测试期间，信号可以用这种方式在与接收来自外部连接端子21的信号的存储器连接端子31不同的端子之间传输。旁路线路BL23以相同的方式连接。用这种方式可以实现如上构造的模拟电平测试。
由于在具有逻辑芯片2和存储芯片3安装在同一封装中的第一示范性实施例的SiP结构的半导体集成电路器件上，可以进行模拟测试和模拟电平测试，也能够进行存储芯片3功能测试，所以第一示范性实施例提供了高可靠性的半导体集成电路器件。
使用具有存储芯片3和逻辑芯片2安装在同一封装中的SiP结构的半导体集成电路器件描述了第一示范性实施例的实例。然而，多个芯片可以安装在同一封装中，并且对于通过第一芯片对第二芯片进行操作测试，本发明还可应用于多个半导体集成电路。
[第二示范性实施例]
接下来描述与第一示范性实施例不同的半导体集成电路器件的实例。在下面的图中，与第一示范性实施例相同的结构构件用相同的附图标记表示，并且为了方便省略了描述。
除了下面的几点之外，第二示范性实施例的半导体集成电路器件与第一示范性实施例的半导体集成电路器件的基本结构相同。也就是说，与逻辑芯片2的存储器连接端子31、32和外部连接端子21、22为功能测试和模拟测试的第一示范性实施例相比，第二示范性实施例的不同点在于：安装这些组件，以便功能测试和模拟测试时在相同的端子之间传输信号。此外，提供给电平转换器的信号的类型不同于第一示范性实施例。
在图7的框图中示出了第二示范性实施例的半导体集成电路器件102。在第二示范性实施例中有两条旁路线路。更具体地，这些线路是旁路线路BL13和BL24。测试处理器电路5内部的旁路线路BL13被构造成旁路安装在测试电路6内部用于改变(信号)幅度的输入/输出缓冲器，并且在端部处还连接到第一线路L1和第三线路L3。测试处理器电路5内部的旁路线路BL24用相同的方式形成，以便将安装在测试电路6内部用于改变(信号)幅度的输入/输出缓冲器旁路，此外在端部处还连接到第二线路L2和第四线路L4。在旁路线路BL13中形成第五传输电路55和第八传输电路58。用相同的方式在旁路线路BL24上形成第六传输电路56和第七传输电路57。
图8是第二示范性实施例的第一传输电路51的详细电路图。与第一示范性实施例相同，第二示范性实施例的第一传输电路51安装在第一线路L1上。第一传输电路51的结构也与第一示范性实施例相同。然而，用于向连接到第一传输电路51的电平转换器170提供信号的信号线的类型是不同的。
内部电路4向电平转换器170提供控制信号S1。此外，代替由内部结构4提供控制信号S2；根据具体模式，从安装在封装1上的外部端子114提供电压电位Vex(见图7)。用于从外部连接端子21向电平转换器170的Va端子输入信号的结构，以及用于从存储器连接端子31向电平转换器170的Vb端子输入信号的结构，与第一示范性实施例中的结构相同。
与第一示范性实施例相同，从内部电路4向电平转换器170输入的控制信号S1执行控制传输电路导通和断开操作。另一方面，从外部端子114提供的Vex电压电位，根据具体的操作模式，提供固定的电压电位。表2示出了具体实例。
[表2]
 
控制信号S1 TOUT BOUT 第一传输电路51
0 GND Vex 断开
1 Vex GND 导通
如表2所示，当控制信号S1为0时，第一传输电路51断开；以及当控制信号S1为1时，第一传输电路51导通。在第一传输电路51处于导通状态的情况下，外部端子114向TOUT侧提供电压电位Vex；以及BOUT侧达到GND(地)电位。通过根据具体操作模式改变电压电位Vex的值，可以改变信号传输方向。
在第二示范性实施例中，在图8所示的结构中，电平转换器170连接到第二传输电路52至第八传输电路58。利用这种结构允许在第一传输电路51至第八传输电路58中单独控制导通/断开信号，并且因此用作切换信号传输路径的装置。
第二示范性实施例的半导体集成电路器件102中的实际操作模式和存储芯片功能测试模式沿着与第一示范性实施例相同的路径实施。然而模拟测试模式通过利用旁路线路BL13、BL24(见图7中的虚线路径)实现。在模拟测试模式中，第一传输电路51至第四传输电路54断开，且第五传输电路55至第八传输电路58导通以便形成信号传输路径，其中用于从外部端子11、12访问存储芯片3的信号，将改变测试电路6内的幅度的输入/输出缓冲器旁路。
例如通过检测在从外部端子11施加特定电压时的电流流动量来执行模拟测试，如由图7中的虚线所示。将施加到外部端子11的特定电压提供给外部连接端子21，且进一步提供给测试处理器电路5。然后通过旁路线路BL13将电压从测试处理器电路5内的第一线路L1提供到第二线路L2。如已描述的，第五传输电路55和第八传输电路58在旁路线路BL13上处于导通状态。然后将电压提供到逻辑芯片2的存储器连接端子31，且将电压进一步提供到存储器端子41。然后可以通过确定此时流动的电流量是否在该规格内来找出缺陷产品。在从外部端子12的存储器端子42路径上以相同的方式执行模拟测试(见图7中的点划线路径箭头)。
模拟测试是通过检测从外部端子11发送特定信号时的波形来进行。在该情况下，进行这种测试需要输入测试信号的外部端子和用于检测的外部端子。一个实例描述了利用外部端子11作为输入侧引脚的外部端子11和利用外部端子12作为检测侧的引脚的情形。施加到外部端子11的测试信号通过旁路线路BL13沿着路线(图7中示出的虚线)经过且提供到存储器端子41。存储器端子41通过图中未示出的线路连接至存储器端子42。然后外部端子12通过旁路线路BL24检测提供到存储器端子12的信号。此时可以通过确定波形是否在该规格内来检测缺陷产品。
不存在安装在从测试器(图中未示出)到存储芯片3的路径上的测试选择多路复用器(选择器)或逻辑输入/输出驱动器(缓冲器)，其用作旁路线路采用的信号传输路径。因此可以在逻辑芯片和存储芯片之间的线路上实施模拟测试。在产品装运之前可以以这种方式实施模拟测试，例如泄漏试验。
除了存储芯片功能测试之外，可以对第二示范性实施例的半导体集成电路器件102执行存储芯片模拟测试，因而可以以高精度检测缺陷产品。因此可以提供高可靠性半导体集成电路器件。
[第三示范性实施例]
除了以下方面之外，第三示范性实施例的半导体集成电路器件与第一示范性实施例的半导体集成电路器件的基本结构相同。也就是说，与旁路线路被形成为在接合存储芯片3和逻辑芯片2的两对端子之间穿过的第一示范性实施例相比，第三示范性实施例的不同点在于：旁路线路形成在接合存储芯片3和逻辑芯片2的三对端子之间。
图9是示出第三示范性实施例的半导体集成电路器件中的测试电路206的框图。在第三示范性实施例中形成三个旁路线路。更具体地，这些旁路线路是BL16、BL23和BL54。在测试处理器电路5内的旁路线路BL16被构造成将改变(信号)幅度的测试电路6内的输入/输出缓冲器旁路，且在测试电路的端部处进一步连接第一线路L1和第六线路L6。以相同的方式构造测试处理器电路5内的旁路线路BL23，以将改变(信号)幅度的测试电路6内的输入/输出缓冲器旁路，且在测试电路的端部处进一步构造成连接第二线路L2和第三线路L3。而且，测试处理器电路5内的旁路线路BL54被构造成将改变(信号)幅度的测试电路6内的输入/输出缓冲器旁路，而且在测试电路端部处连接第五旁路线路L5和第四旁路线路L4。
第五传输电路55和第十三传输电路255形成在旁路线路BL16上。第六传输电路56和第七传输电路57以相同的方式形成在旁路线路BL23上。此外，在旁路线路BL54上形成第十一传输电路253和第十二传输电路254。在从旁路线路BL54分支的第五线路L5随后的点和正好在测试电路206之前的点之间形成第九传输电路251。第十传输电路252以相同的方式形成在从旁路线路BL16分支的第六线路L6随后的点和正好在测试电路206之前的点之间。
用于评估访问第三示范性实施例的半导体集成电路器件的存储芯片的特性的实际操作模式、存储芯片功能测试模式、存储芯片模拟测试模式和模拟电平测试模式可以通过与第三示范性实施例相同的方法来实施。在第三示范性实施例的半导体集成电路器件中，即使存在接合逻辑芯片和存储芯片的奇数端子对，也可以在不同于存储芯片功能测试(路径)的信号传输路径上的端子之间形成旁路线路，因此可以执行与第一示范性实施例相同的测试，且实现相同的效果。
此外，注意申请人的意图是即使随后在审查期间进行的修改，也包含所有权利要求要素的等效物。

Claims (14)

1.一种半导体集成电路器件，包括：
第一芯片，包括内部电路；
第二芯片，能够仅经由所述第一芯片被访问；
测试处理器电路，其从外部端子访问所述第二芯片和测试所述第二芯片，所述测试处理器电路电连接到所述第一芯片内的所述内部电路；
测试电路，形成在所述测试处理器电路内部，包括用于访问所述第二芯片的信号的输入/输出缓冲器；
旁路线路，形成在所述测试处理器电路内，用于将信号从所述第一芯片传输到所述第二芯片，同时将所述输入/输出缓冲器旁路；以及
开关，在经由所述输入/输出缓冲器的信号传输路径和经由所述旁路线路的信号传输路径之间切换。
2.根据权利要求1所述的半导体集成电路器件，其中形成所述旁路线路，从而使用所述第一芯片上的不同端子，通过经由所述旁路线路的信号传输路径和通过经由所述输入/输出缓冲器的信号传输路径来访问所述第二芯片。
3.根据权利要求1所述的半导体集成电路器件，
其中所述开关是传输电路，以及
其中所述传输电路形成在所述测试处理器电路内、在所述测试电路的前一级和后一级处，并且用于所述旁路线路。
4.根据权利要求1所述的半导体集成电路器件，
其中所述第一芯片包括逻辑芯片，所述第二芯片包括存储芯片。
5.根据权利要求1所述的半导体集成电路器件，
其中仅经由所述第一芯片访问所述第二芯片。
6.一种用于半导体集成电路器件的测试方法，包括：
第一芯片，包括内部电路；
第二芯片，能够经由所述第一芯片被访问；
测试处理器电路，电连接至所述第一芯片内的所述内部电路，用于从外部端子访问所述第二芯片和测试所述第二芯片；
测试电路，形成在所述测试处理器电路内部，包括用于访问所述第二芯片的信号的输入/输出缓冲器；
旁路线路，形成在所述测试处理器电路内，用于将信号从所述第一芯片传输至所述第二芯片，同时将所述输入/输出缓冲器旁路；以及
开关，在经由所述输入/输出缓冲器的信号传输路径和经由所述旁路线路的信号传输路径之间切换，
所述测试方法包括：
从所述外部端子通过旁路线路对所述第二芯片上的输入/输出端子进行模拟测试。
7.如权利要求6所述的测试方法，进一步包括：
从所述外部端子输入信号；
使所述信号通过经由所述输入/输出缓冲器的信号传输路径和经由所述旁路线路的信号传输路径；以及
从与输入所述信号的外部端子不同的外部端子以模拟电平检测输出信号。
8.根据权利要求6所述的半导体集成电路器件，
其中仅经由所述第一芯片访问所述第二芯片。
9.一种系统级封装(SIP)，包括：
外部端子；
存储芯片；以及
逻辑芯片，所述逻辑芯片包括：
内部电路；
第一端子，耦合到所述SIP的外部端子；
第二端子，耦合到所述存储芯片；
测试电路，具有耦合在第一节点和第二节点之间的逻辑路径，所述第一节点耦合到所述第一端子，所述第二节点耦合到所述第二端子，以及所述逻辑路径受所述内部电路控制；以及
旁路路径，耦合在所述第一节点和所述第二节点之间而没有通过所述逻辑路径。
10.如权利要求9所述的SIP，其中：
所述第一端子包括第一信号端子和第二信号端子；
所述第一节点包括耦合到所述第一信号端子的第一信号节点和耦合到所述第二信号端子的第二信号节点；
所述第二节点包括第三信号节点和第四信号节点；
所述逻辑路径包括第一逻辑路径和第二逻辑路径；
所述第一逻辑路径耦合在所述第一信号节点和所述第三信号节点之间；以及
所述第二逻辑路径耦合在所述第二信号节点和所述第四信号节点之间。
11.如权利要求10所述的SIP，其中：
所述旁路路径包括：
第一旁路路径，耦合在所述第一信号节点和所述第四信号节点之间而没有通过所述第一逻辑路径或所述第二逻辑路径；以及
第二旁路路径，耦合在所述第二信号节点和所述第三信号节点之间而没有通过所述第一逻辑路径或所述第二逻辑路径。
12.如权利要求10所述的SIP，其中：
所述旁路路径包括：
第一旁路路径，耦合在所述第一信号节点和所述第三信号节点之间而没有通过所述第一逻辑路径或所述第二逻辑路径；以及
第二旁路路径，耦合在所述第二信号节点和所述第四信号节点之间而没有通过所述第一逻辑路径或所述第二逻辑路径。
13.如权利要求9所述的SIP，其中：
所述第一端子包括第一信号端子、第二信号端子和第三信号端子；
所述第一节点包括耦合到所述第一信号端子的第一信号节点、耦合到所述第二信号端子的第二信号节点和耦合到所述第三信号端子的第三信号节点；
所述第二节点包括第四信号节点、第五信号节点和第六信号节点；
所述逻辑路径包括第一逻辑路径、第二逻辑路径和第三逻辑路径；
所述第一逻辑路径耦合在所述第一信号节点和所述第四信号节点之间；
所述第二逻辑路径耦合在所述第二信号节点和所述第五信号节点之间；以及
所述第三逻辑路径耦合在所述第三信号节点和所述第六信号节点之间。
14.如权利要求13所述的SIP，其中：
所述旁路路径包括：
第一旁路路径，耦合在所述第一信号节点和所述第六信号节点之间而没有通过所述第一逻辑路径、所述第二逻辑路径或所述第三逻辑路径；以及
第二旁路路径，耦合在所述第二信号节点和所述第四信号节点之间而没有通过所述第一逻辑路径、所述第二逻辑路径或所述第三逻辑路径；以及
第三旁路路径，耦合在所述第三信号节点和所述第五信号节点之间而没有通过所述第一逻辑路径、所述第二逻辑路径或所述第三逻辑路径。
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