CN113884863B

CN113884863B - 芯片及芯片测试方法

Info

Publication number: CN113884863B
Application number: CN202111461773.6A
Authority: CN
Inventors: 不公告发明人
Original assignee: Beijing Bilin Technology Development Co ltd; Shanghai Biren Intelligent Technology Co Ltd
Current assignee: Beijing Bilin Technology Development Co ltd; Shanghai Bi Ren Technology Co ltd
Priority date: 2021-12-03
Filing date: 2021-12-03
Publication date: 2022-02-22
Anticipated expiration: 2041-12-03
Also published as: CN113884863A; TWI792960B; TW202323845A; US20230176118A1

Abstract

本发明提供一种芯片及芯片测试方法。芯片包括接收端电路以及测试电路。接收端电路包括信号接收单元以及信号凸块。信号凸块耦接信号接收单元。测试电路耦接信号接收单元以及信号凸块之间的电路节点。测试电路包括数字至模拟转换器、第一电阻以及单位增益缓冲器。第一电阻的第一端耦接所述电路节点。单位增益缓冲器的输出端耦接第一电阻的第二端。单位增益缓冲器的第一输入端耦接数字至模拟转换器的输出端。单位增益缓冲器的第二输入端耦接单位增益缓冲器的输出端。本发明的芯片及芯片测试方法可实现有效的芯片测试功能。

Description

芯片及芯片测试方法

技术领域

本发明涉及一种测试技术，尤其是一种芯片及芯片测试方法。

背景技术

随着对于芯片的计算量的需求的提升，对于单芯片系统（System on a Chip，SOC）的带宽和延迟的要求以及对于序列器/解除序列器（SERializer/DESerializer，SERDES）协议的速度也越来越高。对此，传统的芯片的接收端必须设计大面积的信号凸块，来因应在高速芯片的制造过程中的可测试性设计（Design for Testability，DFT）的需求，使其可进行相关的电气测试。因此，传统的芯片的接收端电路通常占有大面的信号凸块而造成电路空间的浪费，并且还会有较高的寄生电容的影响。

发明内容

本发明是针对一种芯片及芯片测试方法，可实现有效的芯片的信号接收端的电气测试功能。

根据本发明的实施例，本发明的芯片包括接收端电路以及测试电路。接收端电路包括信号接收单元以及信号凸块。信号凸块耦接信号接收单元。测试电路，耦接所述信号接收单元以及所述信号凸块之间的电路节点。测试电路包括数字至模拟转换器、第一电阻以及单位增益缓冲器。第一电阻的第一端耦接电路节点。单位增益缓冲器的输出端耦接第一电阻的第二端。单位增益缓冲器的第一输入端耦接数字至模拟转换器的输出端。单位增益缓冲器的第二输入端耦接单位增益缓冲器的输出端。

根据本发明的实施例，本发明的芯片测试方法适于测试芯片。芯片包括接收端电路以及测试电路。接收端电路包括信号接收单元以及信号凸块。信号接收单元耦接信号凸块。测试电路耦接信号接收单元以及信号凸块之间的电路节点。测试电路包括模拟至数字转换器、第一电阻以及单位增益缓冲器。第一电阻的第一端耦接电路节点。单位增益缓冲器的输出端耦接第一电阻的第二端。单位增益缓冲器的第一输入端耦接模拟至数字转换器的输出端。单位增益缓冲器的第二输入端耦接单位增益缓冲器的输出端。芯片测试方法包括以下步骤：当模拟至数字转换器的输入端接收数字测试信号时，通过模拟至数字转换器的输出端输出第一直流电平测试信号至单位增益缓冲器的第一输入端；通过单位增益缓冲器的输出端输出第二直流电平测试信号；以及通过信号接收单元经由电路节点接收第二直流电平测试信号。

基于上述，本发明的芯片及芯片测试方法，可在芯片内的信号接收端设置测试电路，以实现有效的信号接收端的电气测试功能。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。

附图说明

图1是本发明的第一实施例的芯片的电路示意图；

图2是本发明的第一实施例的芯片测试方法的流程图；

图3是本发明的第二实施例的芯片的电路示意图；

图4是本发明的第二实施例的芯片测试方法的流程图；

图5是本发明的第三实施例的芯片的电路示意图；

图6是本发明的第三实施例的芯片测试方法的流程图；

图7是本发明的第四实施例的芯片的电路示意图；

图8是本发明的第五实施例的芯片的电路示意图；

图9是本发明的第六实施例的芯片的电路示意图。

附图标记说明

100、300、500、700、800、900：芯片；

101：数字测试信号；

102：第一直流电平测试信号；

103：第二直流电平测试信号；

110、310、510、710、810、910：接收端电路；

111、311、511、711、811、911：信号接收单元；

112、113、312、313、512、513、712、713、812、813、912、913、：信号凸块；

120、320、520、720、820、920：测试电路；

121、321、521、721、821、921：单位增益缓冲器；

122、322、522、722、822、922：第一电阻；

123、323、523、723、823、923：电容；

124、524、724、824：数字至模拟转换器；

301：接收端模拟测试信号；

302：发送端模拟测试信号；

303：第一模拟测试信号；

304：第二模拟测试信号；

325、725、925：多路复用器；

501：数字导通信号；

502：漏电流信号；

503：数字测试信号；

526、726、826：模拟测试凸块；

527、827、827：开关电路；

528、828、928：第二电阻；

529、829、929：模拟至数字转换器；

S210~S230、S410~S420、S610~S630：步骤；

N1：电路节点。

具体实施方式

现将详细地参考本发明的示范性实施例，示范性实施例的实例说明于附图中。只要有可能，相同组件符号在图式和描述中用来表示相同或相似部分。

图1是本发明的第一实施例的芯片的电路示意图。参考图1，芯片100包括接收端电路110以及测试电路120。测试电路120可对接收端电路110进行电气测试。在本实施例中，接收端电路110包括信号接收单元111以及信号凸块（signal bump）112、113。信号接收单元111耦接信号凸块112、113。在本发明的一些实施例中，接收端电路110可包括一个或多个信号凸块，而不限于图1所示。在本实施例中，测试电路120耦接信号接收单元111以及信号凸块112、113之间的电路节点N1。测试电路120包括单位增益缓冲器（Unit gain buffer）121（或称电压随耦器）、第一电阻122、电容123以及数字至模拟转换器（Digital to analogconverter，DAC）124。第一电阻122的第一端耦接电路节点N1。单位增益缓冲器124的输出端耦接第一电阻122的第二端。单位增益缓冲器124的第一输入端耦接数字至模拟转换器124的输出端。单位增益缓冲器124的第二输入端耦接单位增益缓冲器124的输出端。电容123的第一端耦接第一电阻122的第二端。电容123的第二端耦接参考电压（例如接地端电压）。

在本实施例中，第一电阻122可为大电阻，例如具有1K欧姆（ohm）。第一电阻122可用于隔离接收端电路110以及测试电路120。电容123可对从测试电路120传输至接收端电路110的电路节点N1的信号进行滤波，以滤除噪声（noise）。在本实施例中，测试电路120可操作在直流电平测试模式，以发送第一直流电平测试信号至接收端电路110的信号接收单元111，以使信号接收单元111可产生对应的测试信号供芯片100内的相关处理电路或外部信号测试设备来分析之。

图2是本发明的第一实施例的芯片测试方法的流程图。参考图1及图2，芯片100可执行如以下步骤S210~S230，以实现直流电平测试功能。在步骤S210，当数字至模拟转换器124的输入端接收数字测试信号101时（决定用于测试的直流电平），数字至模拟转换器124的输出端输出第一直流电平测试信号102至单位增益缓冲器121的第一输入端。在本实施例中，第一直流电平测试信号102为模拟信号。在步骤S220，单位增益缓冲器121的输出端输出第二直流电平测试信号103（电压信号）。对此，轨到轨（rail-to-rail）的单位增益缓冲器121的输出端可输出具有低噪声及良好线性特性的第二直流电平测试信号103。在步骤S230，信号接收单元111经由电路节点N1接收第二直流电平测试信号103。在本实施例中，使芯片100内的相关处理电路或外部信号测试设备来分析第二直流电平测试信号103，以获得芯片100的接收端电路110的有关于直流电平信号的电气测试结果。

另外，在本发明的一些实施例中，在直流电平测试模式中，信号接收单元111可用于接收差分信号。换言之，信号接收单元111可包括第一输入端以及第二输入端。信号接收单元111的第一输入端可经由电路节点N1耦接信号凸块112、113，并且信号接收单元111的第二输入端经由另一电路节点耦接至少另一信号凸块。芯片100还可包括另一测试电路（与测试电路120具有相同电路配置），并且另一测试电路耦接所述另一电路节点。如此一来，信号接收单元111的第一输出端以及第二输出端可接收分别经由不同测试电路提供的差分测试信号来分开进行直流电平测试。

图3是本发明的第二实施例的芯片的电路示意图。参考图3，芯片300包括接收端电路310以及测试电路320。测试电路320可对接收端电路310进行电气测试。在本实施例中，接收端电路310包括信号接收单元311以及信号凸块312、313。信号接收单元311耦接信号凸块312、313。在本发明的一些实施例中，接收端电路310可包括一个或多个信号凸块，而不限于图3所示。在本实施例中，测试电路320耦接信号接收单元311以及信号凸块312、313之间的电路节点N1。测试电路320包括单位增益缓冲器321、第一电阻322、电容323、多路复用器（Mulitplexer，MUX）325以及模拟测试凸块326。多路复用器325的输出端耦接单位增益缓冲器321的第一输入端。多路复用器325的第一输入端耦接模拟测试凸块326，以通过模拟测试凸块326接收外部的测试信号产生装置所提供的接收端模拟测试信号301。多路复用器325的第二输入端接收发送端模拟测试信号302。

在本实施例中，多路复用器325根据切换信号决定输出接收端模拟测试信号301或发送端模拟测试信号302，以作为第一模拟测试信号303。单位增益缓冲器321的输出端输出第二模拟测试信号304。信号接收单元311经由电路节点N1接收第二模拟测试信号304。换言之，本实施例的测试电路320可根据芯片300外部的测试信号产生装置所提供的接收端模拟测试信号301进行接收端电路310的测试。或是，本实施例的测试电路320可根据芯片300的输出端输出发送端模拟测试信号302，且经由外部回环后进行接收端电路310的测试。

在本发明的另一些实施例中，测试电路320也可不包括多路复用器325以及模拟测试凸块326，而是直接通过单位增益缓冲器321的第一输入端接收第一模拟测试信号303。

在本实施例中，接收端电路310以及测试电路320中具有部分电路组件与图1相同，因此其部分电路组件的说明可参照上述图1实施例的说明，而在此不多加赘述。在本实施例中，测试电路320可操作在模拟信号测试模式，以接收由芯片300内部的测试信号产生电路所产生的接收端模拟测试信号301，或是接收由芯片300的输出端输出的发送端模拟测试信号302，并可产生对应的测试信号供芯片300内的相关处理电路来分析之。值得注意的是，本实施例所述的接收端模拟测试信号301以及发送端模拟测试信号302可分别为一种低速CMOS信号。

图4是本发明的第二实施例的芯片测试方法的流程图。参考图3以及图4，参考图3及图4，芯片300可执行如以下步骤S410~S420，以实现低速CMOS信号的测试功能。多路复用器325根据切换信号决定输出接收端模拟测试信号301或发送端模拟测试信号302，以作为第一模拟测试信号303。在步骤S410，当单位增益缓冲器321的第一输入端接收第一模拟测试信号303时，单位增益缓冲器321的输出端输出第二模拟测试信号304。对此，轨到轨的单位增益缓冲器321的输出端可输出具有低噪声及良好线性特性的第二模拟测试信号304。在步骤S420，信号接收单元311经由电路节点N1接收第二模拟测试信号304。在本实施例中，信号接收单元311可接收第二模拟测试信号304来进行信号分析，以获得芯片300的接收端电路310的有关于模拟信号的电气测试结果。

另外，在本发明的一些实施例中，在模拟信号测试模式中，信号接收单元311可用于接收差分信号。换言之，信号接收单元311可包括第一输入端以及第二输入端。信号接收单元311的第一输入端可经由电路节点N1耦接信号凸块312、313，并且信号接收单元311的第二输入端经由另一电路节点耦接至少另一信号凸块。芯片300还可包括另一测试电路（与测试电路320具有相同电路配置），并且另一测试电路耦接所述另一电路节点。如此一来，信号接收单元311的第一输入端以及第二输入端可接收差分测试信号，并且可分别利用不同测试电路来分开进行模拟信号测试。

图5是本发明的第三实施例的芯片的电路示意图。参考图5，芯片500包括接收端电路510以及测试电路520。测试电路520可对接收端电路510进行电气测试。在本实施例中，接收端电路510包括信号接收单元511以及信号凸块512、513。信号接收单元511可包括驱动器电路。信号接收单元511耦接信号凸块512、513。在本发明的一些实施例中，接收端电路510可包括一个或多个信号凸块，而不限于图5所示。在本实施例中，测试电路520耦接信号接收单元511以及信号凸块512、513之间的电路节点N1。测试电路520包括第一电阻522、电容523、数字至模拟转换器524、开关电路527、第二电阻528以及模拟至数字转换器529。第一电阻522的第一端耦接电路节点N1。开关电路527的第一端耦接第一电阻522的第二端。开关电路527的控制端耦接数字至模拟转换器524的输出端。第二电阻528的第一端耦接开关电路527的第二端。第二电阻528的第二端耦接参考电压（例如接地端电压）。模拟至数字转换器529的输入端耦接第二电阻528的第一端。开关电路527可为开关晶体管，但本发明并不限于此。

在本实施例中，接收端电路510以及测试电路520中具有部分电路组件与图1相同，因此其部分电路组件的说明可参照上述图1实施例的说明，而在此不多加赘述。在本实施例中，测试电路520可操作在漏电流测试模式，以侦测由接收端电路510的所产生的漏电流，并可产生对应的测试信号供芯片500内的相关处理电路或外部信号测试设备来分析之。

图6是本发明的第三实施例的芯片测试方法的流程图。参考图5及图6，芯片500可执行如以下步骤S610~S630，以实现漏电流测试功能。在步骤S610，当数字至模拟转换器524的输入端接收数字导通信号501时，数字至模拟转换器524的输出端输出模拟导通信号至开关电路527的控制端，以导通开关电路527。并且，当信号接收单元511发生漏电情形时，模拟至数字转换器529可接收到漏电流信号502。漏电流信号502是指流经开关电路527以及第二电阻528的漏电流，而在第二电阻528上的所产生的跨压结果。漏电流信号502是一个用于表示漏电流大小的电压数值的信号。在步骤S620，开关电路527的第一端接收流经电路节点N1的漏电流信号502。在步骤S630，模拟至数字转换器529根据漏电流信号502从输出端输出数字测试信号503。在本实施例中，模拟至数字转换器524可将模拟的漏电流信号502转换为数字测试信号503，以使芯片500内的相关处理电路或外部信号测试设备来可分析数字测试信号503，以获得芯片500的接收端电路510的有关于漏电流的电气测试结果。

值得注意的是，数字测试信号503为模拟至数字转换器524输出的读数，其可为电压值。因此，将其电压值除以第二电阻528的电阻值，则可获得漏电值。

另外，在本发明的一些实施例中，在漏电流测试模式中，信号接收单元511可用于接收共模测试信号。换言之，信号接收单元511可包括第一输入端以及第二输入端。信号接收单元511的第一输入端可经由电路节点N1耦接信号凸块512、513，并且信号接收单元511的第二输出端经由另一电路节点耦接至少另一信号凸块。芯片500还可包括另一测试电路（与测试电路520具有相同电路配置），并且另一测试电路耦接所述另一电路节点。如此一来，信号接收单元511的第一输入端以及第二输入端可输入共模测试信号，并且可分别经由不同测试电路来分开进行漏电流测试。

图7是本发明的第四实施例的芯片的电路示意图。参考图7，芯片700包括接收端电路710以及测试电路720。测试电路720可对接收端电路710进行电气测试。在本实施例中，接收端电路710包括信号接收单元711以及信号凸块712、713。信号接收单元711耦接信号凸块712、713。在本发明的一些实施例中，接收端电路710可包括一个或多个信号凸块，而不限于图7所示。在本实施例中，测试电路720耦接信号接收单元711以及信号凸块712、713之间的电路节点N1。测试电路720包括单位增益缓冲器721、第一电阻722、电容723、数字至模拟转换器724、多路复用器725以及模拟测试凸块726。第一电阻722的第一端耦接电路节点N1。单位增益缓冲器721的输出端耦接第一电阻722的第二端。单位增益缓冲器721的第一输入端耦接数字至模拟转换器724的输出端。单位增益缓冲器721的第二输入端耦接单位增益缓冲器721的输出端。电容723的第一端耦接第一电阻722的第二端。电容723的第二端耦接参考电压（例如接地端电压）。多路复用器725的输出端耦接单位增益缓冲器721的第一输入端。多路复用器725的第一输入端耦接模拟测试凸块726，以接收外部的模拟测试信号产生装置所提供的接收端模拟测试信号。多路复用器725的第二输入端接收发送端模拟测试信号。

在本实施例中，接收端电路710以及测试电路720中具有部分电路组件与图1及图3相同，因此其部分电路组件的说明可参照上述图1及图3实施例的说明，而在此不多加赘述。

值得注意的是，本实施例的芯片700的测试电路720可执行如上述图2实施例的步骤S210~S230，以实现直流电平测试功能，或者可执行如上述图4实施例的步骤S410~S420，以实现模拟信号测试功能。本实施例的芯片700可选择性执行在直流电平测试模式或模拟信号测试模式。对此，关于直流电平测试模式的具体实施方式可参照上述图1及图2实施例的说明，并且关于模拟信号测试模式的具体实施方式可参照上述图3及图4实施例的说明，因此不多加赘述。

图8是本发明的第五实施例的芯片的电路示意图。参考图8，芯片800包括接收端电路810以及测试电路820。测试电路820可对接收端电路810进行电气测试。在本实施例中，接收端电路810包括信号接收单元811以及信号凸块812、813。信号接收单元811耦接信号凸块812、813。在本发明的一些实施例中，接收端电路810可包括一个或多个信号凸块，而不限于图8所示。在本实施例中，测试电路820耦接信号接收单元811以及信号凸块812、813之间的电路节点N1。测试电路820包括单位增益缓冲器821、第一电阻822、电容823、数字至模拟转换器824、开关电路827、第二电阻828以及模拟至数字转换器829。第一电阻822的第一端耦接电路节点N1。单位增益缓冲器821的输出端耦接第一电阻822的第二端。单位增益缓冲器821的第一输入端耦接数字至模拟转换器824的输出端。单位增益缓冲器821的第二输入端耦接单位增益缓冲器821的输出端。电容823的第一端耦接第一电阻822的第二端。电容823的第二端耦接参考电压（例如接地端电压）。开关电路827的第一端耦接第一电阻822的第二端。开关电路827的控制端耦接数字至模拟转换器824的输出端。第二电阻828的第一端耦接开关电路827的第二端。第二电阻828的第二端耦接参考电压（例如接地端电压）。模拟至数字转换器829的输入端耦接第二电阻828的第一端。开关电路827可为开关晶体管，但本发明并不限于此。

在本实施例中，接收端电路810以及测试电路820中具有部分电路组件与图1及图5相同，因此其部分电路组件的说明可参照上述图1及图5实施例的说明，而在此不多加赘述。

值得注意的是，本实施例的芯片800的测试电路820可执行如上述图2实施例的步骤S210~S230，以实现直流电平测试功能，或者可执行如上述图6实施例的步骤S610~S630，以实现漏电流测试功能。本实施例的芯片800可选择性执行在直流电平测试模式或漏电流测试模式。对此，关于直流电平测试模式的具体实施方式可参照上述图1及图2实施例的说明，并且关于漏电流测试模式的具体实施方式可参照上述图5及图6实施例的说明，因此不多加赘述。

图9是本发明的第六实施例的芯片的电路示意图。参考图9，芯片900包括接收端电路910以及测试电路920。测试电路920可对接收端电路910进行电气测试。在本实施例中，接收端电路910包括信号接收单元911以及信号凸块912、913。信号接收单元911耦接信号凸块912、913。在本发明的一些实施例中，接收端电路910可包括一个或多个信号凸块，而不限于图9所示。在本实施例中，测试电路920耦接信号接收单元911以及信号凸块912、913之间的电路节点N1。测试电路920包括单位增益缓冲器921、第一电阻922、电容923、单位增益缓冲器921、多路复用器925、模拟测试凸块926、开关电路927、第二电阻928以及模拟至数字转换器929。第一电阻922的第一端耦接电路节点N1。单位增益缓冲器921的输出端耦接第一电阻922的第二端。单位增益缓冲器921的第一输入端耦接数字至模拟转换器924的输出端。单位增益缓冲器921的第二输入端耦接单位增益缓冲器921的输出端。电容923的第一端耦接第一电阻922的第二端。电容923的第二端耦接参考电压（例如接地端电压）。开关电路927的第一端耦接第一电阻922的第二端。多路复用器925的输出端耦接单位增益缓冲器921的第一输入端。多路复用器925的第一输入端耦接模拟测试凸块926，以接收外部的测试信号产生装置所提供的接收端模拟测试信号。多路复用器925的第二输入端接收发送端模拟测试信号。开关电路927的控制端耦接数字至模拟转换器924的输出端。第二电阻928的第一端耦接开关电路927的第二端。第二电阻928的第二端耦接参考电压（例如接地端电压）。模拟至数字转换器929的输入端耦接第二电阻928的第一端。开关电路927可为开关晶体管，但本发明并不限于此。

在本实施例中，接收端电路910以及测试电路920中具有部分电路组件与图1、图3及图5相同，因此其部分电路组件的说明可参照上述图1、图3及图5实施例的说明，而在此不多加赘述。

值得注意的是，本实施例的芯片900的测试电路920可执行如上述图2实施例的步骤S210~S230，以实现直流电平测试功能，或者可执行如上述图4实施例的步骤S410~S420，以实现模拟信号测试功能，或者可执行如上述图6实施例的步骤S610~S630，以实现漏电流测试功能。本实施例的芯片900可选择性执行在直流电平测试模式或漏电流测试模式。对此，关于直流电平测试模式的具体实施方式可参照上述图1及图2实施例的说明，关于模拟信号测试模式的具体实施方式可参照上述图3及图4实施例的说明，并且关于漏电流测试模式的具体实施方式可参照上述图5及图6实施例的说明，因此不多加赘述。

综上所述，本发明的芯片及芯片测试方法，可透过在芯片内的信号接收端设置有测试电路，以使芯片在制造过程中的可测试性设计过程中可通过测试电路进行相关的电气测试，而无须使用外部测试设备的探针对芯片的接收端电路的信号凸块进行接触与测试。因此，本发明的芯片及芯片测试方法可有效降低芯片的信号接收端的信号凸块的设置面积需求，可降低寄生电容的影响，并且还可提升芯片的信号传输速度。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims

1.一种芯片，其特征在于，包括：

接收端电路，包括：

信号接收单元；以及

信号凸块，耦接所述信号接收单元；以及

测试电路，耦接所述信号接收单元以及所述信号凸块之间的电路节点，并且所述测试电路包括：

数字至模拟转换器；

第一电阻，其中所述第一电阻的第一端耦接所述电路节点；以及

单位增益缓冲器，其中所述单位增益缓冲器的输出端耦接所述第一电阻的第二端，所述单位增益缓冲器的第一输入端耦接所述数字至模拟转换器的输出端，并且所述单位增益缓冲器的第二输入端耦接所述单位增益缓冲器的所述输出端。

2.根据权利要求1所述的芯片，其特征在于，当所述数字至模拟转换器的输入端接收数字测试信号时，所述数字至模拟转换器的所述输出端输出第一直流电平测试信号至所述单位增益缓冲器的所述第一输入端，

其中所述单位增益缓冲器的所述输出端输出第二直流电平测试信号，以使所述信号接收单元经由所述电路节点接收所述第二直流电平测试信号。

3.根据权利要求1所述的芯片，其特征在于，当所述单位增益缓冲器的所述第一输入端接收第一模拟测试信号时，所述单位增益缓冲器的所述输出端输出第二模拟测试信号，并且所述信号接收单元经由所述电路节点接收所述第二模拟测试信号。

4.根据权利要求3所述的芯片，其特征在于，所述测试电路还包括：

多路复用器，其中所述多路复用器的输出端耦接所述单位增益缓冲器的所述第一输入端，所述多路复用器的第一输入端耦接模拟测试凸块，以接收接收端模拟测试信号，并且所述多路复用器的第二输入端接收发送端模拟测试信号，

其中所述多路复用器根据切换信号决定输出所述接收端模拟测试信号或所述发送端模拟测试信号，以作为所述第一模拟测试信号。

5.根据权利要求4所述的芯片，其特征在于，所述测试电路还包括：

开关电路，其中所述开关电路的第一端耦接所述第一电阻的所述第二端，并且所述开关电路的控制端耦接所述数字至模拟转换器的所述输出端；

第二电阻，其中所述第二电阻的第一端耦接所述开关电路的第二端，并且所述第二电阻的第二端耦接第一参考电压；以及

模拟至数字转换器，其中所述模拟至数字转换器的输入端耦接所述第二电阻的所述第一端。

6.根据权利要求5所述的芯片，其特征在于，当所述数字至模拟转换器的输入端接收数字导通信号时，所述数字至模拟转换器的所述输出端输出模拟导通信号至所述开关电路的所述控制端，以导通所述开关电路，

其中所述开关电路的所述第一端接收流经所述电路节点的漏电流信号，以使所述模拟至数字转换器根据所述漏电流信号从所述模拟至数字转换器的输出端输出数字测试信号。

7.根据权利要求5所述的芯片，其特征在于，所述开关电路为开关晶体管。

8.根据权利要求1所述的芯片，其特征在于，所述测试电路还包括：

9.根据权利要求8所述的芯片，其特征在于，当所述数字至模拟转换器的输入端接收数字导通信号时，所述数字至模拟转换器的所述输出端输出模拟导通信号至所述开关电路的所述控制端，以导通所述开关电路，

10.根据权利要求8所述的芯片，其特征在于，所述开关电路为开关晶体管。

11.根据权利要求1所述的芯片，其特征在于，所述测试电路还包括：

电容，其中所述电容的第一端耦接所述第一电阻的所述第二端，并且所述电容的第二端耦接第二参考电压。

12.根据权利要求1所述的芯片，其特征在于，所述信号接收单元的第一输入端经由所述电路节点耦接所述信号凸块，并且所述信号接收单元的第二输入端经由另一电路节点耦接另一信号凸块，

其中所述芯片还包括另一测试电路，并且所述另一测试电路耦接所述另一电路节点。

13.根据权利要求12所述的芯片，其特征在于，当所述测试电路以及所述另一测试电路分别进行测试操作时，所述信号接收单元通过所述第一输入端以及所述第二输入端接收差分测试信号或共模测试信号。

14.根据权利要求1所述的芯片，其特征在于，所述信号凸块的数量为一个或多个。

15.一种芯片测试方法，其特征在于，所述芯片包括接收端电路以及测试电路，所述接收端电路包括信号接收单元以及信号凸块，所述信号接收单元耦接所述信号凸块，所述测试电路耦接所述信号接收单元以及所述信号凸块之间的电路节点，所述测试电路包括模拟至数字转换器、第一电阻以及单位增益缓冲器，所述第一电阻的第一端耦接所述电路节点，所述单位增益缓冲器的输出端耦接所述第一电阻的第二端，所述单位增益缓冲器的第一输入端耦接所述模拟至数字转换器的输出端，所述单位增益缓冲器的第二输入端耦接所述单位增益缓冲器的所述输出端，所述芯片测试方法包括：

当所述模拟至数字转换器的输入端接收数字测试信号时，通过所述模拟至数字转换器的所述输出端输出第一直流电平测试信号至所述单位增益缓冲器的所述第一输入端；

通过所述单位增益缓冲器的所述输出端输出第二直流电平测试信号；以及

通过所述信号接收单元经由所述电路节点接收所述第二直流电平测试信号。

16.根据权利要求15所述的芯片测试方法，其特征在于，还包括：

当所述单位增益缓冲器的所述第一输入端接收第一模拟测试信号时，通过所述单位增益缓冲器的所述输出端输出第二模拟测试信号；以及

通过所述信号接收单元经由所述电路节点接收所述第二模拟测试信号。

17.根据权利要求16所述的芯片测试方法，其特征在于，所述测试电路还包括多路复用器，所述多路复用器的输出端耦接所述单位增益缓冲器的所述第一输入端，所述芯片测试方法还包括：

通过所述多路复用器的第一输入端耦接模拟测试凸块，以接收接收端模拟测试信号；

通过所述多路复用器的第二输入端接收发送端模拟测试信号；以及

通过所述多路复用器根据切换信号决定输出所述接收端模拟测试信号或所述发送端模拟测试信号，以作为所述第一模拟测试信号。

18.根据权利要求17所述的芯片测试方法，其特征在于，所述测试电路还包括开关电路、第二电阻以及模拟至数字转换器，所述开关电路的第一端耦接所述第一电阻的所述第二端，所述开关电路的控制端耦接所述数字至模拟转换器的所述输出端，所述第二电阻的第一端耦接所述开关电路的第二端，所述第二电阻的第二端耦接第一参考电压，所述模拟至数字转换器的输入端耦接所述第二电阻的所述第一端，所述芯片测试方法还包括：

当所述数字至模拟转换器的输入端接收数字导通信号时，通过所述数字至模拟转换器的所述输出端输出模拟导通信号至所述开关电路的所述控制端，以导通所述开关电路；

通过所述开关电路的所述第一端接收流经所述电路节点的漏电流信号；以及

通过所述模拟至数字转换器根据所述漏电流信号从所述模拟至数字转换器的输出端输出数字测试信号。

19.根据权利要求16所述的芯片测试方法，其特征在于，所述测试电路还包括开关电路、第二电阻以及模拟至数字转换器，所述开关电路的第一端耦接所述第一电阻的所述第二端，所述开关电路的控制端耦接所述数字至模拟转换器的所述输出端，所述第二电阻的第一端耦接所述开关电路的第二端，所述第二电阻的第二端耦接第一参考电压，所述模拟至数字转换器的输入端耦接所述第二电阻的所述第一端，所述芯片测试方法还包括：

20.根据权利要求15所述的芯片测试方法，其特征在于，所述信号接收单元的第一输入端经由所述电路节点耦接所述信号凸块，并且所述信号接收单元的第二输入端经由另一电路节点耦接另一信号凸块，所述芯片还包括另一测试电路，并且所述另一测试电路耦接所述另一电路节点，所述芯片测试方法还包括：

当所述测试电路以及所述另一测试电路分别进行测试操作时，通过所述信号接收单元通过所述第一输入端以及所述第二输入端接收差分测试信号或共模测试信号。