TWI738937B - 差分時脈信號的測試系統及其方法 - Google Patents
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一種差分時脈信號的測試系統及其方法，透過類比數位轉換器將一組差分時脈信號線的類比信號轉換為數位的第一電壓值及第二電壓值，以及允許上拉電阻及可程式邏輯元件控制差分時脈信號線的電位及電壓，以便可程式邏輯元件讀取到第一電壓值及第二電壓值，並且在兩者其中之一與電壓端點的電壓值相同，或為零伏特或是兩者皆為低電位的情況下，產生相應的訊息以作為測試結果，用以達成提高測試差分時脈信號線的連接狀態的便利性之技術功效。
Description
本發明涉及一種測試系統及其方法，特別是能夠適用於邊界掃描的測試環境，用以測試線路連接狀態之差分時脈信號的測試系統及其方法。
近年來，隨著電子電路的普及與蓬勃發展，為了實現高速率、低雜訊、遠距離及高準確性的傳輸，通常是以差分(Differential)信號傳輸技術來實現，與此同時，高速電路系統的時脈信號基本上也是採用差分時脈(Differential Clock)信號。
一般而言，測試差分信號與差分時脈信號的方式係使用功能測試(Function Test)的方式，例如：使用能夠抓取100MHz的差分時脈信號的晶片，搭配自行開發的韌體來檢測100MHz的差分時脈信號。然而，此一方式不但開發成本居高不下，而且也無法進行單端信號的故障檢測，故具有差分時脈信號線的連接狀態測試不便的問題。
有鑑於此，便有廠商提出邊界測試的技術手段，針對差分信號進行測試，然而，此一方式雖然能夠測試差分信號，但是卻無法在不更動硬體架構的前提下，針對差分時脈信號進行測試。換句話說，在邊界測試的標準：「IEEE
1149.6」中，僅支援測試差分信號但是不支援測試差分時脈信號。因此，仍然無法有效解決差分時脈信號線的連接狀態測試不便的問題。
綜上所述，可知先前技術中長期以來一直存在差分時脈信號線的連接狀態測試不便之問題，因此實有必要提出改進的技術手段，來解決此一問題。
本發明揭露一種差分時脈信號的測試系統及其方法。
首先，本發明揭露一種差分時脈信號的測試系統，應用在邊界掃描(Boundary Scan)的測試環境下，此系統包含：待測單元(Unit Under Test,UUT)及測試單元。所述待測單元用以透過一組差分時脈信號線持續提供差分時脈信號，此組差分時脈信號線包含第一差分時脈信號線及第二差分時脈信號線，並且與接地線一併電性連接至連接器。
接著，所述測試單元包含：第一上拉電阻、第二上拉電阻、類比數位轉換器及可程式邏輯元件。其中，第一上拉電阻的一端電性連接電壓端點，第一上拉電阻的另一端電性連接第一差分時脈信號線；第二上拉電阻的一端電性連接所述電壓端點，第二上拉電阻的另一端電性連接第二差分時脈信號線；類比數位轉換器具有一組類比輸入腳位電性連接此組差分時脈信號線，用以分別將第一差分時脈信號線及第二差分時脈信號線的類比信號轉換為數位信號的第一電壓值及第二電壓值；可程式邏輯元件具有一組輸入輸出腳位用以電性連接此組差分時脈信號線及類比數位轉換器，並且自類比數位轉換器讀取第一電壓值及第二電壓值，當第一電壓值及第二電壓值其中之一與電壓端點的電壓值
相同時，產生相應的開路訊息，當第一電壓值及第二電壓值其中之一為零伏特時，產生相應的接地短路訊息，當未產生開路訊息及接地短路訊息時，先將連接此組差分時脈信號線的所述輸入輸出腳位其中之一設為低電平，再讀取第一電壓值及第二電壓值，並且在第一電壓值及第二電壓值皆為低電平時，產生信號短路訊息。
另外，本發明揭露一種差分時脈信號的測試方法，應用在邊界掃描的測試環境下，其步驟包括：提供待測單元，此待測單元透過一組差分時脈信號線持續提供差分時脈信號，此組差分時脈信號線包含第一差分時脈信號線及第二差分時脈信號線，並且與接地線一併電性連接至連接器；提供測試單元並透過連接器與待測單元電性連接，此測試單元包含第一上拉電阻、第二上拉電阻、類比數位轉換器及可程式邏輯元件，其中，第一上拉電阻及第二上拉電阻的一端電性連接電壓端點，第一上拉電阻的另一端電性連接第一差分時脈信號線，第二上拉電阻的另一端電性連接第二差分時脈信號線，所述類比數位轉換器具有一組類比輸入腳位用以電性連接差分時脈信號線，所述可程式邏輯元件具有一組輸入輸出腳位用以電性連接差分時脈信號線及類比數位轉換器；類比數位轉換器分別將第一差分時脈信號線及第二差分時脈信號線的類比信號轉換為數位信號的第一電壓值及第二電壓值；可程式邏輯元件自類比數位轉換器讀取第一電壓值及第二電壓值，當第一電壓值及第二電壓值其中之一與電壓端點的電壓值相同時，產生相應的開路訊息，當第一電壓值及第二電壓值其中之一為零伏特時，產生相應的接地短路訊息，當未產生開路訊息及接地短路訊息時，先將連接差分時脈信號線的輸入輸出腳位其中之一設為低電平，再讀取第
一電壓值及第二電壓值，並且在第一電壓值及第二電壓值皆為低電平時，產生信號短路訊息。
本發明所揭露之系統與方法如上，與先前技術的差異在於本發明是透過類比數位轉換器將一組差分時脈信號線的類比信號轉換為數位的第一電壓值及第二電壓值，以及允許上拉電阻及可程式邏輯元件控制差分時脈信號線的電位及電壓，以便可程式邏輯元件讀取到第一電壓值及第二電壓值，並且在兩者其中之一與電壓端點的電壓值相同，或為零伏特或是兩者皆為低電位的情況下，產生相應的訊息以作為測試結果。
透過上述的技術手段，本發明可以達成提高測試差分時脈信號線的連接狀態的便利性之技術功效。
110:待測單元
111:第一差分時脈信號線
112:第二差分時脈信號線
113:晶片
120:測試單元
121:第一上拉電阻
122:第二上拉電阻
123:類比數位轉換器
124:可程式邏輯元件
130:連接器
300:終端機
步驟210:提供一待測單元，該待測單元透過一組差分時脈信號線持續提供一差分時脈信號，該組差分時脈信號線包含一第一差分時脈信號線及一第二差分時脈信號線，並且與至少一接地線一併電性連接至一連接器
步驟220:提供一測試單元並透過該連接器與該待測單元電性連接，該測試單元包含一第一上拉電阻、一第二上拉電阻、一類比數位轉換器及一可程式邏輯元件，其中，該第一上拉電阻及該第二上拉電阻的一端電性連接一電壓端點，該第一上拉電阻的另一端電性連接該第一差分時脈信號線，該第二上拉電阻的另一端電性連接該第二差分時脈信號線，該類比數位轉換器具有一組類比輸入腳位用以電性連接該組差分時脈信號線，該可程式邏輯元件具有一組輸入輸出腳位用以電性連接該組差分時脈信號線及該類比數位轉換器
步驟230:該類比數位轉換器分別將該第一差分時脈信號線及該第二差分時脈信號線的類比信號轉換數位信號的一第一電壓值及一第二電壓值
步驟240:該可程式邏輯元件自該類比數位轉換器讀取該第一電壓值及該第二電壓值，當該第一電壓值及該第二電壓值其中之一與該電壓端點的電壓值相同時，產生相應的一開路訊息，當該第一電壓值
及該第二電壓值其中之一為零伏特時，產生相應的一接地短路訊息，當未產生該開路訊息及該接地短路訊息時，先將連接該組差分時脈信號線的該組輸入輸出腳位其中之一設為低電平，再讀取該第一電壓值及該第二電壓值，並且在該第一電壓值及該第二電壓值皆為低電平時，產生一信號短路訊息
第1圖為本發明差分時脈信號的測試系統之系統方塊圖。
第2圖為本發明差分時脈信號的測試方法之方法流程圖。
第3圖為應用本發明偵測差分時脈信號線之示意圖。
第4圖為應用本發明以JTAG指令控制可程式邏輯元件的輸入輸出腳位之示意圖。
以下將配合圖式及實施例來詳細說明本發明之實施方式，藉此對本發明如何應用技術手段來解決技術問題並達成技術功效的實現過程能充分理解並據以實施。
在說明本發明所揭露之差分時脈信號的測試系統及其方法之前，先對本發明所應用的環境作說明，本發明係應用在邊界掃描的測試環境下，用以透過測試單元來測試待測單元上的差分時脈信號線，判斷其是否有開路、與接地線短路、信號線相互短路等錯誤情況，其中，待測單元與測試單元透過連接器相互電性連接，並且可透過聯合測試工作群組(Joint Test Action Group,JTAG)指令控制測試單元的可程式邏輯元件，將其輸入輸出腳位設定為高電平或低電平。
以下配合圖式對本發明差分時脈信號的測試系統及其方法做進一步說明，請先參閱「第1圖」，「第1圖」為本發明差分時脈信號的測試系統之系統方塊圖，應用在邊界掃描的測試環境下，此系統包含：待測單元110及測試單元120。其中，待測單元110用以透過一組差分時脈信號線持續提供差分時脈信號，此組差分時脈信號線包含第一差分時脈信號線111及第二差分時脈信號線112，並且與接地線一併電性連接至連接器。在實際實施上，所述差分時脈信號是由主機板的晶片所產生；所述連接器可以是主機板上的電腦匯流排，如：PCIe(PCI Express)插槽。
至於在測試單元120的部分，其包含：第一上拉電阻121、第二上拉電阻122、類比數位轉換器123及可程式邏輯元件124。其中，第一上拉電阻121的一端電性連接電壓端點，第一上拉電阻121的另一端電性連接第一差分時脈信號線111。在實際實施上，上拉電阻(Pull-up Resistors)是當某輸入端未連接設
備或處於高阻抗的情況下，一種用於保證輸入信號為預期邏輯電平的電阻元件，提供一定的電壓訊號。以此例而言，倘若第一差分時脈信號線111為開路狀態，類比數位轉換器123將得到第一差分時脈信號線111的電壓值為3.3V。另外，所述電壓端點的電壓值可為3.3伏特，類比數位轉換器123的參考電平可為5伏特，可程式邏輯元件124的輸入輸出腳位允許的最高輸入電壓大於3.3伏特。
第二上拉電阻122的一端電性連接所述電壓端點(3.3V)，第二上拉電阻122的另一端電性連接第二差分時脈信號線112。以此例而言，倘若第二差分時脈信號線112為開路狀態，類比數位轉換器123將得到第二差分時脈信號線112的電壓值為3.3V。
類比數位轉換器123具有一組類比輸入腳位用以電性連接差分時脈信號線(即：第一差分時脈信號線111與第二差分時脈信號線112)，並且分別將第一差分時脈信號線111及第二差分時脈信號線112的類比信號轉換為數位信號的第一電壓值及第二電壓值。簡單地說，類比數位轉換器123(Analog to Digital Converter,ADC)是用於將類比形式的連續信號轉換為數位形式的離散信號的元件。
可程式邏輯元件124具有一組輸入輸出腳位用以電性連接差分時脈信號線(即：第一差分時脈信號線111與第二差分時脈信號線112)及類比數位轉換器123，並且自類比數位轉換器123讀取第一電壓值及第二電壓值，當第一電壓值及第二電壓值其中之一與電壓端點的電壓值相同時，產生相應的開路訊息，當第一電壓值及第二電壓值其中之一為零伏特時，產生相應的接地短路訊息，當未產生開路訊息及接地短路訊息時，先將連接差分時脈信號線的輸入輸出腳位其中之一設為低電平，再讀取第一電壓值及第二電壓值，並且在第一
電壓值及第二電壓值皆為低電平時，產生信號短路訊息。在實際實施上，將連接此組差分時脈信號線的輸入輸出腳位其中之一設為低電平可透過遠端的終端機所傳送的JTAG指令來進行控制。另外，在實際實施上，所述可程式邏輯元件124可為複雜可程式邏輯裝置(Complex Programmable Logic Device,CPLD)、現場可程式邏輯閘陣列(Field-Programmable Gate Array,FPGA)等等。特別要說明的是，所述輸入輸出腳位可模擬積體電路匯流排(Inter-Integrated Circuit)以與類比數位轉換器123電性連接，用以自類比數位轉換器123獲得第一差分時脈信號線111及第二差分時脈信號線112的電壓值。
接著，請參閱「第2圖」，「第2圖」為本發明差分時脈信號的測試方法之方法流程圖，應用在邊界掃描的測試環境下，其步驟包括：提供待測單元110，此待測單元110透過一組差分時脈信號線持續提供差分時脈信號，此組差分時脈信號線包含第一差分時脈信號線111及第二差分時脈信號線112，並且與接地線一併電性連接至連接器(步驟210)；提供測試單元120並透過連接器與待測單元110電性連接，此測試單元120包含第一上拉電阻121、第二上拉電阻122、類比數位轉換器123及可程式邏輯元件124，其中，第一上拉電阻121及第二上拉電阻122的一端電性連接電壓端點，第一上拉電阻121的另一端電性連接第一差分時脈信號線111，第二上拉電阻122的另一端電性連接第二差分時脈信號線112，所述類比數位轉換器123具有一組類比輸入腳位用以電性連接差分時脈信號線，所述可程式邏輯元件124具有一組輸入輸出腳位用以電性連接差分時脈信號線及類比數位轉換器123(步驟220)；類比數位轉換器123分別將第一差分時脈信號線111及第二差分時脈信號線112的類比信號轉換為數位信號的第一電壓值及第二電壓值(步驟230)；可程式邏輯元件124自類比數位轉換器123
讀取第一電壓值及第二電壓值，當第一電壓值及第二電壓值其中之一與電壓端點的電壓值相同時，產生相應的開路訊息，當第一電壓值及第二電壓值其中之一為零伏特時，產生相應的接地短路訊息，當未產生開路訊息及接地短路訊息時，先將連接差分時脈信號線的輸入輸出腳位其中之一設為低電平，再讀取第一電壓值及第二電壓值，並且在第一電壓值及第二電壓值皆為低電平時，產生信號短路訊息(步驟240)。透過上述步驟，即可透過類比數位轉換器123將一組差分時脈信號線(包含第一差分時脈信號線111及第二差分時脈信號線112)的類比信號轉換為數位的第一電壓值及第二電壓值，以及允許上拉電阻(包含第一上拉電阻121及第二上拉電阻122)及可程式邏輯元件124控制差分時脈信號線的電位及電壓，以便可程式邏輯元件124讀取到第一電壓值及第二電壓值，並且在兩者其中之一與電壓端點的電壓值相同，或為零伏特或是兩者皆為低電位的情況下，產生相應的訊息以作為測試結果。
以下配合「第3圖」及「第4圖」以實施例的方式進行如下說明，請先參閱「第3圖」，「第3圖」為應用本發明偵測差分時脈信號線之示意圖。假設欲測試的差分時脈信號是待測單元110(例如：主機板)上的「PCIE」插槽之差分時脈信號，此「PCIE」插槽可視為連接器130，而差分時脈信號則是由待測單元110上的晶片113所產生。當測試單元120插入「PCIE」插槽以與待測單元110電性連接時，類比數位轉換器123的類比輸入腳位，如「第3圖」所示意的「AIN 1」及「AIN 2」腳位，分別與第一差分時脈信號線111及第二差分時脈信號線112電性連接，以便將類比信號轉換為數位信號，並且進行下列流程：
1.類比數位轉換器123轉換後的第一差分時脈信號線111的電壓值若為3.3V(即與電壓端點的電壓3.3V相同)，代表第一差分時脈信號線111在
連接器130上為開路狀態，所以可程式邏輯元件124產生相應的開路訊息，用以提示測試者第一差分時脈信號線111目前在連接器130上為開路狀態。
2.類比數位轉換器123轉換後的第二差分時脈信號線112的電壓值若為3.3V(即與電壓端點的電壓3.3V相同)，代表第二差分時脈信號線112在連接器1360上為開路狀態，所以可程式邏輯元件124產生相應的開路訊息，用以提示測試者第二差分時脈信號線112目前在連接器130上為開路狀態。
3.類比數位轉換器123轉換後的第一差分時脈信號線111的電壓值若為0V，代表第一差分時脈信號線111在連接器130上與接地線(GND)短路，所以可程式邏輯元件124產生相應的接地短路訊息，用以提示測試者第一差分時脈信號線111目前在連接器130上與接地線短路。
4.類比數位轉換器123轉換後的第二差分時脈信號線112的電壓值若為0V，代表第二差分時脈信號線112在連接器130上與接地線短路，所以可程式邏輯元件124產生相應的接地短路訊息，用以提示測試者第二差分時脈信號線112目前在連接器130上與接地線短路。
5.當可程式邏輯元件124未產生開路訊息及接地短路訊息時，代表沒有發生開路或與接地線短路的情況，以差分時脈信號為例，類比數位轉換器123轉換後的電壓值在600mV至1800mV的範圍內即代表沒有開路或與接地線短路。此時，可程式邏輯元件124會將輸入輸出腳位，如「第3圖」所示意的I/O 1及I/O2其中之一設為低電平，接著再由類比數位轉換器123將第一差分時脈信號線111及第二差分時脈信號線112的類比信號轉換為相應的數位電壓值，倘若皆為低電平代表差分時脈信號線之間存在短路的情況，故產生信號短路訊息。反
之，則代表第一差分時脈信號線111及第二差分時脈信號線112之間不存在短路的情況。
藉由上述流程，測試者可根據產生的各種訊息來判斷第一差分時脈信號線111及第二差分時脈信號線112的電性連接狀態，如：開路、與接地線短路、信號線短路等等。另外，倘若可程式邏輯元件124皆未產生開路訊息、接地短路訊息及信號短路訊息，則可產生測試通過訊息，用以直接提示測試者在當前的待測單元110中，其差分時脈信號線的電性連接狀態已通過測試。
如「第4圖」所示意，「第4圖」為應用本發明以JTAG指令控制可程式邏輯元件的輸入輸出腳位之示意圖。前面提到，可程式邏輯元件124會在開路訊息及接地短路訊息皆未產生時，將連接差分時脈信號線的輸入輸出腳位(IO/ 1及I/O 2)其中之一設為低電平(Low)。在實際實施上，其可透過遠端的終端機300傳送JTAG指令來實現，所述終端機300為計算機設備，如：個人電腦、筆記型電腦、穿戴式裝置、智慧型手機等等，並且能夠透過有線或無線的傳輸方式將JTAG指令傳送至測試單元120的可程式邏輯元件124以設定輸入輸出腳位的電平，例如：將「I/O 1」腳位設為低電位，此時，倘若第一差分時脈信號線111及第二差分時脈信號線112之間不存在短路的情況，那麼，類比數位轉換器123轉換後的第一電壓值及第二電壓值就不會都是低電位，而是只有第一差分時脈信號線111對應的第一電壓值會是低電位。同樣地，若將「I/O 2」腳位設為低電位，就只有第二差分時脈信號線112對應的第二電壓值會是低電位。因此，若所述可程式邏輯元件124讀到第一電壓值及第二電壓值皆為低電位，即可判斷出第一差分時脈信號線111及第二差分時脈信號線112之間存在短路的情況。
綜上所述，可知本發明與先前技術之間的差異在於透過類比數位轉換器將一組差分時脈信號線的類比信號轉換為數位的第一電壓值及第二電壓值，以及允許上拉電阻及可程式邏輯元件控制差分時脈信號線的電位及電壓，以便可程式邏輯元件讀取到第一電壓值及第二電壓值，並且在兩者其中之一與電壓端點的電壓值相同，或為零伏特或是兩者皆為低電位的情況下，產生相應的訊息以作為測試結果，藉由此一技術手段可以解決先前技術所存在的問題，進而達成提高測試差分時脈信號線的連接狀態的便利性之技術功效。
雖然本發明以前述之實施例揭露如上，然其並非用以限定本發明，任何熟習相像技藝者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之專利保護範圍須視本說明書所附之申請專利範圍所界定者為準。
110‧‧‧待測單元
111‧‧‧第一差分時脈信號線
112‧‧‧第二差分時脈信號線
120‧‧‧測試單元
121‧‧‧第一上拉電阻
122‧‧‧第二上拉電阻
123‧‧‧類比數位轉換器
124‧‧‧可程式邏輯元件
Claims (10)
- 一種差分時脈信號的測試系統，應用在邊界掃描(Boundary Scan)的測試環境下，該系統包含：一待測單元，用以透過一組差分時脈信號線持續提供一差分時脈信號，該組差分時脈信號線包含一第一差分時脈信號線及一第二差分時脈信號線，並且與至少一接地線一併電性連接至一連接器；以及一測試單元，用以透過該連接器與該待測單元電性連接，該測試單元包含：一第一上拉電阻，該第一上拉電阻的一端電性連接一電壓端點，該第一上拉電阻的另一端電性連接該第一差分時脈信號線；一第二上拉電阻，該第二上拉電阻的一端電性連接該電壓端點，該第二上拉電阻的另一端電性連接該第二差分時脈信號線；一類比數位轉換器，該類比數位轉換器具有一組類比輸入腳位電性連接該組差分時脈信號線，用以分別將該第一差分時脈信號線及該第二差分時脈信號線的類比信號轉換為數位信號的一第一電壓值及一第二電壓值；以及一可程式邏輯元件，該可程式邏輯元件具有一組輸入輸出腳位用以電性連接該組差分時脈信號線及該類比數位轉換器，並且自該類比數位轉換器讀取該第一電壓值及該第二電 壓值，當該第一電壓值及該第二電壓值其中之一與該電壓端點的電壓值相同時，產生相應的一開路訊息，當該第一電壓值及該第二電壓值其中之一為零伏特時，產生相應的一接地短路訊息，當未產生該開路訊息及該接地短路訊息時，先將連接該組差分時脈信號線的該組輸入輸出腳位其中之一設為低電平，再讀取該第一電壓值及該第二電壓值，並且在該第一電壓值及該第二電壓值皆為低電平時，產生一信號短路訊息。
- 根據申請專利範圍第1項之差分時脈信號的測試系統，其中該電壓端點的電壓值為3.3伏特，該類比數位轉換器的參考電平為5伏特，該組輸入輸出腳位允許的最高輸入電壓大於3.3伏特。
- 根據申請專利範圍第1項之差分時脈信號的測試系統，其中該可程式邏輯元件在該開路訊息、該接地短路訊息及該信號短路訊息皆未產生時，產生一測試通過訊息。
- 根據申請專利範圍第1項之差分時脈信號的測試系統，其中該組輸入輸出腳位模擬積體電路匯流排(Inter-Integrated Circuit)以與該類比數位轉換器電性連接，用以自該類比數位轉換器獲得該第一差分時脈信號線及該第二差分時脈信號線的電壓值。
- 根據申請專利範圍第1項之差分時脈信號的測試系統，其中該系統更包含一終端機，用以傳送一聯合測試工作群組(Joint TestAction Group,JTAG)指令至該測試單元的該可程式邏輯元件，將連接該組差分時脈信號線的該組輸入輸出腳位其中之一設為低電平。
- 一種差分時脈信號的測試方法，應用在邊界掃描(Boundary Scan)的測試環境下，其步驟包括：提供一待測單元，該待測單元透過一組差分時脈信號線持續提供一差分時脈信號，該組差分時脈信號線包含一第一差分時脈信號線及一第二差分時脈信號線，並且與至少一接地線一併電性連接至一連接器；提供一測試單元並透過該連接器與該待測單元電性連接，該測試單元包含一第一上拉電阻、一第二上拉電阻、一類比數位轉換器及一可程式邏輯元件，其中，該第一上拉電阻及該第二上拉電阻的一端電性連接一電壓端點，該第一上拉電阻的另一端電性連接該第一差分時脈信號線，該第二上拉電阻的另一端電性連接該第二差分時脈信號線，該類比數位轉換器具有一組類比輸入腳位用以電性連接該組差分時脈信號線，該可程式邏輯元件具有一組輸入輸出腳位用以電性連接該組差分時脈信號線及該類比數位轉換器；該類比數位轉換器分別將該第一差分時脈信號線及該第二差分時脈信號線的類比信號轉換為數位信號的一第一電壓值及一第二電壓值；以及該可程式邏輯元件自該類比數位轉換器讀取該第一電壓值及該第二電壓值，當該第一電壓值及該第二電壓值其中之一與該電壓端點的電壓值相同時，產生相應的一開路訊息，當該第一電壓值及該第二電壓值其中之一為零伏特時，產生相應的一接地短路 訊息，當未產生該開路訊息及該接地短路訊息時，先將連接該組差分時脈信號線的該組輸入輸出腳位其中之一設為低電平，再讀取該第一電壓值及該第二電壓值，並且在該第一電壓值及該第二電壓值皆為低電平時，產生一信號短路訊息。
- 根據申請專利範圍第6項之差分時脈信號的測試方法，其中該電壓端點的電壓值為3.3伏特，該類比數位轉換器的參考電平為5伏特，該組輸入輸出腳位允許的最高輸入電壓大於3.3伏特。
- 根據申請專利範圍第6項之差分時脈信號的測試方法，其中該可程式邏輯元件在該開路訊息、該接地短路訊息及該信號短路訊息皆未產生時，產生一測試通過訊息。
- 根據申請專利範圍第6項之差分時脈信號的測試方法，其中該組輸入輸出腳位模擬積體電路匯流排(Inter-Integrated Circuit)以與該類比數位轉換器電性連接，用以自該類比數位轉換器獲得該第一差分時脈信號線及該第二差分時脈信號線的電壓值。
- 根據申請專利範圍第6項之差分時脈信號的測試方法，其中該可程式邏輯元件將連接該組差分時脈信號線的該組輸入輸出腳位其中之一設為低電平的步驟係透過遠端的一終端機傳送一聯合測試工作群組(Joint Test Action Group,JTAG)指令進行控制。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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Publications (2)
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| TW201928369A TW201928369A (zh) | 2019-07-16 |
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Country Status (1)
| Country | Link |
|---|---|
| TW (1) | TWI738937B (zh) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW200829937A (en) * | 2006-11-22 | 2008-07-16 | Advantest Corp | Test apparatus and test module |
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2017
- 2017-12-13 TW TW106143806A patent/TWI738937B/zh active
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| TW201928369A (zh) | 2019-07-16 |
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