TWI762538B - 電路板的電壓腳位導通檢測系統及其方法 - Google Patents

電路板的電壓腳位導通檢測系統及其方法 Download PDF

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一種電路板的電壓腳位導通檢測系統及其方法，將JTAG晶片設定為邊界掃描工作模式後，透過自定義的通訊協議由JTAG晶片自單晶片獲得類比數位轉換器所讀取的檢測電壓值，檢測裝置透過JTAG連接器自JTAG晶片讀取檢測電壓值以進行待測試電路板的電源腳位導通檢測，藉此可以達成在所有電壓值皆可進行電源腳位導通檢測的技術功效。

Description

電路板的電壓腳位導通檢測系統及其方法
一種電路板的電壓腳位導通檢測系統及其方法，尤其是指一種…藉由JTAG晶片、單晶片以及類比數位轉換器以進行待測試電路板的電源腳位導通檢測系統及其方法。
在電路板中電源腳位的檢測，常用的方式是將電路板中電源腳位電性連接下拉電組，透過聯合測試工作組(Joint Test Action Group，JTAG)晶片以邊界掃描(Boundary Scan)技術讀取電路板中電源腳位的電壓值，藉以透過自檢測電路板中電源腳位所讀取到的電壓值為高電位來判斷檢測電路板中電源腳位導通與否。
對於上述的檢測方式，若是當檢測電路板中電源腳位的電壓值在600mV以下的情況，檢測電路板中電源腳位不論是否導通，JTAG晶片自檢測電路板中電源腳位所讀取到的電壓值皆是低電位，導致無法檢測出檢測電路板中電源腳位是否導通。
綜上所述，可知先前技術中長期以來一直存在現有電源腳位導通檢測在低電壓值導致檢測障礙的問題，因此有必要提出改進的技術手段，來解決此一問題。
有鑒於先前技術存在現有電源腳位導通檢測在低電壓值導致檢測障礙的問題，本發明遂揭露一種電路板的電壓腳位導通檢測系統及其方法，其中：本發明所揭露的電路板的電壓腳位導通檢測系統，其包含：具有待測試電路板連接器的待測試電路板、檢測電路板以及檢測裝置，其中檢測電路板更包含：檢測電路板連接器、類比數位轉換器(Analog to digital converter，ADC)、單晶片(single-chip microcomputer)、聯合測試工作組(Joint Test Action Group，JTAG)晶片以及JTAG連接器。
檢測電路板的檢測電路板連接器用以與待測試電路板連接器電性連接；檢測電路板的類比數位轉換器的電壓讀取腳位與檢測電路板連接器的電源腳位電性連接以及下拉電阻電性連接，類比數位轉換器的電壓讀取腳位用以讀取檢測電路板連接器的電源腳位的電壓值為檢測電壓值；檢測電路板的單晶片的電壓輸入腳位與類比數位轉換器的電壓輸出腳位電性連接，單晶片自類比數位轉換器的電壓輸出腳位讀取檢測電壓值；檢測電路板的JTAG晶片被設定為邊界掃描(Boundary Scan)工作模式，JTAG晶片透過自定義的通訊協議與單晶片電性連接並自單晶片接收檢測電壓值；檢測電路板的JTAG連接器與JTAG晶片電性連接。
檢測裝置透過JTAG連接器形成電性連接控制JTAG晶片設定為邊界掃描工作模式，且透過JTAG連接器自JTAG晶片讀取檢測電壓值以進行待測試電路板的電源腳位導通檢測。
本發明所揭露的電路板的電壓腳位導通檢測方法，其包含下列步驟：首先，提供具有檢測電路板連接器、類比數位轉換器(Analog to digital converter，ADC)、單晶片(single-chip microcomputer)、聯合測試工作組(Joint Test Action Group，JTAG)晶片以及JTAG連接器的檢測電路板；接著，檢測電路板透過檢測電路板連接器與待測試電路板連接器電性連接；接著，類比數位轉換器的電壓讀取腳位與檢測電路板連接器的電源腳位電性連接以及下拉電阻電性連接，類比數位轉換器的電壓讀取腳位用以讀取檢測電路板連接器的電源腳位的電壓值為檢測電壓值；接著，單晶片的電壓輸入腳位與類比數位轉換器的電壓輸出腳位電性連接，單晶片自類比數位轉換器的電壓輸出腳位讀取檢測電壓值；接著，JTAG晶片被設定為邊界掃描(Boundary Scan)工作模式，JTAG晶片透過自定義的通訊協議與單晶片電性連接並自單晶片接收檢測電壓值；接著，JTAG連接器與JTAG晶片電性連接；最後，提供檢測裝置，檢測裝置透過JTAG連接器形成電性連接控制JTAG晶片設定為邊界掃描工作模式，且透過JTAG連接器自JTAG晶片讀取檢測電壓值以進行待測試電路板的電源腳位導通檢測。
本發明所揭露的系統及方法如上，與先前技術之間的差異在於將JTAG晶片設定為邊界掃描工作模式後，透過自定義的通訊協議由JTAG晶片自單晶片獲得類比數位轉換器自待測試電路板所讀取的檢測電壓值，檢測裝置透 過JTAG連接器自JTAG晶片讀取檢測電壓值以進行待測試電路板的電源腳位導通檢測。
透過上述的技術手段，本發明可以達成在所有電壓值皆可進行電源腳位導通檢測的技術功效。
10:待測試電路板
11:待測試電路板連接器
20:檢測電路板
21:檢測電路板連接器
211:電源腳位
22:類比數位轉換器
221:電壓讀取腳位
222:電壓輸出腳位
23:單晶片
231:電壓輸入腳位
24:JTAG晶片
25:JTAG連接器
30:檢測裝置
41:檢測電壓值
42:下拉電阻
步驟101:提供具有檢測電路板連接器、類比數位轉換器、單晶片、JTAG晶片以及JTAG連接器的檢測電路板
步驟102:檢測電路板透過檢測電路板連接器與待測試電路板連接器電性連接
步驟103:類比數位轉換器的電壓讀取腳位與檢測電路板連接器的電源腳位電性連接以及下拉電阻電性連接，類比數位轉換器的電壓讀取腳位用以讀取檢測電路板連接器的電源腳位的電壓值為檢測電壓值
步驟104:單晶片的電壓輸入腳位與類比數位轉換器的電壓輸出腳位電性連接，單晶片自類比數位轉換器的電壓輸出腳位讀取檢測電壓值
步驟105:JTAG晶片被設定為邊界掃描工作模式，JTAG晶片透過自定義的通訊協議與單晶片電性連接並自單晶片接收檢測電壓值
步驟106:JTAG連接器與JTAG晶片電性連接
步驟107:提供檢測裝置，檢測裝置透過JTAG連接器控制JTAG晶片設定為邊界掃描工作模式，且透過JTAG連接器自JTAG晶片讀取檢測電壓值以進行待測試電路板的電源腳位導通檢測
第1圖繪示為本發明電路板的電壓腳位導通檢測系統的系統方塊圖。
第2圖繪示為本發明電路板的電壓腳位導通檢測方法的方法流程圖。
第3圖繪示為本發明電路板的電壓腳位導通檢測系統的系統架構圖。
第4圖繪示為本發明電路板的電壓腳位導通檢測的JTAG晶片與單晶片的自定義的通訊協議示意圖。
以下將配合圖式及實施例來詳細說明本發明的實施方式，藉此對本發明如何應用技術手段來解決技術問題並達成技術功效的實現過程能充分理解並據以實施。
以下將以一個實施例來說明本發明實施態樣的運作系統與方法，並請同時參考「第1圖」、「第2圖」以及「第3圖」所示，「第1圖」繪示為本發明電路板的電壓腳位導通檢測系統的系統方塊圖；「第2圖」繪示為本發明電路板的電壓腳位導通檢測方法的方法流程圖；「第3圖」繪示為本發明電路板的電壓腳位導通檢測系統的系統架構圖。
本發明所揭露的電路板的電壓腳位導通檢測系統，其包含：具有待測試電路板連接器11的待測試電路板10、檢測電路板20以及檢測裝置30，其中檢測電路板20更包含：檢測電路板連接器21、類比數位轉換器(Analog to digital converter，ADC)22、單晶片(single-chip microcomputer)23、聯合測試工作組(Joint Test Action Group，JTAG)晶片24以及JTAG連接器25(步驟101)。
檢測電路板20的檢測電路板連接器21是用以與待測試電路板10的待測試電路板連接器11電性連接(步驟102)，檢測電路板20的類比數位轉換器22的電壓讀取腳位221與檢測電路板20的檢測電路板連接器21的電源腳位211電性連接以及下拉電阻42電性連接，檢測電路板20的類比數位轉換器22的電壓讀取腳位221即可讀取檢測電路板20的檢測電路板連接器21的電源腳位211的電壓值為檢測電壓值41(步驟103)。
當待測試電路板10的待測試電路板連接器11的電源腳位為正常導通時，檢測電路板20的類比數位轉換器22的電壓讀取腳位221即可讀取到正常的電壓值；當待測試電路板10的待測試電路板連接器11的電源腳位為不導通時，檢測電路板20的類比數位轉換器22的電壓讀取腳位221藉由下拉電阻42所讀取到電壓值即為0。
檢測電路板20的單晶片23的電壓輸入腳位231與檢測電路板20的類比數位轉換器22的電壓輸出腳位222電性連接，檢測電路板20的單晶片23即可透過電壓輸入腳位231自類比數位轉換器22的電壓輸出腳位222讀取檢測電壓值41(步驟104)。
檢測電路板20的JTAG晶片24是被設定為邊界掃描(Boundary Scan)工作模式，檢測電路板20的JTAG晶片24透過自定義的通訊協議與檢測電路板20的單晶片23電性連接並自檢測電路板20的單晶片23接收檢測電壓值41(步驟105)。
請參考「第4圖」所示，「第4圖」繪示為本發明電路板的電壓腳位導通檢測的JTAG晶片與單晶片的自定義的通訊協議示意圖。
檢測電路板20的JTAG晶片24與檢測電路板20的單晶片23彼此之間所使用的自定義的通訊協議是檢測電路板20的JTAG晶片24的負載命令(load_cmd)腳位或是負載資料(load_data)腳位(負載資料腳位是作為備份腳位)設定為低電位(low)時，檢測電路板20的JTAG晶片24所生成的8位元請求命令(8bit request command)為有效命令，且檢測電路板20的JTAG晶片24的更新(update)腳位設定為高電位(high)時，檢測電路板20的單晶片23自JTAG晶片讀取8位元請求命令，檢測電路板20的單晶片23在讀取到8位元請求命令後將檢測電路板20的單晶片23的忙碌設定(busy_N)腳位狀態設置為有效(即將忙碌設定腳位設置為0，表示檢測電路板20的單晶片23接受指令成功)，檢測電路板20的JTAG晶片24進一步檢測檢測電路板20的單晶片23的忙碌設定腳位狀態為有效時，檢測電路板20的JTAG晶片24再將負載命令腳位或是負載資料腳位設定為高電位以及將更新腳位設定為低電位，檢測電路板20的單晶片23依據8位元請求命令執行自檢測電路板20的類比數位轉換器22的電壓輸出腳位222讀取檢測電壓值41後，檢測電路板20的單晶片23設置包含有檢測電壓值41的8位元響應數據(8bit response data)且將檢測電路板20的單晶片23的忙碌設定腳位狀態設置為無效(即將忙碌設定腳位設置為1，表示檢測電路 板20的單晶片23已執行完成指令，檢測電路板20的單晶片23處於閒置狀態)，檢測電路板20的JTAG晶片24即可自檢測電路板20的單晶片23讀取包含有檢測電壓值41的8位元響應數據。
上述檢測電路板20的JTAG晶片24包含複雜可程式邏輯裝置(complex programmable logic device，CPLD)以及現場可程式邏輯閘陣列(field programmable gate array，FPGA)。
上述檢測電路板20的JTAG晶片24是透過邊界掃描技術控制8位元請求命令的生成、控制負載命令腳位或是負載資料腳位的電位設定、控制更新腳位的電位設定以及讀取8位元響應數據中檢測電壓值41。
值得注意的是，檢測電路板20的JTAG晶片24的8個輸入輸出腳位與檢測電路板20的單晶片23的8個輸入輸出腳位彼此之間相互電性連接，藉以傳輸8位元請求命令以及8位元響應數據。
檢測電路板20的JTAG連接器25與檢測電路板20的JTAG晶片24電性連接(步驟106)，並且檢測裝置30透過與檢測電路板20的JTAG連接器25形成電性連接以控制檢測電路板20的JTAG晶片24設定為邊界掃描工作模式，且透過檢測電路板20的JTAG連接器25自檢測電路板20的JTAG晶片24讀取檢測電壓值41以進行待測試電路板10的電源腳位導通檢測(步驟107)，即當檢測裝置30自檢測電路板20的JTAG晶片24讀取檢測電壓值41為正常的電壓值時，表示待測試電路板10的電源腳位為正常導通狀態，當檢測裝置30自檢測電路板20的JTAG晶片24讀取檢測電壓值41為0時，表示待測試電路板10的電源腳位為不導通狀態。
綜上所述，可知本發明與先前技術之間的差異在於將JTAG晶片設定為邊界掃描工作模式後，透過自定義的通訊協議由JTAG晶片自單晶片獲得類比數位轉換器自待測試電路板所讀取的檢測電壓值，檢測裝置透過JTAG連接器自JTAG晶片讀取檢測電壓值以進行待測試電路板的電源腳位導通檢測。
藉由此一技術手段可以來解決先前技術所存在現有電源腳位導通檢測在低電壓值導致檢測障礙的問題，進而達成在所有電壓值皆可進行電源腳位導通檢測的技術功效。
雖然本發明所揭露的實施方式如上，惟所述的內容並非用以直接限定本發明的專利保護範圍。任何本發明所屬技術領域中具有通常知識者，在不脫離本發明所揭露的精神和範圍的前提下，可以在實施的形式上及細節上作些許的更動。本發明的專利保護範圍，仍須以所附的申請專利範圍所界定者為準。
10‧‧‧待測試電路板
11‧‧‧待測試電路板連接器
20‧‧‧檢測電路板
21‧‧‧檢測電路板連接器
211‧‧‧電源腳位
22‧‧‧類比數位轉換器
221‧‧‧電壓讀取腳位
222‧‧‧電壓輸出腳位
23‧‧‧單晶片
231‧‧‧電壓輸入腳位
24‧‧‧JTAG晶片
25‧‧‧JTAG連接器
30‧‧‧檢測裝置
42‧‧‧下拉電阻

Claims (10)

  1. 一種電路板的電壓腳位導通檢測系統，其包含：一待測試電路板，所述待測試電路板具有一待測試電路板連接器；及一檢測電路板，所述檢測電路板更包含：一檢測電路板連接器，所述檢測電路板連接器用以與所述待測試電路板連接器電性連接；一類比數位轉換器(Analog to digital converter，ADC)，所述類比數位轉換器的電壓讀取腳位與所述檢測電路板連接器的電源腳位電性連接以及下拉電阻電性連接，所述類比數位轉換器的電壓讀取腳位用以讀取所述檢測電路板連接器的電源腳位的電壓值為一檢測電壓值；一單晶片(single-chip microcomputer)，所述單晶片的一電壓輸入腳位與所述類比數位轉換器的一電壓輸出腳位電性連接，所述單晶片自所述類比數位轉換器的所述電壓輸出腳位讀取所述檢測電壓值；一聯合測試工作組(Joint Test Action Group，JTAG)晶片，所述JTAG晶片被設定為邊界掃描(Boundary Scan)工作模式，所述JTAG晶片透過自定義的通訊協議與所述單晶片電性連接並自所述單晶片接收所述檢測電壓值；一JTAG連接器，所述JTAG連接器與所述JTAG晶片電性連接； 一檢測裝置，所述檢測裝置透過所述JTAG連接器形成電性連接控制所述JTAG晶片設定為邊界掃描工作模式，且透過所述JTAG連接器自所述JTAG晶片讀取所述檢測電壓值以進行所述待測試電路板的電源腳位導通檢測。
  2. 如申請專利範圍第1項所述的電路板的電壓腳位導通檢測系統，其中所述JTAG晶片與所述單晶片所使用的自定義的通訊協議是所述JTAG晶片的負載命令(load_cmd)腳位或是負載資料(load_data)腳位設定為低電位(low)時，所述JTAG晶片所生成的8位元請求命令(8bit request command)為有效命令，且所述JTAG晶片的更新(update)腳位設定為高電位(high)時，所述單晶片自所述JTAG晶片讀取8位元請求命令，所述單晶片在讀取到8位元請求命令後將所述單晶片的忙碌設定(busy_N)腳位狀態設置為有效，所述JTAG晶片檢測所述單晶片的忙碌設定腳位狀態為有效時，所述JTAG晶片再將負載命令腳位或是負載資料腳位設定為高電位以及將更新腳位設定為低電位，所述單晶片依據8位元請求命令執行自所述類比數位轉換器的所述電壓輸出腳位讀取所述檢測電壓值後，所述單晶片設置包含有所述檢測電壓值的8位元響應數據(8bit response data)且將所述單晶片的忙碌設定腳位狀態設置為無效，所述JTAG晶片即可自所述單晶片讀取包含有所述檢測電壓值的8位元響應數據。
  3. 如申請專利範圍第2項所述的電路板的電壓腳位導通檢測系統，其中所述JTAG晶片是透過邊界掃描技術控制8位元請求命令的生成、控制負載命令腳位或是負載資料腳位的電位設定、控制更新腳位的電位設定以及讀取8位元響應數據中所述檢測電壓值。
  4. 如申請專利範圍第2項所述的電路板的電壓腳位導通檢測系統，其中所述JTAG晶片的8個輸入輸出腳位與所述單晶片的8個輸入輸出腳位彼此之間相互電性連接，藉以傳輸8位元請求命令以及8位元響應數據。
  5. 如申請專利範圍第1項所述的電路板的電壓腳位導通檢測系統，其中所述JTAG晶片包含複雜可程式邏輯裝置(complex programmable logic device，CPLD)以及現場可程式邏輯閘陣列(field programmable gate array，FPGA)。
  6. 一種電路板的電壓腳位導通檢測方法，其包含：提供具有一待測試電路板連接器的一待測試電路板；提供具有一檢測電路板連接器、一類比數位轉換器(Analog to digital converter，ADC)、一單晶片(single-chip microcomputer)、一聯合測試工作組(Joint Test Action Group，JTAG)晶片以及一JTAG連接器的一檢測電路板；所述檢測電路板透過所述檢測電路板連接器與所述待測試電路板連接器電性連接；所述類比數位轉換器的電壓讀取腳位與所述檢測電路板連接器的電源腳位電性連接以及下拉電阻電性連接，所述類比數位轉換器的電壓讀取腳位用以讀取所述檢測電路板連接器的電源腳位的電壓值為一檢測電壓值；所述單晶片的一電壓輸入腳位與所述類比數位轉換器的一電壓輸出腳位電性連接，所述單晶片自所述類比數位轉換器的所述電壓輸出腳位讀取所述檢測電壓值； 所述JTAG晶片被設定為邊界掃描(Boundary Scan)工作模式，所述JTAG晶片透過自定義的通訊協議與所述單晶片電性連接並自所述單晶片接收所述檢測電壓值；所述JTAG連接器與所述JTAG晶片電性連接；及提供一檢測裝置，所述檢測裝置透過所述JTAG連接器形成電性連接控制所述JTAG晶片設定為邊界掃描工作模式，且透過所述JTAG連接器自所述JTAG晶片讀取所述檢測電壓值以進行所述待測試電路板的電源腳位導通檢測。
  7. 如申請專利範圍第6項所述的電路板的電壓腳位導通檢測方法，其中所述JTAG晶片與所述單晶片所使用的自定義的通訊協議是所述JTAG晶片的負載命令(load_cmd)腳位或是負載資料(load_data)腳位設定為低電位(low)時，所述JTAG晶片所生成的8位元請求命令(8bit request command)為有效命令，且所述JTAG晶片的更新(update)腳位設定為高電位(high)時，所述單晶片自所述JTAG晶片讀取8位元請求命令，所述單晶片在讀取到8位元請求命令後將所述單晶片的忙碌設定(busy_N)腳位狀態設置為有效，所述JTAG晶片檢測所述單晶片的忙碌設定腳位狀態為有效時，所述JTAG晶片再將負載命令腳位或是負載資料腳位設定為高電位以及將更新腳位設定為低電位，所述單晶片依據8位元請求命令執行自所述類比數位轉換器的所述電壓輸出腳位讀取所述檢測電壓值後，所述單晶片設置包含有所述檢測電壓值的8位元響應數據(8bit response data)且將所述單晶片的忙碌設定腳位狀態設置為無效，所述JTAG晶片即可自所述單晶片讀取包含有所述檢測電壓值的8位元響應數據。
  8. 如申請專利範圍第7項所述的電路板的電壓腳位導通檢測方法，其中所述JTAG晶片是透過邊界掃描技術控制8位元請求命令的生成、控制負載命令腳位或是負載資料腳位的電位設定、控制更新腳位的電位設定以及讀取8位元響應數據中所述檢測電壓值。
  9. 如申請專利範圍第7項所述的電路板的電壓腳位導通檢測方法，其中所述JTAG晶片的8個輸入輸出腳位與所述單晶片的8個輸入輸出腳位彼此之間相互電性連接，藉以傳輸8位元請求命令以及8位元響應數據。
  10. 如申請專利範圍第6項所述的電路板的電壓腳位導通檢測方法，其中所述JTAG晶片包含複雜可程式邏輯裝置(complex programmable logic device，CPLD)以及現場可程式邏輯閘陣列(field programmable gate array，FPGA)。
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