TW201814314A - 積體電路和應用程式處理器 - Google Patents

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Abstract

一種積體電路（IC）包含多個智慧財產權件（IP），所述多個智慧財產權件中的每一個包含測試邏輯。第一記憶體控制器在第一操作模式中將從所述多個智慧財產權件中的至少一個接收的使用者資料提供到第一記憶體。掃描器在第二操作模式中從所述多個智慧財產權件的所述測試邏輯搜集除錯資料。並且，第二記憶體控制器在所述第二操作模式中從所述掃描器接收所述除錯資料並且將所述除錯資料提供到所述第一記憶體。

Description

積體電路和應用程式處理器
本發明涉及半導體裝置（semiconductor device），並且更確切地說，涉及經配置以搜集並儲存除錯資料（debugging data）的積體電路（integrated circuit，IC）、應用程式處理器（application processor，AP），以及包含所述AP的電子裝置。
隨著半導體晶片積體密度的增大，測試半導體晶片將花費許多時間以及大量資源。可測試性設計（Design For Testability，DFT）技術已廣泛用於維持半導體晶片的品質並且提高測試效率。掃描測試技術可以構成DFT技術的大部分。藉由使用掃描測試技術，可以經由掃描轉儲方法（scandump method）對系統單晶片（System on Chip，SoC）的硬體和/或軟體中的錯誤進行除錯。
本發明提供一種積體電路（IC），所述積體電路經配置以在操作缺陷發生時在不使用外部設備的情況下搜集用於檢測錯誤發生區域並且校正錯誤的除錯資料，並且儲存所述除錯資料。
根據本發明的一方面，提供一種IC，所述IC包含多個智慧財產權件（intellectual property，IP），所述多個IP中的每一個包含測試邏輯。第一記憶體控制器在第一操作模式中將從所述多個IP中的至少一個接收的使用者資料提供到第一記憶體。掃描器在第二操作模式中從所述多個IP的所述測試邏輯搜集除錯資料。並且，第二記憶體控制器在所述第二操作模式中從所述掃描器接收所述除錯資料並且將所述除錯資料提供到所述第一記憶體。
根據本發明的另一方面，提供一種IC，所述IC包含多個IP，所述多個IP中的每一個包含掃描鏈。匯流排在所述多個IP之間發送資料。內建式掃描器從所述掃描鏈搜集掃描資料，並且將所述掃描資料發送到記憶體。控制器響應於掃描請求信號而控制所述多個IP中的至少一些以及所述內建式掃描器進入掃描模式，並且將掃描資訊提供到所述內建式掃描器。
根據本發明的另一方面，提供一種應用程式處理器（AP），其安裝在包含記憶體的電子裝置上。所述AP包含多個功能區塊，每一功能區塊包含測試邏輯。在所述多個功能區塊中的至少一些發生操作缺陷時，控制器輸出指示用於搜集除錯資料的操作模式的掃描模式信號以及掃描控制信號。內建式掃描器響應於所述掃描模式信號和所述掃描控制信號而從包含於所述至少一些功能區塊中的所述測試邏輯搜集所述除錯資料，並且將所述所搜集除錯資料發送到所述記憶體。
根據本發明的另一方面，提供一種積體電路，所述積體電路具有獨立於彼此而操作的多個可隔離電路裝置。所述可隔離電路裝置中的每一個包含自測試電路。除錯掃描器電路從所選可隔離電路裝置的所述自測試電路接收除錯資料。並且，記憶體控制器將由所述除錯掃描器電路接收的所述除錯資料儲存在記憶體裝置的預定位置。
圖1為根據一實施例的電子系統1000的方塊圖。
電子系統1000可以安裝在電子裝置上，所述電子裝置例如為筆記型電腦、智慧型手機、平板電腦、個人數位助理（personal digital assistant，PDA）、企業數位助理（enterprise digital assistant，EDA）、數位相機、可攜式多媒體播放器（portable multimedia player，PMP）、可攜式導航裝置（portable navigation device，PND）、手持型遊戲機、行動互聯網裝置（mobile internet device，MID）、多媒體裝置、可穿戴式電腦、物聯網（internet of things，IoT）裝置、萬物互聯（internet of everything，IoE）裝置或電子書。
參考圖1，電子系統1000可以包含積體電路（IC）10和記憶體20。此外，電子系統1000可以進一步包含各種類型的元件，例如相機模組、顯示模組或通信模組。
在根據本實施例的電子系統1000中，當在電子系統1000的操作中發生缺陷時或當在多個智慧財產權件（IP）（例如，第一到第四IP IP1到IP4）中的至少一些以及包含於IC 10中的記憶體介面MIF的操作中發生缺陷時，包含於IC 10中的內建式掃描器200可以從多個IP IP1到IP4中的全部或一些以及記憶體介面MIF搜集除錯資料，並且除錯專用記憶體控制器（例如，第二記憶體控制器300）可以將所述除錯資料儲存在記憶體20中。除錯資料可以用於檢測錯誤發生區域以及校正錯誤的除錯操作。在一實施例中，除錯資料可以是包含於IP IP1到IP4以及記憶體介面MIF中的暫存器的狀態值。除錯資料可以是由通過暫存器連同測試邏輯TL形成的掃描鏈輸出的掃描資料SCDATA。換句話說，除錯資料可以是IP的快照。然而，本發明不限於此，並且除錯資料可以是指示IP IP1到IP4以及記憶體介面MIF的操作狀態的各種資料。在下文中，為簡潔起見將描述掃描資料SCDATA以作為除錯資料的實例。
IC 10可以控制電子系統1000的操作。在一些實施例中，IC 10可以指代系統單晶片（SoC）、應用程式處理器、行動AP或控制晶片。
IC 10可以包含多個IP（例如，第一到第四IP IP1到IP4）、記憶體介面MIF以及控制器100，並且記憶體介面MIF可以包含第一記憶體控制器610、內建式掃描器200以及第二記憶體控制器300。儘管圖1說明內建式掃描器200和第二記憶體控制器300位於記憶體介面MIF中的情況，但本發明不限於此。內建式掃描器200和記憶體控制器300可以設置於記憶體介面MIF之外。
IP中的每一個可以是集成在IC 10中的功能區塊，並且可以包含以下各者中的至少一個：中央處理單元（central processing unit，CPU）、圖形處理單元（graphics processing unit，GPU）、處理器、微處理器（microprocessor，MP）、多核心處理器的每一核心、電源管理單元（power management unit，PMU）、時鐘管理單元（clock management unit，CMU）、快取一致性介面（cache-coherent interface）、系統匯流排、記憶體、通用序列匯流排（universal serial bus，USB）、周邊組件互連（peripheral component interconnect，PCI）、數位訊號處理器（digital signal processor，DSP）、有線介面、無線介面、控制器、嵌入式軟體、編解碼器（codec）、視訊模組（例如，相機介面、聯合圖像專家群（Joint Photographic Experts Group，JPEG）處理器以及視訊處理器，或混合器）、三維（three-dimensional，3D）圖形核心、音訊系統以及驅動器。
舉例來說，如圖1中所示，IP IP1到IP4可以包含CPU、GPU、快取一致性介面以及系統匯流排中的至少一個。記憶體介面MIF還可以是IP IP1到IP4中的一個。然而，本發明不限於此，並且IP的數目和種類可以多種方式改變。
IP IP1到IP4中的每一個可以包含測試邏輯TL。測試邏輯TL可以輸出指示對應IP在用於搜集掃描資料SCDATA的掃描模式或用於測試IC 10的操作的測試模式中的操作狀態的資料。在此情況下，掃描模式可以指示IC 10在內部搜集掃描資料SCDATA而不使用外部設備的操作模式。測試模式可以指示外部設備將測試輸入信號提供到IC 10並且響應於所述輸入信號而測試IC 10的操作狀態的操作模式。
在一實施例中，暫存器中的每一個可以包含正反器（flip-flop）。測試邏輯TL可以連接到正反器並且形成掃描鏈。測試邏輯TL可以輸出指示暫存器的狀態值的掃描資料SCDATA。
當在電子系統1000的操作中發生缺陷時或當在IP IP1到IP4中的至少一些以及記憶體介面MIF的操作中發生缺陷時，控制器100可以控制用於搜集並儲存掃描資料SCDATA以及重啟電子系統1000的一般操作。
控制器100可以由用於發指令給控制器100以執行上述控制操作的程式碼以及經配置以執行所述程式碼的微處理器（MP）或另一處理器（例如，CPU）來體現。程式碼可以儲存於IC 10的記憶體20或嵌入式記憶體中。舉例來說，當在電子系統1000的操作中發生缺陷時或當在IP IP1到IP4中的至少一些以及記憶體介面MIF的操作中發生缺陷時，微控制器（MC）可以載入並執行程式碼並且執行上述操作。然而，本發明不限於此，並且控制器100可以由硬體、軟體或其組合來體現。在一實施例中，控制器100可以由與IP IP1到IP4以及記憶體介面MIF分離的硬體來體現。
控制器100可以將電子系統1000的操作模式改變為掃描模式。控制器100可以響應於從IC 10內部或外部提供的缺陷感測信號而產生指示掃描模式的掃描模式信號SMODE。控制器100可以將掃描模式信號SMODE提供到IP IP1到IP4以及記憶體介面MIF。控制器100可以將其它控制信號提供到IP IP1到IP4以及記憶體介面MIF。因此，IC 10的操作模式可以改變為掃描模式。
當IC 10操作在掃描模式中時，控制器100可以將IP IP1到IP4中的至少一些以及記憶體介面MIF確定為供搜集掃描資料SCDATA的IP（下文被稱作目標IP），並且提供控制信號以阻斷目標IP的操作。在一實施例中，控制器100可以將所有IP IP1到IP4以及記憶體介面MIF確定為目標IP。
此外，控制器100可以在功能方面將目標IP與其它IP隔離。即使在隔離IP（或電路）中執行任何操作，操作結果仍可能不會影響其它IP或電路。在一實施例中，在功能方面彼此緊密相關的多個IP（或電路）可以形成單個功能區塊，並且所述功能區塊可以在功能上與其它IP或電路隔離。舉例來說，所述功能區塊與其它IP或電路的功能隔離可以稱為邊界隔離。如從圖1可以看出，所有IP IP1到IP4可以彼此隔離。
控制器100可以控制包含於記憶體介面MIF中的內建式掃描器200和第二記憶體控制器300，以搜集掃描資料SCDATA並且將掃描資料SCDATA儲存在記憶體20中。為此目的，控制器100可以將掃描資訊SIFM提供到內建式掃描器200，並且將記憶體設定資訊MSIFM提供到第二記憶體控制器300。
此外，在掃描資料SCDATA儲存於記憶體20之後，控制器100可以控制電子系統1000重啟或重置以使得電子系統1000可以正常操作。
記憶體介面MIF可以將資料發送到記憶體20或從記憶體20接收讀取資料。記憶體介面MIF可以經由系統匯流排（例如，第四IP IP4）與其它IP通信。
記憶體介面MIF可以包含第一記憶體控制器610、內建式掃描器200、第二記憶體控制器300、測試邏輯TL、記憶體實體層620以及選擇器630。並且，記憶體介面MIF可以進一步包含多個功能電路（例如，功能電路CIR1和CIR2）。
第一記憶體控制器610可以從記憶體20接收資料或將資料發送到記憶體20。當IC 10在正常模式中操作時，第一記憶體控制器610可以經由系統匯流排從其它IP接收資料，並且將來自記憶體20的讀取資料發送到其它IP。在發送和接收資料的操作中，多個功能電路CIR1和CIR2可以操作。
內建式掃描器200和第二記憶體控制器300可以由單個模組STM體現並且響應於由控制器100提供的掃描模式信號SMODE而啟用。當IC 10在掃描模式中操作時，內建式掃描器200可以從包含於IP IP1到IP4中的至少一個以及記憶體介面MIF中的測試邏輯TL搜集掃描資料SCDATA。內建式掃描器200可以基於由控制器100提供的掃描資訊SIFM而從IP IP1到IP4中的至少一些或全部以及記憶體介面MIF搜集掃描資料SCDATA。
內建式掃描器200可以點對點地連接到IP IP1到IP4中的每一個以及記憶體介面MIF的測試邏輯TL。內建式掃描器200可以藉由點對點連接接收掃描資料SCDATA。內建式掃描器200可以將掃描輸入信號SIN提供到測試邏輯TL，並且響應於所述掃描輸入信號SIN而從測試邏輯TL接收掃描輸出資料SDO。舉例來說，掃描輸入信號SIN可以包含掃描時鐘信號、掃描輸入資料以及掃描啟用信號。內建式掃描器200可以從包含於IP IP1到IP4中的至少一個以及記憶體介面MIF中的測試邏輯TL接收掃描輸出資料SDO，並且將掃描輸出資料SDO作為掃描資料SCDATA發送到第二記憶體控制器200。
內建式掃描器200可以將掃描資料SCDATA的格式轉換成適合於第二記憶體控制器300的協議的格式。舉例來說，內建式掃描器200可以經由聯合測試行動小組（Joint Test Action Group，JTAG）協定從其它IP搜集掃描資料SCDATA。第二記憶體控制器300可以經由高階可擴展介面（Advanced eXtensible Interface，AXI™）協定接收資料。內建式掃描器200可以將所搜集掃描資料SCDATA的格式轉換成適合於AXI™協定的格式。然而，本發明不限於此，並且可以多種方式確定內建式掃描器200與其它IP之間的協議以及用於第二記憶體控制器300的協議。
在本實施例中，內建式掃描器200可以將所搜集掃描資料SCDATA發送到記憶體20而不使用在正常模式中操作的IP。換句話說，內建式掃描器200可以將掃描資料SCDATA發送到記憶體20而不使用其它IP（例如，匯流排或第一記憶體控制器610）。
為此目的，記憶體介面MIF可以包含在掃描模式中操作的第二記憶體控制器300。在掃描模式中，第二記憶體控制器300可以將來自內建式掃描器200的掃描資料SCDATA發送到記憶體20。
舉例來說，IP IP1到IP4可以包含第一記憶體控制器610或系統匯流排（例如，第四IP IP4）。當所有IP IP1到IP4為目標IP時，可以在掃描模式中停止第一記憶體控制器610或系統匯流排的操作。內建式掃描器200可以經由僅為掃描模式設定的第二記憶體控制器300將掃描資料SCDATA發送到記憶體20，以使得掃描資料SCDATA可以穩定地儲存於記憶體20中。
然而，本發明不限於此。在另一實施例中，內建式掃描器200可以經由其它IP（例如，系統匯流排或第一記憶體控制器610）將掃描資料SCDATA發送到記憶體20，如下文參考圖8到10所描述。
選擇器630可以響應於掃描模式信號SMODE而選擇第一記憶體控制器610和第二記憶體控制器300中的一個，並且將所選記憶體控制器連接到記憶體實體層620。舉例來說，選擇器630在掃描模式信號SMODE為邏輯高H時可以選擇第二記憶體控制器300，並且在掃描模式信號SMODE為邏輯低L時選擇第一記憶體控制器610。因此，第一記憶體控制器610可以有許可權在正常模式中控制記憶體實體層620和記憶體20，並且第二記憶體控制器300可以有許可權在掃描模式中控制記憶體實體層620和記憶體20。
從第一記憶體控制器610和第二記憶體控制器300中選出的記憶體控制器可以設置記憶體實體層620和記憶體20。舉例來說，所選記憶體控制器可以重置（例如，軟體重置）記憶體、設定定時參數以及記憶體配置，並且執行ZQ校準。並且，所選記憶體控制器可以設定記憶體實體層620的定時參數並且控制鎖定狀態和儲集器（sink）。因為記憶體控制器對記憶體實體層620和記憶體20的設置對所屬領域的一般技術人員來說是顯而易見的，因此將省略其詳細描述。
在正常模式中，記憶體實體層620可以藉由第一記憶體控制器610設置，並且將從第一記憶體控制器610接收的使用者資料UDATA發送到記憶體20或將從記憶體20接收的讀取資料提供到第一記憶體控制器610。在掃描模式中，記憶體實體層620可以藉由第二記憶體控制器300設置，並且將從第二記憶體控制器300接收的掃描資料SCDATA發送到記憶體20。
在掃描模式中，內建式掃描器200可以基於掃描資訊SIFM搜集掃描資料SCDATA，並且第二記憶體控制器300可以基於記憶體資訊MSIFM設置記憶體20和記憶體實體層620。內建式掃描器200可以在第二記憶體控制器300完成設置記憶體20和記憶體實體層620之後從IP搜集掃描資料SCDATA。
同時，在掃描模式中，第一記憶體控制器610以及功能電路CIR1和CIR2還可以對應於目標IP。第一記憶體控制器610以及功能電路CIR1和CIR2可以與彼此邊界隔離，以便不影響內建式掃描器200的操作。內建式掃描器200可以從測試邏輯TL接收關於第一記憶體控制器610以及多個功能電路CIR1和CIR2的掃描資料SCDATA。
記憶體20可以提供為電子系統1000的儲存媒體。並且，記憶體20可以儲存由內建式掃描器200提供的掃描資料SCDATA。記憶體20可以位於IC 10外部。記憶體20可以儲存應用程式、作業系統（operating system，OS）圖像以及各種資料。記憶體20可以包含記憶卡，例如多媒體卡（multimedia card，MMC）、嵌入式MMC（embedded MMC，eMMC）卡、安全數位（secure digital，SD）卡、microSD卡或通用快閃記憶體儲存（universal flash storage，UFS）卡。並且，記憶體20可以包含揮發性記憶體（例如，動態隨機存取記憶體（dynamic random access memory，DRAM）以及靜態隨機存取記憶體（static random access memory，SRAM））、快閃記憶體，或非揮發性記憶體（例如，相變RAM（phase-change RAM，PRAM）、磁性RAM（magnetic RAM，MRAM）、電阻性RAM（resistive RAM，ReRAM）以及鐵電RAM（ferroelectrics RAM，FRAM））。儘管本實施例說明記憶體20設置於IC 10外部的情況，但本發明不限於此。在另一實施例中，記憶體20可以是設置於IC 10中的嵌入式記憶體。
如上文所描述，在根據本實施例的電子系統1000中，當在電子系統1000的操作中發生缺陷時或當在包含於IC 10中的IP IP1到IP4中的至少一些的操作中發生缺陷時，內建式掃描器200可以在不使用外部裝置的情況下搜集掃描資料SCDATA並且將掃描資料SCDATA儲存在記憶體20中。因此，當操作缺陷發生時，電子系統1000可以在少量時間內儲存IC 10的快照（即，掃描資料SCDATA）而不受外部環境限制，並且可以改善掃描資料SCDATA的準確度。並且，當藉由使用儲存於記憶體20中的掃描資料SCDATA執行除錯操作時，可以減少再現缺陷產生狀態所花費的時間。
在根據本實施例的電子系統1000中，第二記憶體控制器300可以在掃描模式中將掃描資料SCDATA儲存在記憶體20中。在此情況下，內建式掃描器200可以搜集並儲存掃描資料SCDATA而不使用系統匯流排（例如，第四IP IP4）和第一記憶體控制器610。因此，即使在第一記憶體控制器610或系統匯流排中發生IC 10的操作缺陷，掃描資料SCDATA仍可以正常地儲存於記憶體20中。
圖2為根據一實施例的IC的操作流程圖。圖2為圖1中所示的IC 10在掃描模式中的操作圖。具體來說，圖2說明內建式掃描器200、第二記憶體控制器300、控制器100以及目標IP 600的操作。在圖2中，目標IP 600是指包含於IC（圖1中指代為10）中的IP當中供搜集掃描資料SCDATA的目標IP。目標IP 600可以包含一個IP或多個IP。
參考圖2，控制器100可以接收掃描請求信號（S11）。當IC 10中發生操作缺陷時，可以由包含於IC 10中的缺陷產生感測電路或在位於IC 10外部的外部裝置的控制下產生掃描請求信號，並且控制器100可以接收所述掃描請求信號。
控制器100可以響應於所述掃描請求信號而產生掃描模式信號，並且將所述掃描模式信號發送到內建式掃描器200、第二記憶體控制器300和目標IP 600（S12）。控制器100可以將包含於IC 10中的IP中的至少一些確定為目標IP，並且將掃描模式信號發送到目標IP或包含目標IP的功能區塊。
IC 10可以響應於掃描模式信號而進入掃描模式。內建式掃描器200和第二記憶體控制器300可以進入掃描模式（S21）。因此，可以將具有固定頻率的時鐘信號提供到第二記憶體控制器300和內建式掃描器200。在一實施例中，包含於記憶體介面（圖1中指代為MIF）中的除錯專用時鐘產生器可以將具有固定頻率的時鐘信號提供到第二記憶體控制器300和內建式掃描器200。
第二記憶體控制器300可以有許可權控制記憶體實體層和記憶體，並且等待來自內建式掃描器200的指令。
目標IP 600也可以進入掃描模式（S41）。可以停止功能時鐘信號到目標IP 600的應用，並且目標IP 600或包含目標IP 600的功能區塊可以邊界隔離。可以停止目標IP 600的操作（S42）。因此，指示目標IP 600的操作狀態的資料可以儲存於包含在目標IP 600中的暫存器中。
因此，當IC 10進入掃描模式時，控制器100可以將記憶體設定資訊發送到第二記憶體控制器300（S13）。舉例來說，記憶體設定資訊可以包含用於設置記憶體（圖1中指代為20）和記憶體實體層（圖1中指代為620）的設置資訊。控制器100還可以將掃描資訊SIFM發送到內建式掃描器200（S14）。舉例來說，掃描資訊SIFM可以包含目標IP 600的資訊、關於目標IP 600的測試邏輯TL的資訊（例如，掃描鏈的長度資訊），以及將儲存掃描資料SCDATA的記憶體區域的位址資訊。可以同時或以改變的次序執行操作S13與S14。
第二記憶體控制器300可以基於記憶體設定資訊設置記憶體和記憶體實體層（S31）。舉例來說，第二記憶體控制器300可以重置（例如，軟體重置）記憶體、設定定時參數和記憶體配置，並且執行ZQ校準。並且，第二記憶體控制器300可以設定記憶體實體層的定時參數，並且控制鎖定狀態和儲集器。
在設置記憶體和記憶體實體層之後，第二記憶體控制器300可以將就緒信號發送到內建式掃描器200（S32）。在確認第二記憶體控制器300就緒之後，內建式掃描器200可以搜集掃描資料（S22）。內建式掃描器200可以將掃描時鐘信號、掃描輸入信號和掃描啟用信號提供到包含於目標IP 600中的測試邏輯TL。可以基於掃描時鐘信號、掃描輸入信號和掃描啟用信號從目標IP 600的測試邏輯TL輸出掃描資料。目標IP 600可以將掃描資料發送到內建式掃描器200（S43）。內建式掃描器200可以從多個目標IP 600（例如，包含測試邏輯TL的IP中的全部或至少一些）搜集掃描資料SCDATA。
內建式掃描器200可以將所搜集掃描資料發送到第二記憶體控制器300（S23）。內建式掃描器200可以按對應於預定協定的資料大小單位，將掃描資料發送到第二記憶體控制器300。舉例來說，內建式掃描器200可以將掃描資料的格式轉換成適合於所述協定的格式，並且將經轉換掃描資料發送到第二記憶體控制器300。
第二記憶體控制器300可以將掃描資料寫入到記憶體（S33）。第二記憶體控制器300可以將掃描資料寫入到記憶體，從而提供寫入命令、掃描資料以及掃描資料將經由記憶體實體層儲存到記憶體的區域的位址資訊。
如果完全寫入了掃描資料，那麼記憶體可以儲存所寫入的掃描資料。舉例來說，記憶體可以進入自刷新斷電（self-refresh power down）模式並且儲存所寫入的掃描資料。
如果完全寫入了掃描資料，那麼第二記憶體控制器300可以將寫入完成信號發送到內建式掃描器200（S34）。如果內建式掃描器200接收到寫入完成信號，那麼內建式掃描器200可以確定掃描資料儲存於記憶體20中，並且將掃描完成信號發送到控制器100（S24）。
可以響應於掃描完成信號而產生系統重置信號（S15）。儘管圖2說明控制器100產生系統重置信號的情況，但本發明不限於此。如下文參考圖5A及5B所描述，PMU（圖5中指代為400）可以產生系統重置信號。或者，當存在經配置以控制IC 10的一般操作的另一元件時，所述可以產生系統重置信號。
IC 10可以響應於系統重置信號而重置並且在正常模式中操作。目標IP 600可以執行正常操作（S44）。在此情況下，可以停用內建式掃描器200。舉例來說，內建式掃描器200可以處於閒置狀態（S25）。第二記憶體控制器300也可以置於閒置狀態（S35）。舉例來說，當第二記憶體控制器300藉由硬體體現時，控制器100可以停用或在低電源模式中操作。然而，本發明不限於此。當控制器100藉由軟體或處理器體現時，處理器可以執行正常操作。
圖3為包含測試邏輯TL的掃描鏈SCCHN的實例的圖。
掃描鏈SCCHN可以包含於多個IP（例如，圖4的IP1到IP4）中。參考圖3，掃描鏈SCCHN可以包含正反器群組FFG以及測試邏輯TL。
正反器FFG可以包含多個正反器FF。正反器FF可以是掃描正反器。正反器FF可以是多位正反器。正反器FFG可以構成暫存器。正反器FF中的每一個可以響應於掃描時鐘信號SCK而與測試邏輯TL交換資料。並且，正反器FF中的每一個的資料可以響應於掃描時鐘信號SCK而移位。測試邏輯TL可以藉由同步電路或非同步電路來體現。測試邏輯TL可以處理輸入資料DIN或掃描輸入資料SIN，並且輸出對應於處理結果的輸出資料DOUT。輸出資料DOUT可以稱為掃描資料。
根據本實施例的除錯資料可以是由上述掃描鏈SCCHN輸出的掃描資料。然而，本發明不限於此，並且除錯資料可以是指示IP IP1到IP4的操作狀態的各種資料。
為簡潔起見，將假定根據本實施例的除錯資料為掃描資料。
圖4A為根據一實施例的IC 10a的方塊圖，並且圖4B為圖4A的IC 10a的操作流程圖。
參考圖4A，IC 10a可以包含多個IP（例如，第一IP IP1和第二IP IP2）、控制器100、內建式掃描器200、缺陷檢測器400以及記憶體20。在一實施例中，記憶體20可以設置在IC 10a外部。舉例來說，將假定第一IP IP1為GPU，並且第二IP IP2為顯示介面。IC 10a可以進一步包含參考圖1描述的IC 10的其它元件。參考圖1提供的描述可以應用於本實施例。
GPU IP1和顯示介面IP2中的每一個可以包含測試邏輯TL。如上文參考圖3所描述，測試邏輯TL可以連接到包含於第一IP IP1和第二IP IP2中的正反器以形成掃描鏈。
參考圖4A和4B，缺陷檢測器400可以感測IC 10a中的操作缺陷。如果檢測到操作缺陷，那麼缺陷檢測器400可以將掃描請求信號Req_SC提供到控制器100（S110）。缺陷檢測器400可以藉由硬體或軟體來體現。在一實施例中，缺陷檢測器400可以體現在控制器100中。
在一實例中，缺陷檢測器400可以包含計時器。計時器可以對經配置以響應於特定命令而操作的至少一個IP的回應時間進行計數，並且在計數值超過臨界值時檢測到操作缺陷的發生。舉例來說，包含GPU IP1和顯示介面IP2的各種IP可以響應於請求顯示裝置操作的命令而操作。計時器可以對IP的回應時間進行計數，並且在計數值超過臨界值時檢測到與IC 10a相關的IP或顯示裝置中的操作缺陷。
在另一實例中，缺陷檢測器400可以感測由包含於安裝有IC 10a的電子裝置中的重新開機按鈕產生的信號，並且檢測操作缺陷。
在另一實例中，缺陷檢測器400可以藉由包含於IC 10a中的PMU的一部分來體現。缺陷檢測器400可以基於IP的電源消耗而檢測操作缺陷。舉例來說，當經配置以響應於命令而操作的IP的電源消耗過度高或低時，缺陷檢測器400可以感測到操作缺陷的發生。此外，缺陷檢測器400可以藉由各種電路或模組來體現。
控制器100可以響應於掃描請求信號Req_SC而產生掃描模式信號SMODE（S120）。控制器100可以將掃描模式信號SMODE提供到多個IP IP1和IP2以及內建式掃描器200。IP IP1和IP2以及內建式掃描器200可以進入掃描模式。舉例來說，可以響應於掃描模式信號SMODE而啟用內建式掃描器200。可以響應於掃描模式信號SMODE而停止IP IP1和IP2的操作。
控制器100可以將掃描資訊SIFM提供到內建式掃描器200（S130）。舉例來說，掃描資訊SIFM可以包含目標IP的資訊、包含於目標IP中的掃描鏈的長度（例如，含於掃描鏈中的資訊的位元組數）以及將儲存所搜集掃描資料SCDATA的記憶體20的儲存區域的位址資訊。
內建式掃描器200可以基於掃描資訊SIFM從目標IP搜集掃描資料SCDATA（S140）。內建式掃描器200可以將掃描時鐘信號SCK、掃描輸入資料SIN以及掃描啟用信號SE提供到目標IP的測試邏輯TL。資料可以移位並且響應於掃描時鐘信號SCK而從目標IP的正反器輸出。內建式掃描器200可以將來自目標IP的測試邏輯TL的資料（例如，第一輸出資料SDO1和第二輸出資料SDO2）接收為掃描資料SCDATA。在一實施例中，內建式掃描器200可以將所搜集掃描資料SCDATA的格式轉換為適合於與記憶體20的通信協定的格式。內建式掃描器200可以將掃描資料SCDATA發送到記憶體20（S150）。
圖5A為根據一實施例的IC 10b的方塊圖，並且圖5B為圖5A的IC 10b的操作流程圖。
參考圖5A，IC 10b可以包含多個IP（例如，IP IP1和IP2）、控制器100、內建式掃描器200、缺陷檢測器400、記憶體20、PMU 450以及CMU 500。在一實施例中，記憶體20可以設置於IC 10b外部。
因為IP IP1和IP2、控制器100、內建式掃描器200、缺陷檢測器400以及記憶體20的操作與上文參考圖4A所述相同，因此將省略重複描述。
PMU 450可以總體上管理IC 10b的電源。PMU 450可以管理包含於IC 10b中的元件（例如，IP IP1和IP2、控制器100、內建式掃描器200、缺陷檢測器400以及CMU 500）的電源。此外，PMU 450可以控制包含於IC 10b中的元件的操作。
CMU 500可以產生多個時鐘信號CLK，並且將所述多個時鐘信號CLK中的每一個提供到對應IP。舉例來說，第一時鐘信號CLK1可以提供到CPU IP1，並且第二時鐘信號CLK2可以提供到顯示介面IP2。第一時鐘信號CLK1與第二時鐘信號CLK2的頻率和/或相位可以相等或不同。當IC 10b處於正常模式時，CPU IP1和顯示介面IP2可以響應於第一時鐘信號CLK1和第二時鐘信號CLK2而執行正常操作。
在一實施例中，CMU 500可以將時鐘信號提供到內建式掃描器200。內建式掃描器200可以響應於由CMU 500產生的時鐘信號而產生掃描時鐘信號SCK。然而，本發明不限於此，並且內建式掃描器200可以包含經配置以產生掃描時鐘信號SCK的除錯時鐘產生器。
參考圖5B，缺陷檢測器400可以感測IC 10b中的操作缺陷。如果檢測到操作缺陷，那麼缺陷檢測器400可以將掃描請求信號Req_SC提供到控制器100（S210）。
控制器100可以響應於掃描請求信號Req_SC而產生掃描模式信號SMODE（S220）。控制器100可以將掃描模式信號SMODE提供到IP IP1和IP2、內建式掃描器200以及PMU 450。
控制器100可以將控制資訊CIFM提供到PMU 450（S230）。舉例來說，控制資訊CIFM可以包含目標IP的資訊。PMU 450可以阻斷目標IP的操作（S240）。舉例來說，PMU 450可以藉由控制目標IP的時鐘門控來阻斷CMU 500的操作。CMU 500可以包含經配置以分別產生多個時鐘信號CLK的多個時鐘產生器（例如，鎖相迴路（phase locked loop，PLL）或延遲鎖定迴路（DLL））。PMU 450可以切斷應用於經配置以產生提供到目標IP的時鐘信號並且控制目標IP的時鐘門控的時鐘產生器的電力。然而，本發明不限於此，並且PMU 450可以根據PMU 450的設定功能而以各種方式阻斷目標IP的操作。控制器100可以將掃描資訊SIFM提供到內建式掃描器200（S250），並且內建式掃描器200可以基於所述掃描資訊SIFM從目標IP的測試邏輯TL搜集掃描資料SCDATA（S260）。內建式掃描器200可以將所搜集掃描資料SCDATA發送到記憶體20（S270）。因為操作S250到S270與圖4B的操作S130到S150大體上相同，因此將省略其詳細描述。
如果掃描資料SCDATA完全搜集並且儲存，那麼內建式掃描器200可以將掃描完成信號SCDONE提供到控制器100（S280）。控制器100可以向PMU 450通知控制器100已接收到掃描完成信號SCDONE。或者，PMU 450可以監控控制器100，並且感測控制器100已接收到掃描完成信號SCDONE。
PMU 450可以產生系統重置信號（S290）。包含於IC 10b中的元件可以響應於系統重置信號而重置。IC 10b可以在正常模式中操作。然而，儲存掃描資料SCDATA的記憶體20可以不重置。記憶體20可以維持掃描資料SCDATA。
在一實施例中，PMU 450和CMU 500還可以包含測試邏輯TL。舉例來說，PMU 450可以包含具有相應功能的多個管理電路。在掃描模式中，包含於PMU 450中的多個管理電路當中的除與掃描操作相關的至少一些管理電路之外的管理電路可以對應於目標IP。
圖6為繪示根據一實施例的控制器100與其它元件之間的關係的方塊圖。
參考圖6，控制器100可以藉由軟體S/W或韌體來體現。控制器100可以藉由程式碼來體現並且安裝於嵌入式記憶體900中。如果IC（圖1中指代為10）通電，那麼控制器100可以由處理器800執行。舉例來說，處理器800可以包含MP或CPU。
處理器800、內建式掃描器200、嵌入式記憶體900、缺陷檢測器400以及PMU 450可以藉由硬體H/W來體現。作業系統（OS）以及中介軟體（middleware）可以在控制器100與其它元件之間。
圖7為根據一實施例的記憶體介面MIF_1的方塊圖。
參考圖7，記憶體介面MIF_1可以包含第一記憶體控制器610、內建式掃描器200、第二記憶體控制器300、除錯時鐘產生器230、記憶體實體層620、第一選擇器630以及第二選擇器640。並且，記憶體介面MIF_1可以進一步包含測試邏輯TL以及多個功能電路（功能電路CIR1和CIR2）。在一實施例中，內建式掃描器200、第二記憶體控制器300以及除錯時鐘產生器230可以藉由單個模組STM來體現。
與圖1的記憶體介面MIF相比，圖7的記憶體介面MIF_1可以進一步包含第二選擇器640以及除錯時鐘產生器230。因為其它元件的操作類似於參考圖1所描述者，因此將省略其詳細描述。
在掃描模式中，除錯時鐘產生器230可以響應於從IC（圖1中指代為10）外部提供的參考時鐘信號而產生除錯時鐘信號DCLK。
第二選擇器640可以響應於掃描模式信號SMODE而選擇功能時鐘信號FCLK與除錯時鐘信號DCLK中的一個，並且將所選時鐘信號提供到記憶體實體層620。在此情況下，功能時鐘信號FCLK可以是由IC 10的CMU（圖5A中指代為500）提供的時鐘信號。在另一實施例中，提供到記憶體實體層620的時鐘信號可以由額外PLL產生。在此情況下，第二選擇器640可以具有PLL設定功能。
舉例來說，第二選擇器640在掃描模式信號SMODE為邏輯高（H）時可以選擇除錯時鐘信號DCLK，並且在掃描模式信號SMODE為邏輯低（L）時選擇功能時鐘信號FCLK。因此，在正常模式中，記憶體實體層620可以響應於功能區塊信號FCLK而將使用者資料UDATA發送到記憶體20。並且，在掃描模式中，記憶體實體層620可以響應於除錯時鐘信號DCLK而將掃描資料SCDATA發送到記憶體20。
在一實施例中，除錯時鐘產生器230可以產生掃描時鐘信號（圖5A中指代為SCK），並且將掃描時鐘信號SCK提供到內建式掃描器200。內建式掃描器200可以將掃描時鐘信號SCK提供到目標IP。舉例來說，內建式掃描器200可以在根據目標IP的掃描鏈的長度而設定的週期期間將掃描時鐘信號SCK提供到目標IP（即，目標IP的測試邏輯TL）。
如上文所描述，根據本實施例的記憶體介面MIF_1以及包含記憶體介面MIF_1的IC可以包含除錯時鐘產生器230。在掃描模式中，除錯時鐘產生器230可以產生除錯時鐘信號DCLK。在掃描模式中，因為掃描資料SCDATA響應於除錯時鐘信號DCLK而儲存於記憶體20中，因此即使在CMU 500中發生操作錯誤，掃描資料SCDATA也可以穩定地儲存於記憶體20中。
圖8為根據一實施例的IC 10c的方塊圖。
參考圖8，IC 10c可以包含多個IP（例如，第一IP IP1到到第四IP IP4）以及內建式掃描器200c。將假定第三IP IP3與第四IP IP4為匯流排與記憶體介面。
當IC 10c處於掃描模式時，內建式掃描器200c可以從IP IP1到IP4搜集掃描資料SCDATA。內建式掃描器200c可以基於由控制器（圖1中指代為100）提供的掃描資訊搜集掃描資料SCDATA。內建式掃描器200c可以點對點地連接到IP IP1到IP4。內建式掃描器200c可以藉由點對點連接從IP IP1到IP4搜集掃描資料SCDATA。
內建式掃描器200c可以將所搜集掃描資料SCDATA提供到第一記憶體控制器610。在此情況下，內建式掃描器200c可以將掃描資料SCDATA直接提供到第一記憶體控制器610而不通過匯流排IP3。記憶體控制器610可以將掃描資料SCDATA發送到記憶體20。換句話說，內建式掃描器200c可以經由第一記憶體控制器610將掃描資料SCDATA儲存在記憶體20中。
圖9為根據一實施例的IC 10d的方塊圖。
參考圖9，IC 10d可以包含多個IP（例如，第一IP IP1到到第四IP IP4）以及內建式掃描器200d。將假定第三IP IP3與第四IP IP4分別為匯流排與記憶體介面。
在本實施例中，內建式掃描器200d可以連接到匯流排IP3。內建式掃描器200d還可以點對點地連接到IP IP1到IP4。在掃描模式中，內建式掃描器200d可以藉由點對點連接從IP IP1到IP4搜集掃描資料SCDATA，並且經由匯流排IP3將所搜集掃描資料SCDATA發送到記憶體介面IP4。記憶體介面IP4可以將掃描資料SCDATA發送到記憶體20。換句話說，內建式掃描器200d可以經由匯流排IP3和記憶體介面IP4將掃描資料SCDATA儲存在記憶體20中。
圖10為根據一實施例的IC 10e的方塊圖。
參看圖10，IC 10e可以包含多個IP以及內建式掃描器200e。舉例來說，所述多個IP可以包含第一匯流排到第三匯流排B1、B2和B3，第一核心CR1和第二核心CR2，第一記憶體介面到第三記憶體介面MIF1、MIF2和MIF3，加密模組CM，通信處理器CP，相機介面IF1，顯示介面IF2，以及影像訊號處理器（image signal processor，ISP）。所述多個IP可以包含測試邏輯。
IC 10e可以具有階層式匯流排結構。舉例來說，如圖10中所示，包含於IC 10e中的元件可以經由由第一匯流排到第三匯流排B1、B2和B3體現的階層式匯流排而將資料發送到彼此或從彼此接收資料。
在一實施例中，在功能方面彼此緊密相關的IP可以連接到同一匯流排。舉例來說，與控制IC 10e的通用操作以及儲存資料相關的第一核心CR1和第二核心CR2以及第一記憶體介面到第三記憶體介面MIF1、MIF2和MIF3可以連接到第一匯流排B1。舉例來說，第一匯流排B1可以是系統匯流排。與IC 10e的通信和安全功能相關的加密模組CM和通信處理器CP可以連接到第二匯流排B2。相機介面IF1、顯示介面IF2以及ISP可以連接到第三匯流排B3。舉例來說，第二匯流排B2和第三匯流排B3可以是擴展匯流排。然而，本發明不限於此，並且可以考慮到資料業務而以多種方式改變IP與匯流排之間的連接關係。
內建式掃描器200e可以連接到第一匯流排B1內建式掃描器200e可以經由第一匯流排B1將所搜集掃描資料發送到第一記憶體介面到第三記憶體介面MIF1、MIF2和MIF3中的一個。舉例來說，內建式掃描器200e可以經由第一匯流排B1將掃描資料發送到第一記憶體介面MIF1，並且第一記憶體介面MIF1可以將掃描資料發送到與其對應的記憶體。因此，內建式掃描器200e可以經由第一匯流排B1和第一記憶體介面MIF1將掃描資料儲存在記憶體中。
圖11為根據一實施例的電子系統的操作流程圖。根據本實施例的電子系統的操作可以應用於圖1的電子系統1000。並且，電子系統的操作可以應用於安裝有圖4A、5A以及8到10的IC 10a、10b、10c、10d以及10e的電子系統。
參考圖11，電子系統1000可以感測正常操作期間的操作缺陷（S1）。電子系統1000可以感測內部信號或外部信號並且檢測操作缺陷。舉例來說，IC（圖1中指代為10）可以對經配置以響應於命令而執行操作的至少一個IP的回應時間進行計數，並且在計數值超過臨界值時感測到操作缺陷的發生。或者，IC 10可以在預定義為故障的操作發生時感測到歸因於信號發送裝置的操作缺陷。在另一實例中，安裝有電子系統1000的電子裝置可能包含具有重置功能的按鈕。當電子裝置的使用者按壓所述按鈕時，電子系統1000可以感測到操作缺陷已發生。
電子系統1000可以將操作模式改變為掃描模式（S2）。電子系統1000可以從正常模式改變為掃描模式。舉例來說，控制器（圖1中指代為100）可以產生掃描模式信號SMODE，並且IP IP1到IP4以及內建式掃描器（圖1中指代為200）可以響應於所述掃描模式信號SMODE而進入掃描模式。IP IP1到IP4的操作可以停止。在IP IP1到IP4的操作停止之前，指示IP IP1到IP4的操作狀態的值可以儲存於包含在IP IP1到IP4中的暫存器中。
在電子系統1000正執行正常操作的同時，內建式掃描器200可以處於非活動狀態（例如，閒置狀態）。可以響應於掃描模式信號SMODE而啟用內建式掃描器200。
此後，內建式掃描器200可以從IP IP1到IP4搜集除錯資料（例如，掃描資料）（S3）。內建式掃描器200可以基於由控制器100提供的掃描資訊SIFM掃描包含於IP IP1到IP4中的每一個中的測試邏輯TL，並且搜集除錯資料。
內建式掃描器200可以將所搜集除錯資料儲存在記憶體中（S4）。內建式掃描器200可以將資料寫入命令、除錯資料以及位址資訊提供到記憶體。內建式掃描器200可以直接或間接地存取記憶體（圖1中指代為20）並且將除錯資料儲存在記憶體20中。
在一實施例中，操作S3與S4可以交替並且反覆地執行。舉例來說，內建式掃描器200可以按預定資料單位（例如，64位元）搜集目標IP的除錯資料，並且將所述除錯資料儲存在記憶體20中。
如果除錯資料儲存於記憶體20中，那麼可以重置電子系統1000（S5）。IP IP1到IP4可以重置並且執行正常操作。可以停用內建式掃描器200。當控制器100藉由硬體體現時，控制器100可以停用或在低電源模式中操作。當控制器100藉由軟體和處理器體現時，處理器可以執行正常操作。
圖12A到12C為根據一實施例的電子裝置2000的方塊圖。電子裝置2000可以包含IC 30a、記憶體20以及顯示裝置60。此外，電子裝置2000可以進一步包含各種元件。舉例來說，當電子裝置2000為可攜式終端時，電子裝置2000可以進一步包含透鏡、影像感測器、天線、收發器、數據機、麥克風、揚聲器、觸碰輸入單元和/或各種感測器。
IC30a可以包含CPU 310、RAM 320、GPU 330、PMU 340、記憶體介面350、顯示器控制器380、內建式掃描器360、控制器370，以及匯流排390。此外，IC 30a可以進一步包含各種IP。
CPU 310可以總體上控制IC 30a和電子裝置2000的操作。CPU 310可以控制IC 30a的元件320到380中的每一個的操作。在一實施例中，CPU 310可以藉由多核心來體現。多核心可以是具有兩個或大於兩個獨立核心的單個計算組件。
RAM 320可以暫時儲存程式、資料或指令。舉例來說，儲存於記憶體20中的程式和/或資料可以在CPU 310的控制下或根據啟動碼而暫時儲存於RAM 320中。RAM 320可以藉由DRAM或SRAM來體現。
GPU 330可以執行與圖形處理操作相關的操作。
PMU 340可以管理IC 30a的元件310到380中的每一個的電源。並且，PMU 340可以確定元件310到380中的每一個的操作狀態並且控制元件310到380中的每一個的操作。
記憶體介面350可以總體上控制記憶體20的操作，並且控制IC 30a的元件310到380中的每一個與記憶體20之間的資料交換。記憶體介面350可以應CPU 310的請求而將資料寫入到記憶體20或從記憶體20讀取資料。
內建式掃描器360可以從IC 30a的元件310、320、330、340、350、380和390搜集除錯資料DDATA，並且將所搜集除錯資料DDATA儲存到記憶體20。如上文參考圖1所描述，除錯資料DDATA可以是掃描資料。
當在IC 30a的操作中發生缺陷時，控制器370可以搜集並儲存除錯資料DDATA並且控制重啟IC 30a的一般操作。
顯示器控制器380可以控制顯示裝置60的操作，並且將圖像資料發送到顯示裝置60。舉例來說，顯示器控制器380可以改變由GPU 330提供的圖像資料的格式或執行影像處理操作，並且將圖像資料發送到顯示裝置60。
IC 30a的元件310到380可以經由系統匯流排390在內部將資料發送到彼此並且從彼此接收資料。
為資料儲存裝置的記憶體20可以儲存作業系統（OS）、各種程式以及各種資料。記憶體20可以位於IC 30a外部。
顯示裝置60可以顯示所接收影像資料。顯示裝置60可以藉由平板顯示器（flat panel display，FPD）或柔性顯示器（例如液晶顯示器（liquid crystal display，LCD）、發光二極體（light-emitting diode，LED）顯示器或有機LED（organic LED，OLED）顯示器）來體現。
參考圖12A，電子裝置2000可以將除錯資料DDATA儲存在包含於IC 30a外部的記憶體20中。舉例來說，記憶體20可以是DRAM。然而，本發明不限於此，並且記憶體20可以是非揮發性記憶體裝置（例如，快閃記憶體記憶體、PRAM、MRAM、ReRAM或FeRAM）。
在一實施例中，如上文參考圖1所描述，內建式掃描器360可以直接將除錯資料DDATA發送到記憶體20。在另一實施例中，內建式掃描器360可以經由記憶體介面350將除錯資料DDATA發送到記憶體20，如參考圖8所描述。或者，內建式掃描器360可以經由匯流排390和記憶體介面350將除錯資料DDATA發送到記憶體20，如參考圖9所描述。
參考圖12B，電子裝置2000可以將除錯資料DDATA儲存在包含於IC 30a中的記憶體（例如，RAM 320）中。內建式掃描器360可以直接將除錯資料DDATA發送到RAM 320或經由匯流排390發送除錯資料，以使得除錯資料DDATA可以儲存於RAM 320中。
參考圖12C，電子裝置2000可以暫時將除錯資料DDATA儲存在包含於IC 30a中的記憶體（例如，RAM 320）中。在IC 30a重置之後，電子裝置2000可以將除錯資料DDATA儲存在位於IC 30a外部的記憶體20中。
內建式掃描器360可以直接將除錯資料DDATA發送到RAM 320或經由匯流排390將除錯資料DDATA發送到RAM 320，以使得除錯資料DDATA可以儲存於RAM 320中。
如果除錯資料DDATA儲存於RAM 320中，那麼PMU 340可以產生系統重置信號。IC 30a可以響應於系統重置信號而重置。在此情況下，RAM 320可以不重置，而維持所儲存資料。內建式掃描器360和控制器370可以進入閒置狀態。在一實施例中，當控制器370藉由軟體、處理器（例如，CPU 310）或另一處理器體現時，所述處理器可以執行正常操作。
CPU 310可以從RAM 320讀取除錯資料DDATA，並且將除錯資料DATA儲存在記憶體20中。
圖13為根據一實施例的電子裝置3000的方塊圖。電子裝置3000可以包含IC 30b、儲存裝置50以及顯示裝置60。
IC 30b可以包含CPU 310、RAM 320、GPU 330、PMU 340、儲存介面355、顯示器控制器380、內建式掃描器360、控制器370以及匯流排390。
儲存介面355可以總體上控制儲存裝置50的操作，並且應CPU 310的請求而將資料寫入到儲存裝置50或從儲存裝置50讀取資料。
作為資料儲存裝置的儲存裝置50可以儲存大量資料。儲存裝置50可以位於IC 30a外部。在一實施例中，儲存裝置50可以容易地從電子裝置3000拆離。舉例來說，儲存裝置50可以包含記憶卡、固態硬碟（solid-state drive，SSD）、USB記憶體以及硬碟（hard disk drive，HDD）中的至少一個。
根據本實施例的電子裝置3000可以將除錯資料DDATA儲存在位於IC 30b外部的儲存裝置50中。內建式掃描器360可以直接將除錯資料DDATA發送到儲存裝置50或經由儲存介面355和/或匯流排390將除錯資料DDATA發送到儲存裝置50，以使得DDATA可以儲存於儲存裝置50中。
圖14為根據一實施例的AP 40以及包含所述AP的電子裝置4000的方塊圖。
參看圖14，電子裝置4000可以包含AP 40、記憶體20以及RF晶片70。此外，電子裝置3000可以進一步包含各種元件。
AP 40可以藉由系統單晶片（SOC）來體現，並且包含CPU 410、GPU 420、RAM 430、PMU 440、記憶體介面450、數據機480、內建式掃描器460、控制器470以及匯流排490。此外，AP 40可以進一步包含各種IP。AP 40可以稱為ModAP，因為數據機晶片的功能整合在AP 40中。
數據機480可以將待發送的資料轉換成適合於無線環境的資料以實現無線通訊，並且恢復所接收資料。數據機480可以與位於電子裝置4000外部的RF晶片70執行數位通信。
RF晶片70可以經由天線接收高頻信號，將高頻信號轉換成低頻信號，並且將低頻信號發送到數據機480。並且，RF晶片70可以從數據機480接收低頻信號，將低頻信號轉換成高頻信號，並且經由天線將高頻信號發送到電子裝置400外部。並且，RF晶片70可以放大信號或對信號進行濾波。
在掃描模式中，包含於AP 40中的內建式掃描器460可以從AP 40的元件410、420、430、440、450、480和490搜集除錯資料DDATA，並且將除錯資料DDATA儲存在位於AP 40內部或外部的記憶體中。舉例來說，內建式掃描器460可以將除錯資料DDATA儲存在位於AP 40外部的記憶體20中或儲存在包含於AP 40中的RAM 420或包含正反器的暫存器檔中。
數據機480可以經設計以適合於使用電子裝置4000的區域的無線環境（例如，無線通訊方法）。當使用電子裝置4000的區域遠離準備了能夠對包含數據機480的AP 40（例如，ModAP）除錯的環境的區域時，可能不容易對AP 40除錯。然而，根據本實施例的電子裝置4000可以在不使用外部除錯器的情況下搜集除錯資料DDATA並且儲存所搜集除錯資料DDATA。因此，可以改善除錯資料DDATA的準確度，並且可以促進缺陷產生狀態以及除錯操作的再現。
如本領域中的傳統做法，可以根據實行所描述的一個或多個功能的區塊來描述並且說明各實施例。在本文中可以稱為單元或模組等等的這些區塊在物理上藉由類比和/或數位電路（例如邏輯閘、積體電路、微處理器、微控制器、記憶體電路、被動電子元件、主動電子元件、光學元件、硬連線電路，等等）來實施，並且可以任選地藉由韌體和/或軟體驅動。舉例來說，所述電路可以體現在一個或多個半導體晶片中或例如印刷電路板等等的基底支撐件上。構成區塊的電路可以藉由專用硬體或藉由處理器（例如，一個或多個經程式設計微處理器以及相關聯電路）或藉由執行所述區塊的一些功能的專用硬體與執行所述區塊的其它功能的處理器的組合來實施。實施例的每一區塊可以在物理上分離成兩個或大於兩個互動並且離散的區塊而不脫離本發明的範圍。同樣，實施例的區塊可以在物理上組合成更複雜的區塊而不脫離的本發明範圍。
雖然已經參考本發明的實施例繪示並且描述本發明，但將理解，可以在不脫離所附權利要求書的精神和範圍的情況下在其中作出形式和細節的各種改變。
10、10a、10b、10c、10d、10e、30a、30b‧‧‧積體電路（IC）
20‧‧‧記憶體
40‧‧‧AP
50‧‧‧儲存裝置
60‧‧‧顯示裝置
70‧‧‧RF晶片
100‧‧‧控制器
200、200c、200d、200e‧‧‧內建式掃描器
230‧‧‧除錯時鐘產生器
300‧‧‧第二記憶體控制器
310‧‧‧CPU
320‧‧‧RAM
330‧‧‧GPU
340‧‧‧PMU
350‧‧‧記憶體介面
355‧‧‧儲存介面
360‧‧‧內建式掃描器
370‧‧‧控制器
380‧‧‧顯示器控制器
390‧‧‧匯流排
400‧‧‧電源管理單元/缺陷檢測器
410‧‧‧CPU
420‧‧‧GPU
430‧‧‧RAM
440‧‧‧PMU
450‧‧‧PMU/記憶體介面
460‧‧‧內建式掃描器
470‧‧‧控制器
480‧‧‧數據機
490‧‧‧匯流排
500‧‧‧CMU
600‧‧‧目標IP
610‧‧‧第一記憶體控制器
620‧‧‧記憶體實體層
630‧‧‧第一選擇器
640‧‧‧第二選擇器
800‧‧‧處理器
900‧‧‧嵌入式記憶體
1000‧‧‧電子系統
2000、3000、4000‧‧‧電子裝置
B1‧‧‧第一匯流排
B2‧‧‧第二匯流排
B3‧‧‧第三匯流排
CIR1、CIR2‧‧‧功能電路
CM‧‧‧加密模組
CP‧‧‧通信處理器
CPU‧‧‧中央處理單元
FF‧‧‧正反器
FFG‧‧‧正反器群組
GPU‧‧‧圖形處理單元
H/W‧‧‧硬體
IF1‧‧‧相機介面
IF2‧‧‧顯示介面
IP1‧‧‧CPU
IP2‧‧‧GPU
IP3‧‧‧快取一致性介面
IP4‧‧‧系統匯流排
ISP‧‧‧影像訊號處理器
MIF‧‧‧記憶體介面
MIF_1‧‧‧記憶體介面
MIF1‧‧‧第一記憶體介面
MIF2‧‧‧第二記憶體介面
MIF3‧‧‧第三記憶體介面
S1~S5、S11~S15、S21~S25、S31~S35、S41~S44、S110~S150、S210~S290‧‧‧操作
SCCHN‧‧‧掃描鏈
STM‧‧‧單個模組
S/W‧‧‧軟體
TL‧‧‧測試邏輯
本發明的實施例將從結合附圖進行的以下詳細描述而更加清楚地理解，在附圖中：
圖1為根據一實施例的電子系統的方塊圖。
圖2為根據一實施例的處於掃描模式中的積體電路（IC）的操作流程圖。
圖3為包含測試邏輯的掃描鏈的實例的圖。
圖4A為根據一實施例的IC的方塊圖。
圖4B為圖4A中所示的IC的操作流程圖。
圖5A為根據一實施例的IC的方塊圖。
圖5B為圖5A中所示的IC的操作流程圖。
圖6為繪示根據一實施例的控制器與其它元件之間的關係的方塊圖。
圖7為根據一實施例的記憶體介面的方塊圖。
圖8為根據一實施例的IC的方塊圖。
圖9為根據一實施例的IC的方塊圖。
圖10為根據一實施例的IC的方塊圖。
圖11為根據一實施例的電子系統的操作流程圖。
圖12A到12C為根據一實施例的電子裝置的方塊圖。
圖13為根據一實施例的電子裝置的方塊圖。
圖14為根據一實施例的應用程式處理器（AP）以及包含所述AP的電子裝置的方塊圖。

Claims (25)

  1. 一種積體電路，包括： 多個智慧財產件（intellectual properties，IPs），所述多個智慧財產件中的每一個包括測試邏輯； 第一記憶體控制器，其經配置以在第一操作模式中將從所述多個智慧財產件中的至少一個接收的用戶資料提供到第一記憶體； 掃描器，其經配置以在第二操作模式中從所述多個智慧財產件的所述測試邏輯蒐集除錯資料；以及 第二記憶體控制器，其經配置以在所述第二操作模式中從所述掃描器接收所述除錯資料並且將所述除錯資料提供到所述第一記憶體。
  2. 如申請專利範圍第1項所述的積體電路，更包括控制器，所述控制器經配置以響應於掃描請求信號而將指示所述第二操作模式的控制信號提供到所述多個智慧財產件和所述掃描器。
  3. 如申請專利範圍第2項所述的積體電路，更包括缺陷檢測器，所述缺陷檢測器經配置以檢測所述積體電路的操作缺陷並且產生所述掃描請求信號。
  4. 如申請專利範圍第2項所述的積體電路，所述控制器將用於蒐集所述除錯資料的掃描資訊提供到所述掃描器。
  5. 如申請專利範圍第4項所述的積體電路，其中所述掃描資訊包括以下各者中的至少一個：用於蒐集所述除錯資料的目標智慧財產件資訊、目標智慧財產件的測試邏輯資訊，以及關於將儲存所述除錯資料的所述第一記憶體的區域的位址資訊。
  6. 如申請專利範圍第1項所述的積體電路，更包括： 除錯時鐘產生器，其經配置以在所述第二操作模式中產生除錯時鐘信號，其中 由所述第二記憶體控制器輸出的所述除錯資料是響應於所述除錯時鐘信號而發送到所述第一記憶體。
  7. 如申請專利範圍第6項所述的積體電路，所述除錯時鐘產生器響應於從外部提供的參考時鐘信號而產生所述除錯時鐘信號。
  8. 如申請專利範圍第6項所述的積體電路，在所述第一操作模式中，所述掃描器、所述第二記憶體控制器以及所述除錯時鐘產生器處於閒置狀態。
  9. 如申請專利範圍第1項所述的積體電路，其中： 每一測試邏輯連同多個掃描正反器構成掃描鏈，並且 所述除錯資料包括由所述掃描鏈輸出的掃描資料。
  10. 如申請專利範圍第9項所述的積體電路，其中所述掃描器將對應於所述掃描鏈的長度的掃描時鐘信號提供到包含於所述多個智慧財產件中所包含的至少一個目標智慧財產件中的所述測試邏輯。
  11. 如申請專利範圍第1項所述的積體電路，其中所述掃描器將所述除錯資料的格式轉換成適合於所述第二記憶體控制器的協議的資料格式。
  12. 如申請專利範圍第1項所述的積體電路，其中所述多個智慧財產件中的每一個點對點地連接到所述掃描器。
  13. 如申請專利範圍第1項所述的積體電路，其中所述第一記憶體包含於所述積體電路中。
  14. 如申請專利範圍第1項所述的積體電路，其中所述第一記憶體包括位於所述積體電路外部的動態隨機存取記憶體。
  15. 如申請專利範圍第1項所述的積體電路，更包括： 電源管理單元，其經配置以管理提供到所述多個智慧財產件的電源，其中 所述電源管理單元在所述第二操作模式中阻斷時鐘信號到所述多個智慧財產件的應用，並且在所述除錯資料被完全蒐集並且儲存時產生系統重置信號。
  16. 一種積體電路，包括： 多個智慧財產件，所述多個智慧財產件中的每一個包括掃描鏈； 匯流排，其經配置以在所述多個智慧財產件之間發送資料； 內建式掃描器，其經配置以從所述智慧財產件中的一個或多個的所述掃描鏈蒐集掃描資料並且將所述掃描資料發送到記憶體；以及 控制器，其經配置以響應於掃描請求信號而控制所述多個智慧財產件中的至少一些以及所述內建式掃描器進入掃描模式，並且將掃描資訊提供到所述內建式掃描器。
  17. 如申請專利範圍第16項所述的積體電路，其中所述內建式掃描器經由所述匯流排將所述掃描資料發送到所述記憶體。
  18. 如申請專利範圍第16項所述的積體電路，更包括： 第一記憶體控制器，其經配置以在正常模式中經由所述匯流排從所述多個智慧財產件接收用戶資料並且將所述用戶資料發送到所述記憶體，其中 所述內建式掃描器包括經配置以在所述掃描模式中蒐集所述掃描資料的掃描器以及經配置以在所述掃描模式中將所述掃描資料發送到所述記憶體的第二記憶體控制器。
  19. 如申請專利範圍第16項所述的積體電路，其中： 所述內建式掃描器將所述掃描資料儲存在包含於所述積體電路中的所述記憶體中，並且 在所述積體電路重置之後，所述多個智慧財產件中的至少一個從所述記憶體讀取所述掃描資料並且將所述所讀取掃描資料儲存在所述積體電路的外部記憶體中。
  20. 如申請專利範圍第16項所述的積體電路，其中所述控制器是由以下各者體現： 程式碼，其包含用以執行控制所述多個智慧財產件中的所述至少一些以及所述內建式掃描器進入所述掃描模式的所述操作以及提供所述掃描資訊的所述操作的命令；以及 處理器，其經配置以執行所述程式碼。
  21. 一種安裝在包含記憶體的電子裝置上的應用程式處理器，所述應用程式處理器包括： 多個功能區塊，所述多個功能區塊中的每一個包含測試邏輯； 控制器，其經配置以在所述多個功能區塊中的至少一些發生操作缺陷時，輸出指示用於蒐集除錯資料的操作模式的掃描模式信號以及掃描控制信號；以及 內建式掃描器，其經配置以響應於所述掃描模式信號和所述掃描控制信號，而從包含於所述至少一些功能區塊中的所述測試邏輯蒐集所述除錯資料，並且將所述所蒐集除錯資料發送到所述記憶體。
  22. 如申請專利範圍第21項所述的應用程式處理器，其中所述記憶體包括以下各者中的至少一個：(1)包含於所述應用程式處理器中的嵌入式記憶體及揮發性記憶體裝置；(2)非揮發性記憶體裝置；以及記憶卡，其位於所述應用程式處理器外部。
  23. 如申請專利範圍第21項所述的應用程式處理器，更包括缺陷檢測器，所述缺陷檢測器經配置以感測所述缺陷的產生並且將掃描請求信號提供到所述控制器。
  24. 如申請專利範圍第21項所述的應用程式處理器，其中所述除錯資料包括儲存在包含於所述多個功能區塊中的暫存器中的值。
  25. 如申請專利範圍第21項所述的應用程式處理器，其中所述多個功能區塊中的至少一個包括數據機。
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