TWI761624B

TWI761624B - 積體電路晶片的定址方法與系統

Info

Publication number: TWI761624B
Application number: TW107139525A
Authority: TW
Inventors: 李昆憲; 金胤軒
Original assignee: 香港商蜜蜂計算（香港）股份有限公司
Priority date: 2018-11-07
Filing date: 2018-11-07
Publication date: 2022-04-21
Also published as: TW202018497A

Abstract

本發明公開一種積體電路晶片的定址系統，其包括控制單元與多個電路板。控制單元用於傳輸一第一控制訊號與一第二控制訊號；多個電路板透過多個訊號傳輸串接介面連接控制單元，且每個電路板包含多個積體電路晶片。積體電路晶片接收第一控制訊號使積體電路晶片的訊號同步，積體電路晶片接收第二控制訊號以定址每個積體電路晶片。

Description

積體電路晶片的定址方法與系統

本發明涉及一種積體電路晶片的定址方法與系統，特別是涉及無需使用電阻達到晶片定址目的的一種積體電路晶片的定址方法與系統。

虛擬貨幣的挖礦機、區塊鏈伺服器、雲端運算伺服器、人工智慧電腦或工業電腦的應用上需要強大的運算能力，因此通常會在上述主機裡面安裝多個運算板，且每個運算板上具有多個相同的運算單元，以增加主機的數據計算處理能力。

在若干應用的運算過程中，需要知道是哪個運算單元完成計算，因此需要對每個運算單元進行定址。現有之運算單元的定址方法中，大都是使用電阻的方式給予每個運算單元一個數位位址，主機才能知道目前是那個計算單元完成計算工作。

然而，使用電阻的定址方式需要占用運算板的位置，會導致運算板的面積增加，進而增加運算板的製造成本。故，如何設計一種新的定址方式，來克服上述的缺陷，已成為該項事業所欲解決的重要課題之一。

本發明所要解決的技術問題在於，針對現有技術的不足提供一種無需使用電阻定址積體電路晶片的積體電路晶片的定址系統與方法。

為了解決上述的技術問題，本發明所採用的技術方案是，提供一種積體電路晶片的定址系統，其包括控制單元與多個電路板。控制單元用於傳輸一第一控制訊號與一第二控制訊號；多個電路板透過多個訊號傳輸串接介面連接控制單元，且每個電路板包含多個積體電路晶片。積體電路晶片接收第一控制訊號使積體電路晶片所傳輸的訊號與第一控制訊號同步，積體電路晶片接收第二控制訊號以定址每個積體電路晶片。

為了解決上述的技術問題，本發明所採用的另一技術方案是，提供一種積體電路晶片的定址方法，多個積體電路晶片在一初始狀態，每一該些積體電路晶片之輸出接腳所傳輸的訊號會隨著輸入接腳所接收的訊號改變，該定址方法包括：經由一控制單元輸出一第一控制訊號至該些積體電路晶片，使該些積體電路晶片同步；藉由該控制單元依序輸出一第二控制訊號以定址每個積體電路晶片；重複定址每個積體電路晶片的步驟，直到完成所有積體電路晶片的定址。

本發明的有益效果在於，本發明所提供的積體電路晶片的定址系統與方法，省略使用電阻，進而降低電路板的電路面積。

為使能更進一步瞭解本發明的特徵及技術內容，請參閱以下有關本發明的詳細說明與圖式，然而所提供的圖式僅用於提供參考與說明，並非用來對本發明加以限制。

10‧‧‧積體電路晶片的定址系統

102‧‧‧控制單元

104‧‧‧電路板

106‧‧‧積體電路晶片

106A‧‧‧第一積體電路晶片

106B‧‧‧第二積體電路晶片

106N‧‧‧第N積體電路晶片

1061‧‧‧輸入接腳

1062‧‧‧輸出接腳

108‧‧‧訊號傳輸串接介面

S301~S303‧‧‧步驟

圖1為本發明實施例之積體電路晶片的定址系統的方塊圖。

圖2為本發明之積體電路晶片的定址系統之部分元件的方塊圖。

圖3為本發明實施例之積體電路晶片的定址方法的流程圖。

以下是通過特定的具體實施例來說明本發明所公開有關積體電路晶片的定址方法與系統的實施方式，本領域技術人員可由本說明書所公開的內容瞭解本發明的優點與效果。本發明可通過其他不同的具體實施例加以施行或應用，本說明書中的各項細節也可基於不同觀點與應用，在不悖離本發明的構思下進行各種修改與變更。另外，本發明的附圖僅為簡單示意說明，並非依實際尺寸的描繪，事先聲明。以下的實施方式將進一步詳細說明本發明的相關技術內容，但所公開的內容並非用以限制本發明的保護範圍。

應當可以理解的是，雖然本文中可能會使用到“第一”、“第二”、“第三”等術語來描述各種元件或者信號，但這些元件或者信號不應受這些術語的限制。這些術語主要是用以區分一元件與另一元件，或者一信號與另一信號。另外，本文中所使用的術語“或”，應視實際情況可能包括相關聯的列出項目中的任一個或者多個的組合。

在本發明之積體電路晶片的定址方法與系統中，積體電路晶片較佳設置於一電路板上，且此電路板又可稱為運算板或算力板(Hash board)。在需要大量計算能力的電腦主機(例如虛擬貨幣的挖礦機等)中，需要安裝多個運算板在電腦主機的訊號傳輸串接介面(例如非同步式串列介面(Universal Asynchronous Receiver Transmitter，UART)或串列周邊介面(Serial Peripheral Interface，SPI)等)上。而且，在運算的過程中，需要知道那個積體電路晶片完成計算，電腦主機會將運算結果進行驗證，再將驗證結果回傳至礦池，若積體電路晶片運算結果正確，告知是那個積體電路晶片運算正確，使此積體電路晶片進行下一個運算，若積體電路晶片運算結果錯誤，告知是哪個積體電路晶片運算錯誤，同樣使此積體電路晶片進行下一個運算。因此，需要對所有的積體電路晶片進行定址，這樣才能知道是哪個積體電路晶片完成計算。

[積體電路之定址系統的實施例]

參閱圖1所示，圖1為本發明實施例之積體電路晶片的定址系統的方塊圖。本發明之積體電路晶片的定址系統10包括一控制單元102、多個電路板104與多個積體電路晶片106。控制單元102又可稱為控制板(Control board)，電路板104可以是運算板或算力板，但在此並不侷限。控制單元102連接多個訊號傳輸串接介面108，而電路板104係安插在訊號傳輸串接介面108上。進一步來說，電路板104透過訊號傳輸串接介面108與該控制單元102連接，每個電路板104上包含多個積體電路晶片106，且在每個電路板104上的多個積體電路晶片106係串聯連接。訊號傳輸串接介面108較佳為非同步式串列介面或串列周邊介面，然而在不同實施例中，訊號傳輸串接介面108也可以是RS-232的傳輸介面，在此並不侷限。

參閱圖2所示，圖2為本發明之積體電路晶片的定址系統之部分元件的方塊圖。當本發明之積體電路晶片的定址系統10開機時，每個積體電路晶片106在一初始狀態，在初始狀態下，每個積體電路晶片106的輸出接腳(Txo)1062所傳輸的訊號會隨著輸入接腳(Txi)1061的訊號改變。舉例來說，傳送至積體電路晶片106之輸入接腳1061的訊號與從積體電路晶片106之輸出接腳1062的訊號可能為相同或相對關係，但訊號週期趨近於一致。所謂的趨近於一致並非時間週期完全一樣，因為電路特性造成的時間延遲(time delay)，使時間週期有1%以內的誤差。

此時，控制單元102會傳送一第一控制訊號給在電路板104上的積體電路晶片106，第一控制訊號為不動作指令(Not Operation Command，NOP CMD)訊號。在此時，在同一片電路板104上的積體電路晶片106會進行與訊號傳輸串接介面108的鮑率(Baud rate) 同步的動作。所謂積體電路晶片106的訊號同步動作是使所有積體電路晶片106的內部訊號與第一控制訊號同步，並將所有積體電路晶片106之輸出接腳1062的訊號皆維持在一鎖定狀態，所謂鎖定狀態是指輸出訊號不隨著輸入訊號進行改變。舉例來說，當輸入訊號是高位準(1)，輸出訊號可以是任意的(1或0)，當輸入訊號低位準(0)，同樣輸出訊號也可以是任意的(1或0)。

在同一片電路板104的多個積體電路晶片106中，依照與控制單元102串聯連接的順序，可以依序命名為第一積體電路晶片106A、第二積體電路晶片106B至第N積體電路晶片106N。在完成所有積體電路晶片106的同步後，控制單元102依序傳送一個第二控制訊號給第一積體電路晶片106A、第二積體電路晶片106B至第N積體電路晶片106N。第二控制訊號為一設定位址訊號(Set ID CMD)。因為第一積體電路晶片106A最先與控制單元102串聯連接，若第一積體電路晶片106A尚未設定位址，而第一積體電路晶片106A會優先設定其積體電路晶片106的位址。當第一積體電路晶片106A接收到第二控制訊號時，即會設定位址，而其餘的積體電路晶片106則不會接收到此第二控制訊號。

接著，在第一積體電路晶片106A完成設定位址的動作後，控制單元102會再傳送另一個第二控制訊號至積體電路晶片106中。此時，因為第一積體電路晶片106A已經完成設定位址，第一積體電路晶片106A不會接收此次傳送的第二控制訊號，第二控制訊號會經過第一積體電路晶片106A，而傳送到第二積體電路晶片106B。此時，若第二積體電路晶片106B尚未進行設定位址，第二積體電路晶片106B會接收第二控制訊號而進行設定位址的動作，而其餘的積體電路晶片106則不會接收到此第二控制訊號。依此類推，直到第N積體電路晶片106N完成設定位址的動作。另外，在此需要說明的是，雖然第一積體電路晶片106A是第一個完成設定位址的積體電路晶片106，但是第一積體電路晶片106A 的位址不一定是編號第一號的積體電路晶片106，控制單元102可為每個積體電路晶片106指定任意位址編號，且每個積體電路晶片106的位址編號皆不相同。

透過本發明之積體電路晶片的定址系統10，讓每個積體電路晶片106都設定一位址編號，當每個積體電路晶片106完成計算時，定址系統10才會知道是那個積體電路晶片106完成計算，且無須在定址系統10中安裝額外的電阻，同樣可以達到定址的目的。

[積體電路之定址方法的實施例]

參閱圖3所示，圖3為本發明實施例之積體電路晶片的定址方法的流程圖。在本實施例的定址方法是應用上述的積體電路晶片的定址系統來完成定址的工作。在本發明中，積體電路晶片在初始狀態時，積體電路晶片之輸出接腳(Txo)所傳送的訊號會隨著輸入接腳(Txi)所接收的訊號改變，依照與控制單元串聯連接之順序將多個積體電路晶片分別命名為第一積體電路晶片、第二積體電路晶片直到第N積體電路晶片，第一積體電路晶片為第一個與控制單元串聯連接的積體電路晶片，第N積體電路晶片為最後一個與控制單元串聯連接的積體電路晶片。此時，舉例來說，傳送至積體電路晶片之輸入接腳的訊號與從積體電路晶片之輸出接腳的訊號皆為高電壓位準的訊號，其訊號週期趨近一致。

本發明的積體電路晶片的定址方法包含下列步驟，在步驟S301中，經由控制單元輸出一第一控制訊號至多個積體電路晶片，使多個積體電路晶片進行一同步動作。第一控制訊號為不動作(Not Operation Command，NOP CMD)訊號，所謂積體電路晶片的同步動作即所有的積體電路晶片進行與訊號傳輸串接介面的鮑率(Baud rate)同步，且是將所有積體電路晶片之輸出接腳的訊號皆維持在一鎖定狀態。而在完成積體電路晶片的同步動作後，所有積體電路晶片的訊號位準會維持在鎖定狀態。此時，只有第一積體電路晶片可以接收訊號。

接著，在步驟S302中，控制單元依序輸出一第二控制訊號以定址每個積體電路晶片。第二控制訊號為設定位址(Set ID CMD)訊號，當控制單元輸出第二控制訊號時，會將設定位址的第二控制訊號經由訊號傳輸串接介面依序傳送至每個積體電路晶片。第一積體電路晶片會最先收到設定位址訊號，若第一積體電路晶片尚未設定位址，第一積體電路晶片收到第二控制訊號後，開啟該第一積體電路晶片的輸出接腳(Txo)。而當控制單元再次傳送第二控制訊號時，因為第一積體電路晶片已經完成定址，第二控制訊號會通過第一積體電路晶片，也就是說第一積體電路晶片不會接收第二控制訊號。第二控制訊號到達第二積體電路晶片，若第二積體電路晶片尚未定址，則第二積體電路晶片會接收第二控制訊號，若第二積體電路晶片已經定址，第二控制訊號同樣會通過第二積體電路晶片，到達下一位置的積體電路晶片，依序完成所有積體電路晶片的定址步驟。

另外，在此需要說明的是，第一積體電路晶片不一定是定址編號第一號的積體電路晶片，控制單元可以為積體電路晶片選擇任意的定址編號，控制單元會將每個積體電路晶片的編號設定為不相同。

最後，在步驟S303，重複步驟S302，直到完成每顆積體電路晶片的定址。完成每顆積體電路晶片的定址後，即可以將計算工作給予每顆積體電路晶片，每顆積體電路晶片可以開始進行計算。

透過上述的定址方法，利用指令設定的方式，給予每顆積體電路晶片位址編號，在積體電路晶片完成運算後，系統才會知道是哪顆積體電路晶片完成計算，那顆積體電路晶片的計算是否正確。改善使用電阻定位的方式，降低電阻的使用。

[實施例的有益效果]

以上所公開的內容僅為本發明的優選可行實施例，並非因此侷限本發明的申請專利範圍，所以凡是運用本發明說明書及圖式內容所做的等效技術變化，均包含於本發明的申請專利範圍內。

10‧‧‧積體電路晶片的定址系統

102‧‧‧控制單元

104‧‧‧電路板

106‧‧‧積體電路晶片

108‧‧‧訊號傳輸串接介面

Claims

一種積體電路晶片的定址系統，其包括：一控制單元，用於傳輸一第一控制訊號與複數個第二控制訊號；以及複數個電路板，透過複數個訊號傳輸串接介面連接該控制單元，且每一該些電路板包含複數個積體電路晶片；其中該些積體電路晶片接收該第一控制訊號使該些積體電路晶片所傳輸的訊號與該第一控制訊號同步，每一該些積體電路晶片接收每一該些第二控制訊號以定址每一該些積體電路晶片，讓每一該些積體電路晶片設定一位址編號；其中，該些第一控制訊號為不動作指令訊號，該些第二控制訊號為設定位址訊號。
如請求項1所述的積體電路晶片的定址系統，其中該控制單元依照與該些積體電路晶片串聯連接的順序命名該些積體電路晶片。
如請求項1所述的積體電路晶片的定址系統，其中，該控制單元每次傳輸一個該些第二控制訊號以依序定址該些積體電路晶片。
如請求項1所述的積體電路晶片的定址系統，其中該第一控制訊號用於使該些積體電路晶片的內部訊號與該第一控制訊號同步，並使該些積體電路晶片之輸出接腳的訊號在一鎖定狀態。
如請求項4所述的積體電路晶片的定址系統，其中該些積體電路晶片的內部訊號與該第一控制訊號同步，即是將該些積體電路晶片進行與該訊號傳輸串接介面的鮑率(Baud rate)同步。
如請求項4所述的積體電路晶片的定址系統，其中該些積體電路晶片之輸出接腳的訊號在一鎖定狀態，是指輸出訊號不隨著輸入訊號進行改變。
如請求項1所述的積體電路晶片的定址系統，其中該控制單元可為該些積體電路晶片指定任意定址編號。
一種積體電路晶片的定址方法，其中複數個積體電路晶片在一初始狀態時，每一該些積體電路晶片之輸出接腳所傳輸的訊號會隨著輸入接腳所接收的訊號改變，該定址方法包括：經由一控制單元輸出一第一控制訊號至該些積體電路晶片，使每一該些積體電路晶片所傳輸之訊號與該第一控制訊號同步，並使每一該些積體電路晶片的該輸出接腳訊號在一鎖定狀態；藉由該控制單元依序輸出一第二控制訊號以定址每一該些積體電路晶片，讓每一該些積體電路晶片設定一位址編號，並解除每一該些積體電路晶片的該鎖定狀態；以及重複定址每一該些積體電路晶片的步驟，直到完成該些積體電路晶片的定址；其中，該第一控制訊號為不動作指令訊號，該第二控制訊號為設定定址訊號。
請求項8所述的積體電路晶片的定址方法，其中在同步該些積體電路的步驟之後，更包含該控制單元依照串聯連接該些積體電路晶片的順序命名該些積體電路晶片。
請求項8所述的積體電路晶片的定址方法，其中在該些積體電路晶片同步的步驟中，是將該些積體電路晶片進行與一訊號傳輸串接介面的鮑率同步。
請求項8所述的積體電路晶片的定址方法，其中該控制單元依序輸出該第二控制訊號以定址每一該些積體電路晶片的步驟中，其中該控制單元可為該些積體電路晶片指定任意定址編號。