TWI417728B - 串列週邊介面設備通訊電路 - Google Patents

Description

串列週邊介面設備通訊電路

本發明係關於一種SPI(Serial Peripheral Interface，串列週邊設備介面)設備通訊電路。

在電腦系統中，SPI是一種允許在兩種設備(一個稱主設備，另一個稱從設備)之間進行串列資料交換之介面。SPI最常應用於電腦系統之CPU(Central Processing Unit，中央處理器)與週邊晶片之間之通訊電路系統中，當SPI匯流排有晶片選擇CS(Chip Select)訊號時，SPI匯流排才可進行資料之接收和發送，一般CPU所提供之SPI匯流排數量有限。

請參考圖1，當CPU 100需要透過SPI匯流排300與PIC(Peripheral Interface Controller，週邊設備控制器)200進行通訊時，通常之做法是：該PIC 200之SPI匯流排控制單元透過該SPI匯流排300與該CPU 100之SPI匯流排控制單元相連，即該CPU 100之晶片選擇埠CS與該PIC 200之一控制埠P相連，該CPU 100之串列資料輸出埠SDO與該PIC 200之資料登錄埠DIN相連，該CPU 100之串列資料登錄埠SDI與該PIC 200之資料輸出埠DOUT相連，該CPU 100之串列時脈埠SCLK與該PIC 200之時脈埠S相連，該PIC 200連接一前端裝置400(如記憶體)，該PIC 200接收該前端裝置400之資訊並將該資訊傳送給該CPU 100，並將該CPU 100發送之指令轉換為控制訊號傳送給該前端裝置400以控制其完成相應之操作。

習知技術中，該CPU 100透過該SPI匯流排300僅能與一個該PIC 200通訊，當該CPU 100需透過SPI匯流排300與多個PIC 200進行通訊時，則會產生SPI匯流排不夠使用之問題。

鑒於上述內容，有必要提供一種可擴充SPI匯流排之SPI設備通訊電路，以解決SPI匯流排使用數量不足之問題。

一種SPI設備通訊電路，包括一主設備、複數從設備及SPI匯流排，該主設備包括一SPI匯流排控制單元，該主設備之SPI匯流排控制單元包括一晶片選擇埠，每一從設備包括一SPI匯流排控制單元，其中一從設備包括複數GPIO引腳，每一從設備之SPI匯流排控制單元包括一選通埠，該主設備之晶片選擇埠連接具GPIO引腳之從設備之選通埠，該GPIO引腳分別連接其他從設備之SPI匯流排控制單元之選通埠，當該主設備與該等從設備通訊時，該主設備發送一具有位址訊號之指令給該具GPIO引腳之從設備，該具GPIO引腳之從設備判斷該位址訊號是否與自己之一致，如果一致則執行該主設備發送之指令，如果不一致則接收該主設備發送之指令並透過其GPIO引腳將該指令中之位址訊號傳送給其他從設備之SPI匯流排控制單元之選通埠，其他從設備判斷該指令中之位址訊號是否與自己之位址訊號相一致，如果一致則執行該主設備所發送之指令，如果不一致則不執行該主設備所發送之指令。

相較習知技術，該CPU之SPI匯流排控制單元透過該SPI匯流排發送指令訊號給每一PIC之SPI匯流排控制單元，設置一PIC可以直接與該CPU進行通訊，透過該PIC之GPIO引腳進一步控制其他PIC可以與該CPU進行通訊，使該CPU透過設置之PIC擴充了SPI匯流排之使用數量。

請參考圖2，本發明SPI設備通訊電路之較佳實施方式包括一主設備10(如CPU)，四個從設備如PIC 20、22、24及26，SPI匯流排30及四個前端裝置40、42、44及46，該從設備及該前端裝置之數量可根據實際情況相應地增加或減少。

該CPU 10包括一SPI匯流排控制單元，該SPI匯流排控制單元包括一晶片選擇埠CS、一串列資料輸出埠SDO、一串列資料登錄埠SDI及一串列時脈埠SCLK。

每一PIC包括一SPI匯流排控制單元及複數GPIO(General purpose input/output，通用輸入輸出)引腳。該PIC 20之SPI匯流排控制單元包括一選通埠P0，該PIC 22之SPI匯流排控制單元包括一選通埠P1，該PIC 24之SPI匯流排控制單元包括一選通埠P2，該PIC 26之SPI匯流排控制單元包括一選通埠P3，每一PIC還包括一資料登錄埠DIN、一資料輸出埠DOUT及一時脈埠S。

其中，該CPU 10之SPI匯流排控制單元透過該SPI匯流排30分別與該等PIC20、PIC22、PIC24及PIC26之SPI匯流排控制單元相連，即該CPU 10之SPI匯流排控制單元之晶片選擇埠CS與該PIC20之選通埠P0相連，該CPU 10之串列資料輸出埠SDO分別連接該等PIC20、PIC22、PIC24及PIC26之資料登錄埠DIN，該CPU 10之串列資料登錄埠SDI分別連接該等PIC20、PIC22、PIC24及PIC26之資料輸出埠DOUT，該CPU 10之串列時脈埠分別連接該等PIC20、PIC22、PIC24及PIC26之時脈埠S。該PIC20之三個GPIO引腳分別連接該等PIC22、PIC24及PIC26之SPI匯流排控制單元之選通埠P1、P2及P3，該等PIC20、PIC22、PIC24及PIC26分別連接前端裝置40、42、44、46，該等PIC 20、22、24、26接收對應前端裝置40、42、44、46之資訊並將該資訊傳送給該CPU 10，並將該CPU 10發送之指令轉換為控制訊號傳送給該等前端裝置40、42、44、46以控制其完成相應之操作。

本實施方式中，利用該PIC20之三個GPIO引腳可以將SPI匯流排擴充為四組，進而可以連接四個PIC。

工作時，當該CPU 10與多個PIC通訊時，首先必須為每一PIC設定一個位址訊號，當該CPU 10向該PIC發送指令時先送出一位址訊號，每一PIC判斷該位址訊號是否與自己之位址訊號相一致，如果一致則執行該CPU 10所發送之指令，如果不一致則不執行該CPU 10所發送之指令。當該CPU 10發出之指令中之位址訊號與該PIC20之位址訊號一致時，則該CPU 10與該PIC20進行通訊，當該CPU10發出之指令中之位址訊號與該PIC20之位址訊號不一致時，該PIC20接收該CPU 10發送之指令並透過其GPIO引腳將該指令訊號中之位址訊號傳送給該等PIC22、PIC24及PIC26之SPI匯流排控制單元之選通埠P1、P2及P3，該等PIC22、PIC24及PIC26判斷該指令中之位址訊號是否與自己之位址訊號相一致，如果一致則執行該CPU 10所發送之指令，如果不一致則不執行該CPU 10所發送之指令，因此該CPU 10透過其發送之指令中之位址訊號選擇一PIC與自己通訊。

透過本發明之實施方式，該CPU 10之SPI匯流排控制單元透過該SPI匯流排30發送指令訊號給一PIC之SPI匯流排控制單元，設置該PIC可以直接與該CPU10進行通訊，透過該PIC之GPIO引腳進一步控制其他PIC可以與該CPU 10進行通訊，從而解決了SPI匯流排不夠使用之問題。該SPI通訊電路方法簡單、成本低。

綜上所述，本發明符合發明專利要件，爰依法提出專利申請。惟，以上所述者僅為本發明之具體實施方式，舉凡熟悉本案技藝之人士，在爰依本發明精神所作之等效修飾或變化，皆應涵蓋於以下之申請專利範圍內。

主設備．．．10

從設備．．．20、22、24、26

SPI匯流排．．．30

前端裝置．．．40、42、44、46

圖1為習知之SPI設備通訊原理圖。

圖2為本發明SPI設備通訊電路之較佳實施方式之原理圖。

主設備．．．10

從設備．．．20、22、24、26

SPI匯流排．．．30

前端裝置．．．40、42、44、46

Claims (6)

1. 一種串列週邊介面設備通訊電路，包括一主設備、複數從設備及SPI匯流排，該主設備包括一SPI匯流排控制單元，該主設備之SPI匯流排控制單元包括一晶片選擇埠，每一從設備包括一SPI匯流排控制單元，其中一從設備包括複數GPIO引腳，每一從設備之SPI匯流排控制單元包括一選通埠，該主設備之晶片選擇埠連接具GPIO引腳之從設備之選通埠，該GPIO引腳分別連接其他從設備之SPI匯流排控制單元之選通埠，當該主設備與該等從設備通訊時，該主設備發送一具有位址訊號之指令給該具GPIO引腳之從設備，該具GPIO引腳之從設備判斷該位址訊號是否與自己之一致，如果一致則執行該主設備發送之指令，如果不一致則接收該主設備發送之指令並透過其GPIO引腳將該指令中之位址訊號傳送給其他從設備之SPI匯流排控制單元之選通埠，其他從設備判斷該指令中之位址訊號是否與自己之位址訊號相一致，如果一致則執行該主設備所發送之指令，如果不一致則不執行該主設備所發送之指令。
2. 如申請專利範圍第1項所述之串列週邊介面設備通訊電路，其中該主設備之SPI匯流排控制單元還包括一串列資料輸出埠、一串列資料登錄埠及一串列時脈埠，每一從設備之SPI匯流排控制單元還包括一資料登錄埠、一資料輸出埠及一時脈埠，該主設備之串列資料輸出埠分別連接每一從設備之資料登錄埠，該主設備之串列資料登錄埠分別連接每一從設備之資料輸出埠，該主設備之串列時脈埠分別連接每一從設備之時脈埠。
3. 如申請專利範圍第1項所述之串列週邊介面設備通訊電路，其中該等從設備之數量為4個，該具GPIO引腳之從設備之GPIO引腳有3個。
4. 如申請專利範圍第1項所述之串列週邊介面設備通訊電路，其中該主設備為CPU。
5. 如申請專利範圍第1項所述之串列週邊介面設備通訊電路，其中該等從設備為週邊設備控制器。
6. 如申請專利範圍第1項所述之串列週邊介面設備通訊電路，其中每一從設備均連接一前端裝置。