CN101160569A - 改进具有多个存储器控制器的电路的带宽的设备 - Google Patents

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CN101160569A CNA2006800123715A CN200680012371A CN101160569A CN 101160569 A CN101160569 A CN 101160569A CN A2006800123715 A CNA2006800123715 A CN A2006800123715A CN 200680012371 A CN200680012371 A CN 200680012371A CN 101160569 A CN101160569 A CN 101160569A
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Abstract

一种用于改进具有多个存储器控制器的电路的带宽的设备(140)，其使用第一存储器控制器(142)、第二存储器控制器(144)、第一占线读取输出信号电路(146)、第一占线写入输出信号电路(148)、第二占线读取输出信号电路(156)和第二占线写入输出信号电路(154)。第一占线读取输出信号(8)指示所述第一存储器控制器(142)何时释放地址总线(166)，以用于所述第一存储器控制器(142)对数据总线进行读取存取之后的下一外部存取。第一占线写入输出信号(7)指示所述第一存储器控制器(142)何时释放数据总线(162)，以用于所述第一存储器控制器(142)对数据总线进行写入存取之后的下一外部存取。第二占线读取输出信号指示所述第二存储器控制器(144)何时释放地址总线(166)，以用于所述第二存储器控制器(144)对数据总线进行读取存取之后的下一外部存取。第二占线写入输出信号(1)指示所述第二存储器控制器(144)何时释放数据总线(162)，以用于所述第二存储器控制器(144)对数据总线进行写入存取之后的下一外部存取。

Description

改进具有多个存储器控制器的电路的带宽的设备
技术领域
本发明涉及存储器控制器。更明确来说，本发明涉及用于多个存储器控制器的控制电路。
背景技术
集成的微控制器装置包含：微处理器；芯片上存储器；与外部存储器交互的接口(包含用于运行应用程序软件的外部总线接口(EBI))；许多标准外围模块，其经配置以与外部装置通信，所述外部装置例如为通用异步接收器/发射器(UART)、串行外围接口(SPI)、并行I/O芯片(PIO)，或通用串行总线(USB)；和用以产生中断的模块，例如中断控制器或定时器。
EBI产生驱动外部存储器所需的信号，所述外部存储器例如为静态RAM(SRAM)存储器控制器、闪速存储器控制器、突发闪速存储器控制器、同步动态RAM(SD-SDRAM)存储器控制器、双倍数据速率同步存储器控制器(DDR-SDRAM)、缩短等待时间动态RAM存储器控制器、EEPROM，或只读存储器(ROM)。通常使用控制总线、地址总线和/或数据总线传输这些信号，例如芯片选择信号和/或控制信号(读取/写入、启用、选通)。在某些类型的应用中，微控制器利用外部总线接口(EBI)。如果是这种情况的话，EBI可通过为其所针对的每个存储器产生相应的信号而同时驱动不同类型的若干存储器装置，例如SDRAM、SRAM和闪速存储器。
EBI模块常连接在内部系统总线上，作为执行微处理器所需的动作的从属装置，所述微处理器在简化的结构中充当主控装置。所述主控装置能从内部存储器(RAM)或外部存储器读取数据，或将数据写入内部存储器(RAM)或外部存储器。内部存储器常比外部存储器快，但容量小于外部存储器。通常，需要快速存取时间的一组数据(例如中断处理程序软件，或大小足够小的任何组数据)驻存在芯片上存储器处。当主控装置将内部地址总线设定为一对准某芯片上存储器(例如，SRAM)的值时，地址解码器确立内部选择信号。在这种情况下不选择EBI。另一方面，可以较慢的存取时间处理的较大组数据驻存在外部存储器处。当主控装置开始至/来自外部存储器的存取时，地址解码器确立内部选择信号。EBI模块将系统总线波形协议转译为目标存储器波形协议。
在这种类型的现有技术结构中，当外部存储器需要一个以上系统总线时钟循环以进行存取时，EBI确立“等待”信号以向主控装置指示不能进行其它存取。因此，不管新存取的目的地是哪里，主控装置都推迟其下一存取。举例来说，如果下一存取目标是外部存储器，那么其将推迟该存取，因为已确立的等待状态将防止对外部总线的存取。
当若干主控装置在单个系统总线上连接到多个从属装置时，这个结构变得尤其繁重，因为所有主控装置将被置于等待状态。在另一多系统总线结构中，其中每个系统总线存在单个主控装置，已起始数据传送的主控装置将不被允许处理至或来自其它从属装置的任何数据传送。
图1描绘现有技术系统结构10，其中微控制器12通过利用外部总线接口(EBI)(未图示)连接到不同类型的外部存储器，例如静态RAM(SRAM)存储器14和同步动态RAM(SDRAM)存储器。如果是这种情况的话，那么EBI可通过为其针对的每个存储器产生相应的信号而驱动不同类型的若干存储器装置，例如SRAM 14和SDRAM 16。
用于EBI的共用端口映射包含单个地址总线18、双向数据总线和不同的控制信号。“芯片选择”信号对于每一存储器装置来说是唯一的。举例来说，chipsel_sram信号22用于选择SRAM存储器装置14，而chipsel_sdram信号24用于选择SDRAM存储器装置16。每种类型的存储器装置需要其它特定的控制信号，例如用于SRAM 14的字节启用信号(未图示)，和用于SDRAM 16的存储体寻址信号(未图示)。如所属领域的技术人员众所周知的，数据传送不可能在一个以上外部存储器装置上同时发生。因此，微控制器的每一控制信号输出应具有多个功能，以适应不同存储器装置的需要。
图2更详细地说明基本的现有技术微控制器结构40。EBI模块42常连接在内部系统总线上(包含内部地址总线46、内部数据总线50、内部读取数据总线48和内部写入数据总线44)而作为从属装置，即，EBI执行简化结构中充当主控装置的微处理器52所需的动作。
在这种主从模型中，主控装置(微处理器52)能从内部存储器(例如，ROM或SRAM芯片上存储器54)读取数据，或将数据写入内部存储器中，或从外部存储器(未图示)读取数据，或将数据写入外部存储器中。在大多数情况中，内部存储器比外部存储器快，但具有较小的数据容量。因此，需要快速存取时间的数据(例如中断处理程序软件)或大小足够小的任何数据的目标存储位置是芯片上存储器。
当主控装置(微处理器52)将内部地址总线46设定为一对准芯片上存储器54(例如，SRAM存储器)的值时，地址解码器56确立内部“sel_intram”内部选择信号58。在这种情况下不选择EBI 42。
另一方面，接受较慢的存取时间的较大组数据可存储在外部存储器中。如果是这种情况的话，那么当主控装置(微处理器52)开始至/来自外部存储器的存取时，地址解码器56经由将系统总线波形协议转译为目标外部存储器波形协议的EBI模块42来确立内部“sel_ebi”选择信号60。当外部存储器(未图示)需要一个以上系统总线时钟循环以进行存取时，EBI 42确立“等待”信号(未图示)以向主控装置(微处理器52)指示不能对任何种类的目的地装置进行其它存取。如果是这种情况的话，那么主控装置(微处理器52)推迟其对任何其它装置的下一存取。
因此，在这个现有技术系统总线结构中，其中为主控装置分配单个系统总线，已起始至任何类型的装置的(需要一个以上系统总线时钟循环来进行存取的)传送的主控装置将不被允许处理至任何其它装置的传送，直到第一传送完成为止。
这种情形在现有技术多系统总线结构中被加剧(在现有技术多系统总线结构中，若干主控装置经由单个系统总线连接到若干从属装置)，因为即使仅单个主控装置起始了至任何类型的装置的(需要一个以上系统总线时钟循环来进行存取的)传送，所有主控装置都将被置于等待状态中。
图3说明现有技术结构70，其中EBI具有若干子模块，包含SRAM存储器控制器72和SDRAM存储器控制器74。图2的“Sel_ebi”信号60包含多个选择信号，而每一存储器控制器被指派有其自身的选择信号。举例来说，SDRAM存储器控制器74被指派有选择信号“sel_extsdram”78，且SRAM存储器控制器72被指派有选择信号“sel_extsram”76。需要多路复用器MUX1 80和MUX2 82以共享外部地址总线84和外部数据总线86。如果选择SRAM存储器(未图示)，那么由SRAM控制器72驱动“外部地址总线”84。多路复用器MUX3 88允许SRAM存储器控制器72和SDRAM存储器控制器74共享内部读取数据总线90。
在每一存储器控制器级处(考虑到被驱动的存储器的特定特征)以及在EBI级处(在该处必须收集所有存储器控制器等待信息，并报告单个信号)执行“等待”信号92的产生。这是2_input“或”门94的功能。
图4描绘用于系统的现有技术波形，所述系统包含对外部存储器的读取存取，所述存取需要一个等待状态，并在外部存储器被取消选定之后需要大致一个时钟循环以释放数据总线。
在外部存储器取消选定之后完全释放数据总线所需的时间被称为“数据浮动时间”(TDF)。EBI确立持续三个等待循环122的等待信号116，但EBI数据总线112上的D1数据值120在仅一个等待循环之后便可用。如此做以防止EBI上的任何其它传送，直到释放EBI数据总线112为止，即，直到系统总线时钟102上的时间T2 126为止。等待信号经确立并持续等于数据浮动时间周期TDF的等待周期122。因此，对外部存储器的下一存取不能在T2 126之前开始。根据图4的EBI地址总线波形110，下一存取在时间T3 128处开始，而T3＝T1+4。因此，现有技术中需要较长的时间来在初始的读取存取之后开始对外部存储器的下一存取。
发明内容
为解决此项技术中的缺点，本发明提供一种设备，其用于通过产生多个占线信号而改进具有多个存储器控制器的电路的带宽，其中所述占线信号经配置以指示何时允许对数据总线的下一外部存取，因此提高了数据处理量。
本发明的一个方面针对一种设备，其特征为：数据总线、存储器控制器、第一输出信号电路，和第二输出信号电路。第一输出信号经配置以指示存储器控制器何时释放地址总线，以用于在所述存储器控制器对数据总线进行读取存取之后的下一外部存取，而第二输出信号经配置以指示存储器控制器何时释放数据总线，以用于在所述存储器控制器对数据总线进行写入存取之后的下一外部存取。
在一个实施例中，本发明的设备使用第一输入信号电路和第二输入信号电路。第一输入信号经配置以指示外部存储器控制器何时释放数据总线，以用于所述存储器控制器的读取存取，而第二输入信号经配置以指示外部存储器控制器何时释放外部总线，以用于所述存储器控制器的写入存取。存储器控制器延迟在对数据总线的初始写入存取之后的对数据总线的所有外部存取。存储器控制器通过使用地址总线执行下一存取命令而预期在对数据总线的初始读取存取之后的对地址总线的下一外部存取。
本发明的另一方面针对一种设备，其用于改进具有多个存储器控制器的电路的带宽。这个结构包含第一存储器控制器、  第二存储器控制器、第一first_memory_controller_output信号电路、第二first_memory_controller_output信号电路、第一second_memory_controller_output信号电路、及第二second_memory_controller_output信号电路。在此实施例中，第一first_memory_controller_output信号经配置以指示第一存储器控制器何时释放地址总线，以用于所述第一存储器控制器对数据总线的读取存取之后的下一外部存取。
第二first_memory_controller_output信号经配置以指示第一存储器控制器何时释放数据总线，以用于所述第一存储器控制器对数据总线的写入存取之后的下一外部存取。第一second_memory_controller_output信号经配置以指示第二存储器控制器何时释放地址总线，以用于所述第二存储器控制器对数据总线的读取存取之后的外部存取。第二second_memory_controller_output信号经配置以指示第二存储器控制器何时释放数据总线，以用于所述第二存储器控制器对数据总线的写入存取之后的外部存取。
附图说明
图1描绘现有技术系统结构，其中微控制器连接到外部存储器，例如静态RAM(SRAM)存储器和同步动态RAM(SDRAM)存储器。
图2说明基本的现有技术微控制器结构。
图3展示具有若干子模块(包含SRAM存储器控制器和SDRAM存储器控制器)的外部总线接口(EBI)的现有技术结构。
图4说明用于系统的现有技术波形，所述系统包含对外部存储器的读取存取，所述存取需要一个等待状态，并在外部存储器被取消选定之后需要大致一个时钟循环以释放数据总线。
图5描绘本发明的用于改进具有多个存储器控制器和多个占线信号电路的电路的带宽的设备。
图6说明用于图5的设备的在处理量方面具有两个时钟增益的时序图。
图7说明在外部读取存取之后为外部存取时，用于图5的设备的在处理量方面具有一增益的时序图。
图8说明在外部写入存取之后为外部存取时，在图5的设备的处理量方面具有一增益的时序图。
具体实施方式
参考图5，用于改进电路140的带宽的本发明的EBI设备140具有与第二(SDRAM)存储器控制器144并行的第一(SRAM)存储器控制器142。第一first_memory_controller_output信号电路146确立busy_read_out sram控制器输出信号8。第二first_memory_controller_output信号电路148确立busy_write_out sram控制器输出信号7。第一second_memory_controller_output信号电路156确立busy_read_out sdram控制器输出信号2。第二second_memory_controller_output信号电路154确立busy_write_out sdram控制器输出信号1。
第一first_memory_controller_input信号电路150接收busy_read_in_sram信号6。第二first_memory_controller_input信号电路152接收busy_write_in_sram信号5。第一second_memory_controller_input信号电路160接收busy_read_in_sdram信号4，且第二second_memory_controller_input信号电路158接收busy_write_in_sdram信号3。
可从各种存储器控制器中选出第一存储器控制器142以及第二存储器控制器144，所述存储器控制器包含：静态RAM(SRAM)存储器控制器、闪速存储器控制器、突发闪速存储器控制器、同步动态RAM(SDRAM)存储器控制器、双倍数据速率同步动态RAM控制器，和缩短等待时间动态RAM存储器控制器。
busy_read_in_sram信号6指示何时释放外部数据总线162以用于SRAM存储器控制器142的读取存取。busy_write_in_sram信号5指示何时释放外部数据总线162以用于SRAM存储器控制器142的写入存取。busy_rdad_in_sdram信号4指示何时释放外部地址总线166以用于SDRAM存储器控制器144的读取存取。busy_write_in_sdram信号3指示何时释放外部数据总线162以用于SDRAM存储器控制器144的写入存取。
仍参看图5，busy_read_in_sram信号6和busy_write_in_sram信号5在内部与选择信号sel_extsram 168组合，以允许SRAM控制器142对外部总线162的存取。类似地，busy_read_in_sdram信号4和busy_write_in_sdram信号3在内部与选择信号sel_extsdram170组合，以允许SDRAM控制器144对外部总线162的存取。
仍参看图5，busy_read_out sram控制器输出信号8指示SRAM存储器控制器何时释放外部地址总线166，以用于SRAM存储器控制器142对数据总线的读取存取之后的下一外部存取。busy_write_out_sram控制器输出信号7指示SRAM存储器控制器何时释放外部数据总线162，以用于SRAM存储器控制器对数据总线的写入存取之后的下一外部存取。busy_read_out sdram控制器输出信号2指示SDRAM存储器控制器144何时释放外部地址总线166，以用于SDRAM存储器控制器对数据总线的读取存取之后的外部存取。busy_write_out_sdram控制器输出信号1经配置以指示SDRAM存储器控制器144何时释放外部数据总线162，以用于SDRAM存储器控制器对数据总线的写入存取之后的外部存取。
在满足某些条件时确立“busy_read_out/busy_write_out”信号。对外部存储器的读取存取结束时(数据浮动时间，还称为TDF)是确立“busy_read_out”信号的时序条件。在这个周期期间，确立“busy_read_out”信号以向驱动对地址总线166的下一存取的存储器控制器142(或144)指示可执行某一命令(有效或预充电命令)，因为外部地址总线166不占线。存储器控制器142(或144)预期对地址总线的下一存取，但只要确立“busy_read_out”信号，其将不执行读取命令，因为剩余数据可能存在于EBI数据总线上。在读取存取期间(无论下一存取是什么)，等待信号172经确立以向主控装置(微处理器，或直接存储器存取控制器)(未图示)指示数据未准备就绪。在这种情形下不可预期其它存取。
另一方面，在数据总线162是由微控制器(未图示)驱动的情况下，确立“busy_write_out”信号的条件是存储器控制器142(或144)对数据总线162的写入存取。存储器(例如，SRAM或SDRAM)可能需要若干时钟循环以使得可正确写入数据。
存储器控制器142(或144)包含存储元件(未图示)以在写入传送完成之前保存数据。如果是这种情况，无需确立“等待”信号。作为替代，应通知主控装置(微控制器)，对数据总线的当前写入存取需要若干时钟循环来完成。这是通过确立“busy_write_out”信号以防止对EBI的任何其它存取而实现的。在这种情况下，不可能预期对数据总线162的下一存取(无论下一存取是什么)，因为外部地址总线166正由于写入存取而占线。因此，本发明的设备140对于多种存储器类型优化了EBI结构的效率。实际上，对于给定时钟频率，应用软件在具有本发明时比不具有本发明时运行得快。在下文论述中说明用于本发明的多种存储器类型的EBI结构的效率。
仍参看图5，包含第一first_memory_controller_output信号电路146、第二first_memory_controller_output信号电路148、第一second_memory_controller_output信号电路156，和第二second_memory_controller_output信号电路154的输出电路全部与包含第一first_memory_controller_input信号电路150、第二first_memory_controller_input信号电路152、第一second_memory_controller_input信号电路160，和第二second_memory_controller_input信号电路158的输入电路电连通。
存储器控制器142的“busy_write_out”信号7驱动存储器控制器144的“busy_write_in”信号3。在本发明的另一实施例中，存储器控制器144的“busy_write_out”输出信号1驱动存储器控制器142的“busy_write_in”信号5。在本发明的再一实施例中，存储器控制器142的“busy_read_out”信号8驱动存储器控制器144的“busy_read_in”信号4。在本发明的又一实施例中，存储器控制器144的“busy_read_out”输出信号驱动存储器控制器142的“busy_read_in”信号。
实例I
图6说明在外部读取存取之后为外部存取而存储器仅需一个时钟循环的TDF时用于图5的设备的信号输出图，其与图4的现有技术设备的处理量相比，在处理量方面具有两个时钟增益。更明确地说，由主控装置在内部系统总线205上发送的读取传送命令220开始对外部存储器的读取传送，随后是对外部总线的外部存储器传送至另一装置的存取。在EBI上需要读取存取(在地址位置A1 224处的读取值D1 228)。在第一时钟周期T1 228(在系统总线时钟202上)期间确立来自存储器控制器的等待信号226，且随后取消确立。实际上，主控装置在不具有等待信号的情况下在对应于外部存储器的地址位置A2 232处开始新的写入存取D2 230。作为替代，存储器控制器将内部地址总线值A2229取样到内部存储元件中，并在外部地址总线上保持这个值，直到存储器在时间T3 240处完成对数据总线的读取(值D1 228)。这个时间与图4的时间T3恰好相同。所不同的是下一存取(例如，在地址位置A2 232处的写入存取D2 230)可开始的时间。由于不具有等待信号且具有占线读取信号216，所以主控装置可使用控制总线及地址总线起始下一传送命令，接着可在时间T3 240(等于(T1+2)个时钟循环)时执行对外部装置的下一传送命令。另一方面，在如图4中所描绘的现有技术实施例中，开始新传送命令的时间为T3＝(T1+4)个时钟循环。增益是2个时钟循环。如果现有技术设备中所使用的用以完成单个读取的等待信号长于3个时钟循环，那么增益会更高。
实例II
图7说明用于图5的设备的其它信号输出图。在此实例中，存储器需要多于2个时钟循环的TDF 252，而在图6中所示的实例中，存储器仅需要一个时钟循环的TDF 242。数据浮动时间(TDF)不是等待时间254的一部分。对于给定实例，增益是2个时钟循环。如果外部存储器需要更多循环来在取消选定之后释放数据总线，那么增益更高。更具体来说，在第一存取时，“等待”信号254经确立以防止主控装置在第一循环T1 258后的循环T2 256处过早地读取数据。在第二循环T2 256时，“等待”信号254经释放以通知主控装置数据在内部总线上就绪。从外部数据总线到内部数据总线存在直接的处理量。在相同的T2循环上，“busy_read”信号260经确立以防止对EBI的新的存取，而避免在外部数据总线上的数据竞争。如果下一循环是外部循环，那么可在确立busy_read信号260的时间周期期间发送若干命令。这允许使用总线地址。当取消确立busy_read以避免总线上的数据竞争时，且当符合所有额外条件时(例如，SDRAM的异步时序)，处理A2地址264，且在外部数据总线上设定相应的数据(D2)266。如果下一循环是内部存取(例如，不使用外部数据总线的对A3 268，对A4 270，和对A5 272地址的内部存取)，那么数据竞争的风险较低，且不妨碍传送。
实例III
图8说明图5的设备的其它信号输出图。存储器可能需要若干时钟循环(例如，两个时钟周期)以正确写入。如果存储器控制器包含存储元件以在完成写入传送之前保存数据，那么不需要确立等待信号284。实际上，需要通知系统(主控装置)当前写入存取需要若干时钟循环来完成。这通过确立busy_write信号282来防止对EBI的任何其它存取来实现。如果是这种情况，那么不可能预期下一存取，无论下一存取是什么，因为外部地址总线由于写入存取而占线。在此实施例中，增益取决于完成写入命令所需的时钟循环的数目。
仍参看图5，以下输出电路：第一first_memory_controller_output信号电路146、第二first_memory_controller_output信号电路148、第一second_memory_controller_output信号电路156，和第二second_memory_controller_output信号电路154全部与以下输入电路：第一first_memory_controller_input信号电路150、第二first_memory_controller_input信号电路152、第一second_memory_controller_input信号电路160，和第二second_memory_controller_input信号电路158断开电连接。在此实施例中，简化结构的特征为：数据总线162、单个存储器控制器142、第一输出信号电路146、第二输出信号电路148、第一输入信号电路150，和第二输入信号电路152。第一输出信号8指示存储器控制器142何时释放地址总线166，以用于在所述存储器控制器142对数据总线进行读取存取之后的下一外部存取，而第二输出信号7指示存储器控制器142何时释放数据总线162，以用于在所述存储器控制器142对数据总线162进行写入存取之后的下一外部存取。第一输入信号6指示外部存储器控制器何时释放地址总线166以用于存储器控制器142的读取存取，而第二输入信号5指示外部存储器控制器何时释放外部总线以用于存储器控制器142的写入存取。
用于改进具有多个存储器控制器的电路的带宽的方法使用以下步骤：(A)确立第一first_memory_controller_output信号以指示第一存储器控制器何时释放地址总线，以用于第一存储器控制器对数据总线进行读取存取之后的下一外部存取；(B)确立第二first_memory_controller_output信号以指示第一存储器控制器何时释放数据总线，以用于第一存储器控制器对数据总线进行写入存取之后的下一外部存取；(C)确立第一second_memory_controller_output信号以指示第二存储器控制器何时释放地址总线，以用于第二存储器控制器对数据总线进行读取存取之后的外部存取；和(D)确立第二second_memory_controller_output信号以指示第二存储器控制器何时释放数据总线，以用于第二存储器控制器对数据总线进行写入存取之后的外部存取。
在本发明的一个实施例中，确立第一first_memory_controller_output信号的步骤(A)进一步包含以下步骤：(A1)通过使用地址总线确立first_busy_read_out信号以预期在第一存储器控制器对外部数据总线进行初始读取存取之后对数据总线的下一外部存取。
确立第二first_memory_controller_output信号的步骤(B)进一步包含以下步骤：(B1)确立first_busy_write_out信号以延迟在第一存储器控制器对外部数据总线进行初始写入存取之后对外部数据总线的所有外部存取。确立第一second_memory_controller_output信号的步骤(C)进一步包含以下步骤：(C1)通过使用地址总线确立second_busy_read_out信号以预期在第二存储器控制器对外部数据总线进行初始读取存取之后对数据总线的下一外部存取。确立第二second_memory_controller_output信号的步骤(D)进一步包含以下步骤：(D1)确立second_busy_write_out信号以延迟在第二存储器控制器对外部数据总线进行初始写入存取之后对外部数据总线的所有外部存取。
其它步骤可包含以下步骤：(E)确立第一first_memory_controller_input信号以指示何时释放外部地址总线，以用于第一存储器控制器的读取存取；(F)确立第二first_memory_controller_input信号以指示何时释放外部数据总线，以用于第一存储器控制器的写入存取；(G)确立第一second_memory_controller_input信号以指示何时释放外部地址总线，以用于第二存储器控制器的读取存取；和(H)确立第二second_memory_controller_input信号以指示何时释放外部数据总线，以用于第二存储器控制器的写入存取。

Claims (10)

1.一种系统，其包括：
地址总线和数据总线，存储器控制器与所述地址总线和所述数据总线电连通；
第一输出信号电路，其与所述存储器控制器电连通，其中所述第一输出电路具有用于在所述存储器控制器释放所述地址总线时发出信号的构件；以及
第二输出信号电路，其与所述存储器控制器电连通，其中所述第二输出信号电路具有用于在所述存储器控制器释放所述数据总线时发出信号的构件。
2.根据权利要求1所述的设备，其进一步包括：
第一输入信号电路，其与所述存储器控制器电连通，其中所述第一输入信号电路具有用于在外部存储器控制器释放所述地址总线以供所述存储器控制器进行存取时发出信号的构件；以及
第二输入信号电路，其与所述存储器控制器电连通，其中所述第二输入信号电路具有用于在所述外部存储器控制器释放所述数据总线以供所述存储器控制器进行存取时发出信号的构件。
3.根据权利要求2所述的设备，其中所述存储器控制器具有延迟构件，所述延迟构件用于通过使用所述第二输入信号延迟在对所述数据总线的初始存取之后对所述数据总线的所有外部存取。
4.根据权利要求2所述的设备，其中所述存储器控制器进一步包括预期构件，所述预期构件用于通过使用所述第一输入信号预期在对所述数据总线进行初始存取之后对所述地址总线的下一外部存取。
5.一种改进具有多个存储器控制器的电路的带宽的方法，所述方法包括以下步骤：
a)确立第一输出信号，以指示第一存储器控制器何时释放地址总线以用于所述第一存储器控制器对所述数据总线进行存取之后的下一外部存取；
b)确立第二输出信号，以指示所述第一存储器控制器何时释放所述数据总线以用于所述第一存储器控制器对所述数据总线进行存取之后的下一外部存取；
c)确立第一输出信号，以指示第二存储器控制器何时释放所述地址总线以用于所述第二存储器控制器对所述数据总线进行存取之后的下一外部存取；以及
d)确立第二输出信号，以指示所述第二存储器控制器何时释放所述数据总线以用于所述第二存储器控制器对所述数据总线进行存取之后的下一外部存取。
6.根据权利要求5所述的方法，其进一步包括以下步骤：
e)确立第一输入信号，以指示何时释放所述外部地址总线以用于所述第一存储器控制器的存取；
f)确立第二输入信号，以指示何时释放所述外部数据总线以用于所述控制器的存取；
g)确立第一输入信号，以指示何时释放所述外部地址总线以用于所述第二存储器控制器的存取；以及
h)确立第二输入信号，以指示何时释放所述外部数据总线以用于所述第一存储器控制器的存取。
7.根据权利要求5所述的方法，其中所述确立所述第一输出信号的步骤a)进一步包含以下步骤：
a)确立一信号，其指示所述地址总线被释放以预期在所述第一存储器控制器对所述外部数据总线的初始存取之后对所述数据总线的下一外部存取。
8.根据权利要求5所述的方法，其中所述确立所述第二输出信号的步骤b)进一步包含以下步骤：
b)确立一信号，以延迟在所述第一存储器控制器对所述外部数据总线的初始存取之后对所述外部数据总线的所有外部存取。
9.根据权利要求5所述的方法，其中所述确立所述第一输出信号的步骤c)进一步包含以下步骤：
c)确立一信号，其指示所述地址总线被释放以预期在所述第二存储器控制器对所述外部数据总线的初始存取之后对所述数据总线的下一外部存取。
10.根据权利要求5所述的方法，其中所述确立所述第二输出信号的步骤d)进一步包含以下步骤：
d)确立一信号，以延迟在所述第二存储器控制器对所述外部数据总线的初始存取之后对所述外部数据总线的所有外部存取。
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