CN113971143B - 一种内存控制器、物联网芯片及电子设备 - Google Patents
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Abstract
本申请公开了一种内存控制器，该内存控制器包括：事务层、数据链路层和物理层，其中，事务层用于支持多个系统接口和一个存储接口，处理多个系统接口和存储接口之间的协议转换；数据链路层用于接收事务层传输的存储接口的命令进行解析，按照多种PSRAM的接口协议生成相应的PSRAM协议命令，并根据PSRAM协议命令区分不同的PSRAM协议；物理层用于接收PSRAM协议，并根据PSRAM对PSRAM协议进行处理以生成与PSRAM相匹配的PSRAM协议。采用本申请所述的内存控制器，有利于兼容不同的PSRAM接口协议，兼容多款PSRAM产品型号。本申请还公开一种具有所述内存控制器的物联网芯片及电子设备。
Description
技术领域
本发明涉及集成电路技术领域，尤其涉及一种内存控制器、物联网芯片及电子设备。
背景技术
近年来，随着半导体存储器件的集成度变得越来越高且存在对更高操作速度的需求，对于同时具有静态随机存取存储器(Static Random-Access Memory，SRAM)及动态随机存取存储器(Dynamic Random Access Memory，DRAM)的优点的伪静态随机存取存储器(Pseudo Static Random Access Memory，PSRAM)的需求也在不断增加。伪静态随机存储器具有DRAM的单元结构及SRAM的周边电路，其为一种采用DRAM的工艺和技术，实现类似于SRAM一样的半导体随机存取存储器(Random Access Memory，RAM)器件。
然而，当前的PSRAM接口协议并未统一，不同主流厂家的PSRAM接口协议并不一致。而且，由于PSRAM采购量较大，且内存控制器无法对不同接口协议的PSRAM进行有效控制和兼容，这就容易导致PSRAM出现供应紧张的情况，难以实现供应链稳定供货。
因此，寻找一种方法解决现有技术中内存控制器无法对仅支持一种协议的PSRAM进行控制和兼容的问题成为本领域技术人员亟需解决的技术问题。
发明内容
本申请提供一种内存控制器、物联网芯片及电子设备，有利于兼容不同的PSRAM接口协议，兼容多款PSRAM产品型号。
第一方面，本申请提供一种内存控制器，该所述内存控制器与具有任意接口协议的PSRAM电连接，该所述内存控制器包括：事务层、数据链路层和物理层，所述数据链路层分别与所述事务层和所述物理层进行信息交互，其中，所述事务层用于支持多个系统接口和一个存储接口，处理多个所述系统接口和所述存储接口之间的协议转换，并将所述存储接口的命令传输给所述数据链路层；所述数据链路层用于接收所述事务层传输的存储接口的命令进行解析，按照多种PSRAM的接口协议生成相应的PSRAM协议命令，并根据所述PSRAM协议命令区分不同的PSRAM协议，并将所述PSRAM协议传输至所述物理层；所述物理层用于接收所述PSRAM协议，并根据所述PSRAM对所述PSRAM协议进行处理以生成与所述PSRAM相匹配的PSRAM协议。
基于本申请所述的内存控制器，有利于兼容不同的PSRAM接口协议，兼容多款PSRAM产品型号。
在一种可能的实现方式中，所述事务层包括APB寄存器配置模块，其中，所述APB寄存器配置包括APB接口和寄存器，所述APB接口和所述寄存器之间电连接，所述APB接口用于接收APB接口命令，所述寄存器用于解析所述APB接口传输的APB接口命令，并按地址进行分类，同时将所述寄存器的配置内容下发到所述事务层中各个功能模块。
在一种可能的实现方式中，所述事务层还包括AXI接口命令模块，所述AXI接口命令模块包括AXI接口、系统接口模块、写数据缓存模块、配置处理模块和DFI接口，所述AXI接口用于接收写数据和AXI命令，并将所述写数据和所述AXI命令传输给所述系统接口模块；其中，所述系统接口模块用于将所述AXI接口传输的所述写数据传输给所述写数据缓存模块，并将所述AXI接口传输的所述AXI命令传输给所述配置处理模块；所述写数据缓存模块用于接收所述AXI接口传输给所述系统接口模块的写数据,并将所述写数据进行缓存，以供所述DFI接口调用；所述配置处理模块用于调配优先处理的所述AXI命令，并将所述AXI命令转换为与所述DFI接口相匹配的命令，将与所述DFI接口相匹配的命令传输给所述存储接口模块；所述DFI接口用于接收PSRAM的读数据，还用于调用缓存至所述写数据缓存模块的写数据。
在一种可能的实现方式中，所述AXI接口命令模块还包括存储接口模块、管理器模块以及读数据缓存模块，其中，所述存储接口模块用于接收所述数据链路层的状态反馈；所述管理器模块用于控制所述事务层的工作状态，并控制在不同工作状态之间切换；所述读数据缓存模块用于存储所述DFI接口接收的PSRAM的读数据，并将所述PSRAM的读数据传输给所述系统接口模块。
在一种可能的实现方式中，所述物理层包括第一延时单元和第二延时单元，所述第一延时单元和所述第二延时单元之间进行信息交互，其中，所述第一延时单元用于为时钟相位校准进行第一种调整；所述第二延时单元用于为时钟相位校准进行第二种调整。
在一种可能的实现方式中，所述物理层还包括时钟相位校准单元，其中，所述时钟相位校准单元用于对时钟相位进行校准，并根据所述PSRAM的PSRAM协议匹配不同的时钟相位和信号缓存。
在一种可能的实现方式中，所述第一延时单位的相位校准精度小于第二延时单元的相位校准精度。
在一种可能的实现方式中，所述物理层通过I/O接口与所述PSRAM电连接，用于实现所述内存控制器控制所述PSRAM。
在一种可能的实现方式中，所述事务层为可配置事务层，所述可配置事务层用于配置所述存储接口的双字为单位数据量大小。
在一种可能的实现方式中，所述数据链路层为可配置PSRAM协议命令的数据链路层，所述可配置PSRAM协议命令的数据链路层区分了不同PSRAM协议，并根据所述物理层的时钟相位和所述物理层时序进行协议适配。
在一种可能的实现方式中，所述物理层为可配置物理层，所述可配置物理层用于执行自动时钟相位校准。
第二方面，本申请还提供一种物联网芯片，该物联网芯片包括至少一个PSRAM组和上述的内存控制器，其中，所述PSRAM组包括具有多种不同协议的PSRAM，所述内存控制器用于实现对所述PSRAM组的控制。
第三方面，本申请还提供一种电子设备，该电子设备包括用户设计模块和上述的物联网芯片。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本申请实施例提供的一种内存控制器的结构示意图；
图2是本申请实施例提供的一种内存控制器中事务层的结构示意图；
图3是本申请实施例提供的一种内存控制器中物理层的结构示意图；
图4是本申请实施例提供的一种物联网芯片的结构示意图；
图5是本申请实施例提供的一种电子设备的结构示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本申请以下实施例中所使用的术语只是为了描述特定实施例的目的，而并非旨在作为对本申请的限制。如在本申请的说明书和所附权利要求书中所使用的那样，单数表达形式“一个”、“一种”、“该”、“上述”、“该”和“这一”旨在也包括复数表达形式，除非其上下文中明确地有相反指示。还应当理解，本申请中使用的术语“和/或”是指并包含一个或多个所列出项目的任何或所有可能组合。
需要说明的是，本申请的说明书和权利要求书中及上述附图中的属于“第一”、“第二”、“第三”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本申请的实施例能够以除了在这里图示或描述以外的顺序实施。此外，术语“包括”及其任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或服务器不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
近年来，随着半导体存储器件的集成度变得越来越高且存在对更高操作速度的需求，对于同时具有静态随机存取存储器(Static Random-Access Memory，SRAM)及动态随机存取存储器(Dynamic Random Access Memory，DRAM)的优点的伪静态随机存取存储器(Pseudo Static Random Access Memory，PSRAM)的需求也在不断增加。伪静态随机存储器具有DRAM的单元结构及SRAM的周边电路，其为一种采用DRAM的工艺和技术，实现类似于SRAM一样的半导体随机存取存储器(Random Access Memory，RAM)器件。例如，与SRAM相比，PSRAM的I/O接口协议与SRAM相同，PSRAM的容量比SRAM大，且体积更为轻巧；与DRAM的相比，PSRAM采用的是自行刷新(Self-Refresh)，不需要刷新电路即能保存它内部存储的数据，而且PSRAM拥有比DRAM更简化的数据存取接口。然而，当前的PSRAM接口协议并未统一，不同主流厂家的PSRAM接口协议并不一致。而且，由于PSRAM采购量较大，且内存控制器无法对不同接口协议的PSRAM进行有效控制和兼容，这就容易导致PSRAM出现供应紧张的情况，难以实现供应链稳定供货。因此，寻找一种方法解决现有技术中内存控制器无法对仅支持一种协议的PSRAM进行控制和兼容的问题成为本领域技术人员亟需解决的技术问题。
基于此，本申请希望提供一种能够解决上述技术问题的方案，其可以解决由于PSRAM仅支持一种协议导致内存控制器无法对PSRAM进行控制和兼容，进而导致PSRAM容易出现供应紧张的问题，其详细内容将在后续实施例中得以阐述。本申请方案的详细阐述内存控制器、物联网芯片以及电子设备。
需要说明的是，本发明的内存控制器是一种基于专用集成电路(ApplicationSpecific Integrated Circuit，ASIC)领域，兼容多种PSRAM的接口协议的PSRAM内存控制器。目前而言，PSRAM的接口协议主要包括三种不同协议，即OPI协议(即PSRAM的主流接口协议之一)、XCCELA OPI协议(即新推出的接口协议)及Hyper bus协议(PSRAM的另一主流接口协议)。基于此，本发明属于PSRAM内存控制器，其可以兼容三种不同的PSRAM接口协议，兼容多款PSRAM产品型号。还需要说明的是，本发明的内存控制器可以用于任何对内存速率要求不高，但对功耗和成本敏感的芯片场景。
请参见图1，其为本申请实施例的一种内存控制器的结构示意图。图1所示的内存控制器100可与具有上述三种不同的PSRAM接口协议中的任意一种接口协议的PSRAM电连接，所述内存控制器100可以包括事务层110、数据链路层120和物理层130。其中，所述事务层110与所述数据链路层120之间进行信息交互，所述数据链路层120与所述物理层130之间进行信息交互，也即为，所述数据链路层120分别与所述事务层110和所述物理层130电连接，且分别与所述事务层110和所述物理层130进行信息交互。其中：
所述事务层110支持多个系统接口和一个存储接口，所述事务层110包括高级微控制器总线构架(Advanced Microcontroller Bus Architecture，AMBA)协议接口111，所述AMBA协议接口111用于接收AMBA命令，即所述事务层110通过所述AMBA协议接口111接收所述AMBA命令。所述事务层110用于处理系统接口和存储接口之间的协议转换，并将所述存储接口的命令传输给所述数据链路层120。所述事务层110还用于将所述AMBA协议接口111传输的用于读写数据的AMBA命令进行解析和分发，随后下发行地址、列地址、读写数据的AMBA命令到所述数据链路层120。其中，AMBA作为一种总线架构，其在ASIC以及系统芯片(Systemon Chip，SoC)设计项目中也得到广泛应用，这些集成电路产品是现代移动设备(如智能手机)的重要组成部分。因此，本发明采用的AMBA总线协议，在应用于不同通芯片产品的场景时，不存在差异。并且支持多种参数的寄存器配置，使用灵活。
在本申请实施例中，所述系统接口可为系统接口模块1132，所述存储接口可为DFI接口1138(如图2所示)。
在示例性实施方式中，所述事务层110可为可配置事务层。所述可配置事务层能够配置存储接口的双字为单位数据量大小，并且在不改变AMBA命令的情况下，所述存储接口的命令为可配置的存储数据量大小。
所述数据链路层120用于接收所述事务层110传输的存储接口的命令进行解析，按照PSRAM的多种接口协议生成相应的PSRAM协议命令，并根据所述PSRAM协议命令区分不同的PSRAM协议，并将所述PSRAM协议传输至所述物理层130。由于PSRAM的接口协议主要包括OPI协议、XCCELA OPI协议及Hyper bus协议，因此，所述内存控制器100也能够相应地兼容不同的PSRAM协议，即OPI协议、XCCELA OPI协议以及Hyper Bus协议。所述数据链路层120还用于对所述存储接口的命令时钟的相位进行采集校准，从而确保时钟的边沿能够采集到数据的正中心。具体为，因为存在对应PSRAM的多种接口协议，所述数据链路层120需要对时钟的相位进行采集校准，以确保时钟的边沿能够采集到数据的正中心。因此，本申请的内存控制器通过硬件自动校准程序，能完全保证时钟在采集数据时能够完全中心对齐，保证数据采集正确性。
在示例性实施方式中，所述数据链路层120可为可配置PSRAM协议命令的数据链路层。所述可配置PSRAM协议命令的数据链路层区分了不同PSRAM协议，并可根据所述物理层130的时钟相位和所述物理层130时序进行协议适配。
所述物理层130与输入/输出(Input/Output，I/O)接口140电连接，所述I/O接口140与PSRAM 150电连接，用于实现所述内存控制器100控制所述PSRAM 150。所述物理层130用于接收所述PSRAM协议，并根据所述PSRAM 150所需信号对所述PSRAM协议进行处理以生成与所述PSRAM 150相匹配的PSRAM协议。所述物理层130还用于通过所述I/O接口140将相匹配的PSRAM协议传输给所述PSRAM 150，以控制所述PSRAM 150。具体为，所述物理层130根据所述I/O接口140传输的所述PSRAM 150所需的信号对所述PSRAM协议的时序进行调整，并对数据进行重新排列，从而使得PSRAM协议符合对于各种时序参数的要求。
在示例性实施方式中，所述I/O接口140可为模拟I/O接口。所述物理层130可为可配置物理层，其为自动时钟相位校准的执行电路，也是时钟和协议信号的执行电路，并可根据PSRAM协议匹配不同的时钟相位和信号缓存。
请参见图2，其为本申请实施例的一种内存控制器中事务层的结构示意图。图2所示的所述事务层110还可以包括APB(Advanced Peripheral Bus)寄存器配置模块112，其中，所述APB寄存器配置112包括APB接口1121和寄存器1122。在本申请实施例中，所述APB接口1121和所述寄存器1122之间电连接，用于实现信息交互，所述事务层110支持所述APB接口1121对所述寄存器1122进行配置。所述APB接口1121用于接收APB接口命令，所述寄存器1122用于解析所述APB接口1121传输的APB接口命令，并按地址进行分类，同时将所述寄存器1122的配置内容下发到所述事务层110中的各个功能模块。
所述事务层110还可以包括AXI(Advanced Extensible Interface)接口命令模块113。其中，所述AXI接口命令模块113包括AXI接口1131、系统接口模块1132、管理器模块1133、写数据缓存模块1134、配置处理模块1135、读数据缓存模块1136、存储接口模块1137和DFI接口1138。
在本申请实施例中，所述AXI接口1131用于接收写数据和AXI命令，并将所述写数据和所述AXI命令传输给所述系统接口模块1132。
所述系统接口模块1132与所述AXI接口1131电连接，用于实现信息交互。所述系统接口模块1132将所述AXI接口1131传输的所述写数据传输给所述写数据缓存模块1134，并将所述AXI接口1131传输的所述AXI命令传输给所述配置处理模块1135。
所述管理器模块1133作为整个事务层110的管理器，其用于控制所述事务层110的工作状态，并控制在不同工作状态之间切换。其中，所述工作状态可包括低功耗、配置、正常传输数据等。
所述写数据缓存模块1134与所述系统接口模块1132电连接，用于实现信息交互，所述写数据缓存模块1134用于接收所述AXI接口1131传输给所述系统接口模块1132的写数据，并将所述写数据进行缓存，以供所述DFI接口1138调用。
所述配置处理模块1135与所述系统接口模块1132、所述写数据缓存模块1134和所述读数据缓存模块1136均电连接，用于实现信息交互。所述配置处理模块1135用于调配优先处理的所述AXI命令，并将所述AXI命令转换为与所述DFI接口1138相匹配的命令，将与所述DFI接口1138相匹配的命令传输给所述存储接口模块1137。
所述读数据缓存模块1136与所述系统接口模块1132和所述配置处理模块1135均电连接，用于实现信息交互。所述读数据缓存模块1136用于存储所述DFI接口1138接收的PSRAM的读数据，并将所述PSRAM的读数据传输给所述系统接口模块1132。
所述存储接口模块1137电连接于所述配置处理模块1135和所述DFI接口1138之间，用于实现信息交互。所述存储接口模块1137用于接收所述数据链路层120的状态反馈。所述DFI接口1138用于接收PSRAM的读数据，还可用于调用缓存至所述写数据缓存模块1134的写数据。其中，所述状态反馈包括所述DFI接口1138是否空闲，读数据是否准备完成等状态。
请参见图3，图3示出了本申请实施例的一种内存控制器中物理层的结构示意图。在本申请实施例中，图3所示的所述物理层130可以包括第一延时单元131、第二延时单元132和时钟相位校准单元133。其中，所述第一延时单元131和所述第二延时单元132之间电连接，用于实现信息交互，所述物理层130通过所述第一延时单元131和所述第二延时单元132查找当前时钟周期的比例值，从而实现自动校准。
在本申请实施例中，所述第一延时单元131用于为时钟相位校准进行第一种调整。其中，所述第一延时单元131为大延时单元，其用于为时钟相位校准进行粗调。所述第二延时单元132用于为时钟相位校准进行第二种调整。其中，所述第二延时单元132为小延时单元，其用于为时钟相位校准进行精调。所述第一延时单位131的相位校准精度小于第二延时单元132的相位校准精度，例如，所述第一延时单位131的相位校准精度是第二延时单元132的相位校准精度数十到数百倍。
所述时钟相位校准单元133用于对时钟相位进行校准，并根据所述PSRAM 150的PSRAM协议匹配不同的时钟相位和信号缓存。在本申请实施例中，所述时钟的相位校准方式可通过模拟延时单元对时钟进行延时，通过查找当前时钟周期的相对值(例如四分之一)，从而对PSRAM 150所需要的信号进行延时。同时，本申请的内存控制器根据不同时钟相位，不同PSRAM协议，所述内存控制器的自动校准机制可以有效保证时钟对数据的中心对齐采集，且最大程度避免模拟延时单元带来的影响，能完全保证时钟在采集数据时能够完全中心对齐，保证数据采集正确性。
综上所述，本申请的内存控制器通过所述事务层110处理系统接口和存储接口之间的协议转换，并通过所述数据链路层120接收所述事务层110传输的存储接口的命令进行解析，按照PSRAM的多种接口协议生成相应的PSRAM协议命令，并根据所述PSRAM协议命令区分不同的PSRAM协议以及所述物理层130接收所述PSRAM协议，并根据所述PSRAM 150所需信号对所述PSRAM协议进行处理以生成与所述PSRAM 150相匹配的PSRAM协议，从而使得所述内存控制器100可以兼容多种PSRAM的接口协议。而且，本申请的内存控制器通过所述第一延时单元131、所述第二延时单元132和所述时钟相位校准单元133对时钟相位进行校准，从而实现自动校准，保证数据采集正确性。此外，所述内存控制器100适用于物联网等对缓存带宽要求不高的芯片，从而使得所述内存控制器100应用于智能穿戴，智能只能家居，共享单车等物联网使用场景，具有丰富的可应用性。
如图4所示，图4是本申请实施例还提供了一种物联网芯片，所述物联网芯片10包括内存控制器100和至少一个PSRAM组200。其中，所述内存控制器100具体请参见上述图1至图3实施例的叙述，此处不再赘述。所述PSRAM组200包括具有多种不同协议的PSRAM 150，所述内存控制器100可以实现对所述PSRAM组200中的多个PSRAM 150的兼容和控制。可以理解的是，本发明属于芯片模组，属于物联网芯片的主要IP模块之一。
如图5所示，图5是本申请实施例还提供的一种电子设备。所述电子设备20包括物联网芯片10以及用户设计模块11。所述电子设备20可用于智能穿戴、智能家居、共享单车等物联网使用场景。其中，物联网芯片10具体请参见上述图4实施例的叙述，此处不再赘述。所述用户设计模块11用于控制所述物联网芯片10实现预设功能。
需要说明的是，对于前述的各方法实施例，为了简单描述，故将其都表述为一系列的动作组合，但是本领域技术人员应该知悉，本申请并不受所描述的动作顺序的限制，因为依据本申请，某些操作可以采用其他顺序或者同时进行。其次，本领域技术人员也应该知悉，说明书中所描述的实施例均属于优选实施例，所涉及的动作和模块并不一定是本申请所必须的。
本申请提供的各实施例的描述可以相互参照，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。为描述的方便和简洁，例如关于本申请实施例提供的各装置、设备的功能以及执行的操作可以参照本申请方法实施例的相关描述，各方法实施例之间、各装置实施例之间也可以互相参考、结合或引用。
最后应说明的是：以上各实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述各实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的范围。
Claims (13)
1.一种内存控制器，其与具有任意接口协议的PSRAM电连接，其特征在于，所述内存控制器包括：事务层、数据链路层和物理层，所述数据链路层分别与所述事务层和所述物理层进行信息交互，其中，
所述事务层用于支持多个系统接口和一个存储接口，处理多个所述系统接口和所述存储接口之间的协议转换，并将所述存储接口的命令传输给所述数据链路层；
所述数据链路层用于接收所述事务层传输的存储接口的命令进行解析，按照多种PSRAM的接口协议生成相应的PSRAM协议命令，并根据所述PSRAM协议命令区分不同的PSRAM协议，并将所述PSRAM协议传输至所述物理层；
所述物理层用于接收所述PSRAM协议，并根据所述PSRAM对所述PSRAM协议进行处理以生成与所述PSRAM相匹配的PSRAM协议。
2.根据权利要求1所述的内存控制器，其特征在于，所述事务层包括APB寄存器配置模块，其中，所述APB寄存器配置包括APB接口和寄存器，所述APB接口和所述寄存器之间电连接，所述APB接口用于接收APB接口命令，所述寄存器用于解析所述APB接口传输的APB接口命令，并按地址进行分类，同时将所述寄存器的配置内容下发到所述事务层中各个功能模块。
3.根据权利要求1所述的内存控制器，其特征在于，所述事务层还包括AXI接口命令模块，所述AXI接口命令模块包括AXI接口、系统接口模块、写数据缓存模块、配置处理模块和DFI接口，所述AXI接口用于接收写数据和AXI命令，并将所述写数据和所述AXI命令传输给所述系统接口模块；其中，
所述系统接口模块用于将所述AXI接口传输的所述写数据传输给所述写数据缓存模块，并将所述AXI接口传输的所述AXI命令传输给所述配置处理模块；
所述写数据缓存模块用于接收所述AXI接口传输给所述系统接口模块的写数据,并将所述写数据进行缓存，以供所述DFI接口调用；
所述配置处理模块用于调配优先处理的所述AXI命令，并将所述AXI命令转换为与所述DFI接口相匹配的命令，将与所述DFI接口相匹配的命令传输给所述存储接口模块；
所述DFI接口用于接收PSRAM的读数据，还用于调用缓存至所述写数据缓存模块的写数据。
4.根据权利要求3所述的内存控制器，其特征在于，所述AXI接口命令模块还包括存储接口模块、管理器模块以及读数据缓存模块，其中，
所述存储接口模块用于接收所述数据链路层的状态反馈；
所述管理器模块用于控制所述事务层的工作状态，并控制在不同工作状态之间切换；
所述读数据缓存模块用于存储所述DFI接口接收的PSRAM的读数据，并将所述PSRAM的读数据传输给所述系统接口模块。
5.根据权利要求1所述的内存控制器，其特征在于，所述物理层包括第一延时单元和第二延时单元，所述第一延时单元和所述第二延时单元之间进行信息交互，其中，所述第一延时单元用于为时钟相位校准进行第一种调整；所述第二延时单元用于为时钟相位校准进行第二种调整。
6.根据权利要求5所述的内存控制器，其特征在于，所述物理层还包括时钟相位校准单元，其中，所述时钟相位校准单元用于对时钟相位进行校准，并根据所述PSRAM的PSRAM协议匹配不同的时钟相位和信号缓存。
7.根据权利要求5所述的内存控制器，其特征在于，所述第一延时单位的相位校准精度小于第二延时单元的相位校准精度。
8.根据权利要求1所述的内存控制器，其特征在于，所述物理层通过I/O接口与所述PSRAM电连接，用于实现所述内存控制器控制所述PSRAM。
9.根据权利要求1-8任一项所述的内存控制器，其特征在于，所述事务层为可配置事务层，所述可配置事务层用于配置所述存储接口的双字为单位数据量大小。
10.根据权利要求1-8任一项所述的内存控制器，其特征在于，所述数据链路层为可配置PSRAM协议命令的数据链路层，所述可配置PSRAM协议命令的数据链路层区分了不同PSRAM协议，并根据所述物理层的时钟相位和所述物理层时序进行协议适配。
11.根据权利要求1-8任一项所述的内存控制器，其特征在于，所述物理层为可配置物理层，所述可配置物理层用于执行自动时钟相位校准。
12.一种物联网芯片，其特征在于，包括至少一个PSRAM组和如权利要求1-11任意一项所述的内存控制器，其中，所述PSRAM组包括具有多种不同协议的PSRAM，所述内存控制器用于实现对所述PSRAM组的控制。
13.一种电子设备，其特征在于，包括用户设计模块和如权利要求12所述的物联网芯片。
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| CN116705101B (zh) * | 2023-05-23 | 2023-12-19 | 广东匠芯创科技有限公司 | 多psram颗粒芯片的数据处理方法、电子设备及存储介质 |
| CN116974963B (zh) * | 2023-09-25 | 2023-12-15 | 上海云豹创芯智能科技有限公司 | 一种访问存储器的装置及其方法、芯片、存储介质 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107194257A (zh) * | 2017-03-28 | 2017-09-22 | 山东超越数控电子有限公司 | 一种基于国产tcm芯片的可信系统 |
| CN108055214A (zh) * | 2012-10-22 | 2018-05-18 | 英特尔公司 | 控制多时隙链路层微片中的消息收发 |
| CN109416677A (zh) * | 2016-07-22 | 2019-03-01 | 英特尔公司 | 支持用于一组公共互连连接器的多种互连协议的技术 |
| CN109446143A (zh) * | 2018-10-16 | 2019-03-08 | 武汉精立电子技术有限公司 | 一种基于fpga的数据串行传输控制系统及方法 |
| CN110347621A (zh) * | 2019-06-24 | 2019-10-18 | 广东高云半导体科技股份有限公司 | 与psram存储器连接的fpga及存储系统 |
| CN111800824A (zh) * | 2020-05-28 | 2020-10-20 | 上海诺行信息技术有限公司 | 智能仪表的数据传输系统、驱动接口封装装置及方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7657692B2 (en) * | 1999-08-04 | 2010-02-02 | Super Talent Electronics, Inc. | High-level bridge from PCIE to extended USB |
| FR2884629B1 (fr) * | 2005-04-15 | 2007-06-22 | Atmel Corp | Dispositif d'amelioration de la bande passante pour des circuits munis de controleurs memoires multiples |
| CN103034602B (zh) * | 2012-12-06 | 2015-11-25 | 华为技术有限公司 | 一种基于外设部件互联总线的内容查找芯片及系统 |
| CN112540953A (zh) * | 2020-12-18 | 2021-03-23 | 广东高云半导体科技股份有限公司 | 基于fpga和mcu实现的片上系统 |
| US20210112132A1 (en) * | 2020-12-21 | 2021-04-15 | Nitish Paliwal | System, apparatus and method for handling multi-protocol traffic in data link layer circuitry |
| CN112732611A (zh) * | 2021-01-18 | 2021-04-30 | 上海国微思尔芯技术股份有限公司 | 一种基于axi的芯片互联系统 |
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Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108055214A (zh) * | 2012-10-22 | 2018-05-18 | 英特尔公司 | 控制多时隙链路层微片中的消息收发 |
| CN109416677A (zh) * | 2016-07-22 | 2019-03-01 | 英特尔公司 | 支持用于一组公共互连连接器的多种互连协议的技术 |
| CN107194257A (zh) * | 2017-03-28 | 2017-09-22 | 山东超越数控电子有限公司 | 一种基于国产tcm芯片的可信系统 |
| CN109446143A (zh) * | 2018-10-16 | 2019-03-08 | 武汉精立电子技术有限公司 | 一种基于fpga的数据串行传输控制系统及方法 |
| CN110347621A (zh) * | 2019-06-24 | 2019-10-18 | 广东高云半导体科技股份有限公司 | 与psram存储器连接的fpga及存储系统 |
| CN111800824A (zh) * | 2020-05-28 | 2020-10-20 | 上海诺行信息技术有限公司 | 智能仪表的数据传输系统、驱动接口封装装置及方法 |
Non-Patent Citations (2)
| Title |
|---|
| A survey on prototyping platforms for the development and experimental evaluation of medium access control protocols;Francisco Vazquez Gallego;《IEEE》;74-81 * |
| 基于AHB总线的串行PSRAM高速访问设计;杨园格;《科学技术创新》;98-99 * |
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