JP2000047994A - 情報処理装置 - Google Patents

Abstract

(57)【要約】 【課題】 １以上のプロセッサモジュールを有する情報
処理装置の処理速度を向上させる。 【解決手段】 プロセッサモジュール１０−１，１０−
２がメモリ１２−１〜１２−３または制御モジュール１
３にアクセスする場合には、バス調停処理部１４に対し
てバスの使用を要求する。例えば、プロセッサモジュー
ル１０−１がメモリ１２−１を、また、プロセッサモジ
ュール１０−２がメモリ１２−２にアクセスしようとす
る場合には、バス調停処理部１４は、メモリ１２−１と
メモリ１２−２が接続されているバス１１−１，１１−
２が未使用であることを確認し、プロセッサモジュール
１０−１，１０−２に対してバスの使用を許可する。そ
の結果、プロセッサモジュール１０−１，１０−２は、
バス１１−１，１１−２を占有し、これらに接続されて
いるメモリ１２−１，１２−２に対してアクセスするこ
とができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は情報処理装置に関
し、特に、１以上のプロセッサモジュールを有する情報
処理装置に関する。

【０００２】

【従来の技術】複数のプロセッサモジュール（例えば、
ＣＰＵ（Central Processing Unit ）等からなるモジュ
ール）を有する情報処理装置は、その方式によって大き
く２つに分類される。

【０００３】１つは、複数のプロセッサモジュールがメ
モリを共有して情報を交換する「対称型」であり、もう
１つは、複数のプロセッサモジュールがそれぞれ個別の
メモリを有する「非対称型」である。現在では、前者の
対称型が主流である。

【０００４】

【発明が解決しようとする課題】ところで、対称型で
は、複数のプロセッサモジュールが１つのバスに接続さ
れていることから、２以上のプロセッサモジュールが同
時にバスを占有することができない。従って、各プロセ
ッサモジュールは、限られた時間しかバスを占有するこ
とができないため、プロセッサモジュールの数の割には
装置全体のパフォーマンスを向上させることが困難であ
るという問題点があった。

【０００５】また、対称型では、複数のプロセッサモジ
ュールに対してバスの使用を割り当てるバス調停処理が
必須となる。ところで、脱着可能なプロセッサモジュー
ルが使用されている場合において、実装されているプロ
セッサモジュールが１つだけであるときにも、前述のよ
うなバス調停処理が実行されるため、この処理に必要な
時間だけ処理が遅延されるという問題点もあった。

【０００６】本発明はこのような点に鑑みてなされたも
のであり、１以上のプロセッサモジュールを有する情報
処理装置において、バスの負荷を低減することにより、
装置全体のパフォーマンスを向上させた情報処理装置を
提供することを目的とする。

【０００７】また、本発明は、１以上のプロセッサモジ
ュールを有する情報処理装置において、プロセッサモジ
ュールが１だけしか実装されていない場合には、バス調
停処理を停止させ、もって装置全体のパフォーマンスを
向上させることを可能とする情報処理装置を提供するこ
とを目的とする。

【０００８】

【課題を解決するための手段】本発明では上記課題を解
決するために、図１に示す、１以上のプロセッサモジュ
ール１０−１，１０−２と、メモリ空間上の複数の領域
に対してそれぞれ実装された複数のメモリ１２−１〜１
２−３と、少なくとも１以上の前記メモリに対してアク
セス可能な複数のバス１１−１，１１−２と、前記プロ
セッサモジュール１０−１，１０−２から、前記メモリ
１２−１〜１２−３の何れかに対するアクセスの要求が
なされた場合には、そのメモリにアクセス可能なバスが
未使用状態であることを確認し、そのバスの使用を許可
するバス調停処理部１４と、を有することを特徴とする
情報処理装置が提供される。

【０００９】ここで、プロセッサモジュール１０−１，
１０−２は、所定の演算処理を実行するとともに、装置
の各部を制御する。メモリ１２−１〜１２−３は、メモ
リ空間上の複数の領域に対してそれぞれ実装されてお
り、プロセッサモジュール１０−１，１０−２が実行す
るプログラムを格納するとともに、プロセッサモジュー
ル１０−１，１０−２が所定の演算処理を実行する際に
処理途中のデータやプログラムを格納する。バス１１−
１，１１−２は、少なくとも１以上のメモリに対してア
クセス可能である。バス調停処理部１４は、プロセッサ
モジュール１０−１，１０−２から、メモリ１２−１〜
１２−３の何れかに対するアクセスの要求がなされた場
合には、そのメモリにアクセス可能なバスが未使用状態
であることを確認し、そのバスの使用を許可する。

【００１０】

【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。図１は、本発明の情報処理装置の
動作原理を説明する原理図である。

【００１１】この図において、プロセッサモジュール１
０−１，１０−２は、例えば、ＣＰＵ（Central Proces
sing Unit ）等から構成され、装置の各部を制御すると
ともに各種演算処理を実行する。

【００１２】バス１１−１，１１−２は、プロセッサモ
ジュール１０−１，１０−２と、メモリ１２−１〜１２
−３を接続し、これらの間でデータの授受を可能とす
る。メモリ１２−１〜１２−３は、ＲＯＭ（Read Only
Memory）またはＲＡＭ（Random Access Memory）等によ
って構成され、プロセッサモジュール１０−１，１０−
２が実行する基本的なプログラムを格納するとともに、
プロセッサモジュール１０−１，１０−２が演算処理を
行う際に、演算途中のデータや実行中のプログラムを一
時的に格納する。

【００１３】図２は、図１に示す情報処理装置のメモリ
空間の一例を示す図である。この図に示すように、メモ
リ空間（仮想的な空間）は、アドレス００００〜ＦＦＦ
Ｆ（１６進数）によって構成されている。このような仮
想的なアドレス空間において、アドレス００００〜４０
００、６０００〜Ａ０００、および、Ａ０００〜Ｅ００
０には、メモリが実装されている。即ち、アドレス００
００〜４０００にはメモリ１２−１が実装されている。
また、アドレス６０００〜Ａ０００およびアドレスＡ０
００〜Ｅ０００には、メモリ１２−２および１２−３が
それぞれ実装されている。

【００１４】なお、アドレス４０００〜６０００、およ
び、アドレスＥ０００〜ＦＦＦＦは未実装領域である。
制御モジュール１３は、制御対象のモジュールである。
なお、この制御モジュール１３は、メモリ１２−３の一
部の領域をＩ／Ｏポート（メモリマップドＩ／Ｏ）とし
て使用しており、この領域を介してプロセッサモジュー
ル１０−１，１０−２とデータを授受する。

【００１５】バス調停処理部１４は、プロセッサモジュ
ール１０−１，１０−２が、バス１１−１，１１−２の
使用権を要求した場合には、所定の規則に基づいて、バ
スの使用を許可する。

【００１６】なお、バス調停処理部１４は、プロセッサ
モジュール１０−１，１０−２をそれぞれ独立に管理し
ているので、これらのプロセッサモジュールが同時にバ
スの占有権を主張した場合においても、待ち時間なしに
調停処理を実行することができる。

【００１７】次に、以上の原理図の動作について説明す
る。例えば、プロセッサモジュール１０−１がメモリ１
２−１にアクセスする場合には、先ず、プロセッサモジ
ュール１０−１が、メモリ１２−１が接続されているバ
ス１１−１の占有権をバス調停処理部１４に対して要求
する。このとき、バス１１−１が未使用である場合に
は、バス調停処理部１４は、プロセッサモジュール１０
−１に対してバス１１−１の占有を許可する。

【００１８】その結果、プロセッサモジュール１０−１
は、バス１１−１を介してメモリ１２−１にアクセスす
ることが可能となる。また、プロセッサモジュール１０
−２がメモリ１２−２にアクセスする場合には、先ず、
プロセッサモジュール１０−２が、メモリ１２−２が接
続されているバス１１−２の占有権をバス調停処理部１
４に対して要求する。このとき、バス１１−２が未使用
である場合には、バス調停処理部１４は、プロセッサモ
ジュール１０−２に対してバス１１−２の占有を許可す
る。

【００１９】その結果、プロセッサモジュール１０−２
は、バス１１−２を介してメモリ１２−２にアクセスす
ることが可能となる。ところで、バス調停処理部１４
は、プロセッサモジュール１０−１，１０−２をそれぞ
れ独立に管理しているので、これらのプロセッサモジュ
ールが同時にバスの占有権を主張した場合においても、
調停処理を同時に実行することができる。

【００２０】いま、例えば、プロセッサモジュール１０
−１がバス１１−１に対する占有権を主張した場合に、
同時に、プロセッサモジュール１０−２がバス１１−２
に対する占有権を主張した場合には、バス調停処理部１
４は、プロセッサモジュール１０−１，１０−２に対し
て即座に占有権を供与する。その結果、プロセッサモジ
ュール１０−１，１０−２は、ほぼ同時に（待ち時間な
しに）、メモリ１２−１およびメモリ１２−２（または
メモリ１２−３）にそれぞれアクセスすることが可能と
なる。

【００２１】なお、プロセッサモジュール１０−１，１
０−２が同一のバスに対する占有権を主張した場合に
は、先に主張を行ったプロセッサモジュールに対して占
有権が供与され、その間、他のプロセッサモジュールは
待機状態となる。また、同一のバスに対して占有権の主
張が同時になされた場合には、各プロセッサモジュール
に予め付与されている優先順位に従って占有権が順次供
与される。

【００２２】以上に説明したように、本発明によれば、
１以上のプロセッサモジュールと、メモリ空間上の複数
の領域に対してそれぞれ実装された複数のメモリと、少
なくとも１以上のメモリに対してアクセス可能な複数の
バスを設け、各プロセッサモジュールからメモリへのア
クセス要求がなされた場合には、バス調停処理部が、そ
のメモリにアクセス可能なバスが未使用状態であること
を確認したうえで、メモリへのアクセスを許可するよう
にしたので、バスの負荷を分散させることが可能とな
り、その結果、装置全体の処理のパフォーマンスを向上
させることが可能となる。

【００２３】次に、図３を参照して本発明の実施の形態
の構成例について説明する。なお、この図において、図
１の場合と対応する部分には同一の符号を付してあるの
でその部分の説明は省略する。

【００２４】この図において、監視部１５は、プロセッ
サモジュール１０−１，１０−２の実装状況（プロセッ
サモジュールが基板に装着されているか否か）を監視
し、実装されていない場合には、停止部１６および実装
されている側のプロセッサモジュールに通知する。

【００２５】なお、プロセッサモジュール１０−１，１
０−２の実装状況を検出する方法としては、例えば、プ
ロセッサモジュール１０−１，１０−２が装着されるソ
ケットに対してメカニカルスイッチを具備しておく。そ
して、プロセッサモジュールが実装されている場合には
それぞれのメカニカルスイッチの状態が変化する（例え
ば、ＯＮの状態となる）ことを利用して、実装状況を検
出するようにすればよい。

【００２６】停止部１６は、何れかのプロセッサモジュ
ールが実装されていない場合には、バス調停処理部１４
に対してバス調停処理を停止させる。なお、プロセッサ
モジュール１０−１から出力されるｒｅｑ１１信号は、
プロセッサモジュール１０−１がバス１１−１の占有権
をバス調停処理部１４に要求する場合にアクティブにさ
れる。また、ｒｅｑ１２信号は、プロセッサモジュール
１０−１がバス１１−２の占有権をバス調停処理部１４
に要求する場合にアクティブにされる。

【００２７】同様に、プロセッサモジュール１０−２か
ら出力されるｒｅｑ２１信号は、プロセッサモジュール
１０−２がバス１１−１の占有権をバス調停処理部１４
に要求する場合にアクティブにされる。また、ｒｅｑ２
２信号は、プロセッサモジュール１０−２がバス１１−
２の占有権をバス調停処理部１４に要求する場合にアク
ティブにされる。

【００２８】バス調停処理部１４からプロセッサモジュ
ール１０−１に対して出力されるｇｎｔ１信号は、ｒｅ
ｑ１１信号またはｒｅｑ１２信号によって要求されたバ
スの占有権が認められた場合にアクティブにされる。

【００２９】同様に、バス調停処理部１４からプロセッ
サモジュール１０−２に対して出力されるｇｎｔ２信号
は、ｒｅｑ２１信号またはｒｅｑ２２信号によって要求
されたバスの占有権が認められた場合にアクティブにさ
れる。

【００３０】プロセッサモジュール１０−１，１０−２
から、バス調停処理部１４に対して出力されるｂｕｓｙ
１信号およびｂｕｓｙ２信号は、それぞれバス１１−１
またはバス１１−２が使用中である場合にアクティブに
される。

【００３１】次に、図４を参照して図３に示す実施の形
態の動作について説明する。図４は、図３に示す実施の
形態の主要部分の信号の時間的変化を示すタイミングチ
ャートである。

【００３２】いま、時刻ｔ１において、プロセッサモジ
ュール１０−１が、図４（Ａ）に示すｒｅｑ１１信号を
アクティブにし、バス１１−１の占有権を主張したとす
る。すると、バス調停処理部１４は、バス１１−１が未
使用状態であり、また、プロセッサモジュール１０−２
が同バスに対する要求を行っていないことから、時刻ｔ
２において、図４（Ｃ）に示すｇｎｔ１信号をアクティ
ブにする。

【００３３】その結果、プロセッサモジュール１０−１
は、時刻ｔ３において、ｂｕｓｙ１信号（図４（Ｇ））
をアクティブにした後、バス１１−１を介してメモリ１
２−１にアクセスする（図４（Ｉ）参照）。

【００３４】そして、プロセッサモジュール１０−１が
バス１１−１を占有している時刻ｔ４において、プロセ
ッサモジュール１０−２がバス１１−１に対する占有権
を主張した場合には、バス調停処理部１４は、プロセッ
サモジュール１０−１によるバス１１−１の占有が終了
するまでプロセッサモジュール１０−２を待機させる。

【００３５】プロセッサモジュール１０−１がバス１１
−１の使用を終了すると、バス調停処理部１４は、時刻
ｔ５においてｇｎｔ２信号をアクティブにする（図４
（Ｆ）参照）。その結果、プロセッサモジュール１０−
２がバス１１−１に対する占有権を獲得し、ｂｕｓｙ１
信号をアクティブにした後、メモリ１２−１に対してア
クセスする（図４（Ｉ）参照）。

【００３６】次に、時刻ｔ７において、プロセッサモジ
ュール１０−２が、図４（Ｅ）に示すｒｅｑ２２信号を
アクティブにし、バス１１−２の占有権を主張すると、
バス調停処理部１４は、バス１１−２が未使用であり、
また、プロセッサモジュール１０−１が同バスに対する
要求を行っていないことから、時刻ｔ８において、図４
（Ｆ）に示すｇｎｔ２信号をアクティブにする。

【００３７】その結果、プロセッサモジュール１０−２
は、時刻ｔ９において、ｂｕｓｙ２信号（図４（Ｈ））
をアクティブにした後、バス１１−２を介してメモリ１
２−２（またはメモリ１２−３）にアクセスする（図４
（Ｊ）参照）。

【００３８】そして、プロセッサモジュール１０−２が
バス１１−２を占有している時刻ｔ１０において、プロ
セッサモジュール１０−１がバス１１−２に対する占有
権を主張した場合には、バス調停処理部１４は、プロセ
ッサモジュール１０−２によるバス１１−２の占有が終
了するまでプロセッサモジュール１０−１を待機させ
る。

【００３９】プロセッサモジュール１０−２がバス１１
−２の使用を終了すると、バス調停処理部１４は、時刻
ｔ１１においてｇｎｔ１信号をアクティブにする（図４
（Ｃ）参照）。その結果、プロセッサモジュール１０−
１がバス１１−２に対する占有権を獲得し、ｂｕｓｙ２
信号をアクティブにした後、メモリ１２−２（またはメ
モリ１２−３）に対してアクセスする（図４（Ｊ）参
照）。

【００４０】続いて、時刻ｔ１３において、プロセッサ
モジュール１０−１，１０−２がそれぞれバス１１−
２，１１−１に対する占有権を同時に要求したとすると
（図４（Ｂ），（Ｄ）参照）、バス調停処理部１４はこ
れらの要求がバッティングしていないことから、ｇｎｔ
１信号およびｇｎｔ２信号をアクティブにし、プロセッ
サモジュール１０−１，１０−２に対してバスの占有権
を供与する。

【００４１】その結果、時刻ｔ１５において、プロセッ
サモジュール１０−１，１０−２は、ｂｕｓｙ２信号お
よびｂｕｓｙ１信号をそれぞれアクティブにし、バス１
１−２およびバス１１−１の占有権を獲得する。そし
て、プロセッサモジュール１０−１は、バス１１−２を
介してメモリ１２−２またはメモリ１２−３にアクセス
し、また、プロセッサモジュール１０−２は、バス１１
−１を介してメモリ１２−１にアクセスする。

【００４２】次に、何れかのプロセッサモジュールが取
り外され、プロセッサモジュールが１つだけになった場
合の処理について説明する。いま、プロセッサモジュー
ル１０−２が取り外されたとすると、監視部１５はこれ
を検出し、停止部１６およびプロセッサモジュール１０
−１に通知する。

【００４３】その結果、停止部１６はバス調停処理部１
４の調停処理を停止させる。また、プロセッサモジュー
ル１０−１は、バス調停処理部１４との間の処理を全て
停止する。

【００４４】従って、プロセッサモジュール１０−１
は、バス調停処理部１４を介さずにバス１１−１および
バス１１−２を自由に占有してメモリ１２−１〜１２−
３にアクセスすることができるので、バスの取得のため
に必要な手続きを省略し、もって処理の高速化を図るこ
とが可能となる。

【００４５】以上の実施の形態によれば、メモリ空間を
分割してそれぞれの空間に対してバスを具備させ、プロ
セッサモジュールのアクセスを分散させるようにしたの
で、装置全体としてのパフォーマンスを向上させること
が可能となる。

【００４６】また、プロセッサモジュールが１つだけし
か実装されていない場合には、これを検出してバス調停
処理を停止させるようにしたので、装置の処理速度を向
上させることが可能となる。

【００４７】次に、図５を参照して本発明の第２の実施
の形態の構成例について説明する。この実施の形態で
は、４個のプロセッサモジュール（以下では、プロセッ
サモジュール１〜４と呼ぶ）が実装され、また、４本の
バス（以下では、バス１〜４と呼ぶ）が設けられている
ものとする。

【００４８】なお、図面上には、プロセッサモジュール
４のバス１に関する調停処理部のみが図示してある。そ
の他のバス２〜４に関する調停処理部の構成も図５の場
合と同様である。また、プロセッサモジュール４には、
図２に示すバス調停処理部１４、監視部１５、および、
停止部１６が、プロセッサモジュール４に内蔵されてい
るものとする。

【００４９】この図において、ｒｅｑ生成部２０は、プ
ロセッサモジュール４がバス１に対してアクセス要求を
行った場合には、ｒｅｑ４信号をアクティブにするよう
に構成されている。なお、監視部１５によって他のプロ
セッサモジュール１〜３が実装されていないことが検出
された場合には、ｒｅｑ生成部２０はその動作を停止す
る。

【００５０】ｒｅｑマスク部２１は、４個のプロセッサ
モジュール１〜４から出力されるｒｅｑ信号を入力し、
その中でＦＩＦＯメモリ２３に取り込みが既に完了した
ｒｅｑ信号、または、ｇｎｔ信号発行部２８によってｇ
ｎｔ信号が既に発行されたｒｅｑ信号を、マスク信号生
成部２２から供給されるマスク信号によってマスクし、
同じ信号がＦＩＦＯメモリ２３に繰り返し取り込まない
ようにする。

【００５１】マスク信号生成部２２は、ｒｅｑ格納有無
判定部２６から出力される信号ｂ（ＦＩＦＯメモリ２３
のうち、データが格納済みのアドレスを示す信号）と、
ＦＩＦＯメモリ２３から出力される信号ｇ（ＦＩＦＯメ
モリ２３に格納されている全てのデータ）とを参照し
て、ＦＩＦＯメモリ２３に格納済みのｒｅｑ信号をマス
クするためのマスク信号を発生する。また、マスク信号
生成部２２は、ｇｎｔ信号発行部２８からｇｎｔ信号が
既に発行されたｒｅｑ信号に対してもマスク信号を発生
する。

【００５２】ＦＩＦＯメモリ２３は、図６に示すよう
に、１から４までのアドレスを有しており、各アドレス
には４ビットの情報が記憶可能である。ｒｅｑマスク部
２１から出力されたｒｅｑ１信号〜ｒｅｑ４信号は、ビ
ット１〜ビット４にそれぞれ対応され、書き込みアドレ
ス発生部２４が指定するアドレスに記憶される。従っ
て、ＦＩＦＯメモリ２３に記憶されるデータは、アクテ
ィブであるｒｅｑ信号に対応するビットが“１”にされ
ている。

【００５３】また、ＦＩＦＯメモリ２３の全てのアドレ
スに格納されているデータは、セレクタ２７およびマス
ク信号生成部２２に供給される。書き込みアドレス発生
部２４は、ＦＩＦＯメモリ２３にデータを書き込む際の
書き込みアドレスを発生する。なお、書き込みアドレス
発生部２４が発生するアドレスは、ｒｅｑマスク部２１
から出力されるｒｅｑ信号が立ち上がるタイミングで１
だけインクリメントされ、５に達した場合には再び１に
循環する。従って、書き込みアドレスは１から４までを
循環する値となる。

【００５４】読み出しアドレス発生部２５は、セレクタ
２７がｇｎｔ信号発行部２８に供給するデータを選択す
るためのアドレスを発生する。なお、読み出しアドレス
発生部２５が発生するアドレスは、ｇｎｔ信号発行部２
８がｇｎｔ信号をアクティブにするタイミングで１だけ
インクリメントされ、５に達した場合には再び１に循環
する。従って、読み出しアドレスもまた１から４までを
循環する値となる。

【００５５】ｒｅｑ格納有無判定部２６は、ＦＩＦＯメ
モリ２３の各アドレスに対応する４つの信号（ｂ）をマ
スク信号生成部２２に対して出力しており、データが格
納されているアドレスに対応する信号がアクティブにさ
れる。また、ｒｅｑ格納有無判定部２６は、ＦＩＦＯメ
モリ２３に対してデータが１つも格納されていない場合
には、その値が“０”となる判定信号（ｊ）をｇｎｔ信
号発行部２８に対して供給する。

【００５６】セレクタ２７は、ＦＩＦＯメモリ２３に格
納されているデータのうち、読み出しアドレスによって
指定されるデータを選択してｇｎｔ信号発行部２８に供
給する。

【００５７】ｇｎｔ信号発行部２８は、ｒｅｑ格納有無
判定部２６から供給される判定信号（ｊ）が“０”の状
態である場合（ＦＩＦＯメモリ２３にデータが１つも格
納されていない場合）において、１つのｒｅｑ信号がア
クティブにされた場合には、そのｒｅｑ信号に対するｇ
ｎｔ信号を直ちに発行する。

【００５８】また、ｒｅｑ格納有無判定部２６から供給
される判定信号（ｊ）が“０”の状態である場合におい
て、複数のｒｅｑ信号が同時にアクティブにされた場合
には、その値が最も小さいｒｅｑ信号に対してのみｇｎ
ｔ信号を発行する。例えば、ｒｅｑ１、ｒｅｑ２、およ
び、ｒｅｑ３が同時にアクティブにされた場合には、ｒ
ｅｑ１に対してのみｇｎｔ信号（ｇｎｔ１信号）が発行
される。

【００５９】更に、ＦＩＦＯメモリ２３にデータが格納
されている場合に、セレクタ２７から単一のビットがア
クティブ（“１”）にされたデータ（ｒｅｑ１〜ｒｅｑ
４の何れかがアクティブにされたデータ）が供給された
場合には、ｇｎｔ信号発行部２８は、そのビットに対応
するｇｎｔ信号を発行する。

【００６０】更にまた、ＦＩＦＯメモリ２３にデータが
格納されている場合に、セレクタ２７から複数のビット
がアクティブ（“１”）にされたデータが供給された場
合には、ｇｎｔ信号発行部２８は、ＬＳＢ側から順にｇ
ｎｔ信号を発行する。

【００６１】なお、ｇｎｔ信号発行部２８は、ｇｎｔ信
号を発行する際に、ｇｎｔ信号の発行の対象となってい
るｒｅｑ信号がまだアクティブであるか否かを確認し、
アクティブではない場合にはｇｎｔ信号の発行を停止す
る。

【００６２】セレクタ２９は、監視部１５によってプロ
セッサモジュール１〜３の少なくとも１つが実装されて
いることが検出された場合には、ｇｎｔ信号発行部２８
から出力されるｇｎｔ４信号（ｒｅｑ４に対するｇｎｔ
信号）を選択し、それ以外の場合にはプロセッサモジュ
ール４からのアクセス要求を選択して、ｂｕｓｙ発生部
３０に供給する。

【００６３】ｂｕｓｙ発生部３０は、セレクタ２９から
供給されるｇｎｔ４信号またはアクセス要求信号がアク
ティブになった場合には、ｂｕｓｙ信号（自モジュール
（プロセッサモジュール４）のｂｕｓｙ信号）をアクテ
ィブにする。

【００６４】論理和回路３１は、ｂｕｓｙ発生部３０か
ら出力されたｂｕｓｙ信号と他のプロセッサモジュール
１〜３から出力されたｂｕｓｙ信号の論理和を演算し、
得られた結果をｇｎｔ信号発行部２８に供給する。

【００６５】次に、以上の実施の形態の動作を図７を参
照して説明する。いま、時刻ｔ１において、プロセッサ
モジュール１からのｒｅｑ１信号（図７（ａ１）参照）
およびプロセッサモジュール４からのｒｅｑ４信号（図
７（ａ４）参照）が同時にアクティブにされたとする。
なお、このとき、ＦＩＦＯメモリ２３にはデータは格納
されていないものとする。

【００６６】すると、ｇｎｔ信号発行部２８は、ｒｅｑ
格納有無判定部２６から出力される判定信号（ｊ）が
“０”であり（ＦＩＦＯメモリ２３が空であり）、ま
た、ｒｅｑ１信号とｒｅｑ４信号とがアクティブにされ
ていることから、その値が小さい方のｒｅｑ１信号に対
するｇｎｔ１信号だけを先に発行する（図７（ｈ１）参
照）。

【００６７】ｇｎｔ１信号が発行されると、図示せぬプ
ロセッサモジュール１は、ｂｕｓｙ信号（図７（ｉ）参
照）を時刻ｔ３においてアクティブにし、バス１（図示
せず）を占有して処理を行う。

【００６８】このｇｎｔ１信号はマスク信号生成部２２
にも供給されるので、マスク信号生成部２２は、ｒｅｑ
１信号に対するマスク信号（図７（ｃ１）参照）を発生
し、ｒｅｑマスク部２１に供給する。その結果、ｒｅｑ
マスク部２１から出力されるｒｅｑ１信号は、ｒｅｑマ
スク部２１に入力されるｒｅｑ１信号がアクティブであ
るにも拘わらず、ノンアクティブの状態を保つ（図７
（ｄ１）参照）。

【００６９】一方、ｒｅｑ４信号はマスクされないこと
から、ｒｅｑ４信号に対応するビット（ビット４）のみ
がアクティブにされた信号は、ＦＩＦＯメモリ２３に供
給され、書き込みアドレス発生部２４から供給される書
き込みアドレス（この場合は“１”：図７（ｅ）参照）
に記憶される（図７（ｇ１）参照）。なお、書き込みア
ドレス発生部２４は、ｒｅｑマスク部２１から出力され
るｒｅｑ４信号がノンアクティブに復元されるタイミン
グ（時刻ｔ２）で、書き込みアドレスの値を１だけイン
クリメントする（図７（ｅ）参照）。

【００７０】このとき、読み出しアドレス発生部２５か
ら出力される読み出しアドレスは“１”であるので、セ
レクタ２７は、ＦＩＦＯメモリ２３のアドレス“１”に
格納されているデータ（ｒｅｑ４に対応するビット４が
アクティブにされたデータ）を選択してｇｎｔ信号発行
部２８に供給する。

【００７１】図示せぬプロセッサモジュール１によるバ
スの占有が終了し、ｂｕｓｙ信号がノンアクティブに復
元されると、ｇｎｔ信号発行部２８はこれを検知し、セ
レクタ２７によって選択されたデータにおいてアクティ
ブにされているビット４に対応するｇｎｔ４信号を時刻
ｔ７においてアクティブにする。

【００７２】その結果、プロセッサモジュール４が時刻
ｔ８において、ｂｕｓｙ信号をアクティブにし、バス１
の占有を開始する。なお、ｇｎｔ４信号がアクティブに
されると、読み出しアドレス発生部２５が発生するアド
レスが１だけインクリメントされるので読み出しアドレ
スの値が“２”となる（図７（ｆ）参照）。

【００７３】説明が前後するが、時刻ｔ２では、ｒｅｑ
３信号がアクティブにされており、このとき、ＦＩＦＯ
メモリ２３にはデータ（ｒｅｑ４に対応するデータ）が
格納されていることから、ｒｅｑ３信号はｒｅｑマスク
部２１を介してＦＩＦＯメモリ２３に供給され、ＦＩＦ
Ｏメモリ２３のアドレス２に格納される（図７（ｇ２）
参照）。

【００７４】このようにして格納されたデータは、時刻
ｔ７においてｇｎｔ信号発行部２８に供給される。ｇｎ
ｔ信号発行部２８は、プロセッサモジュール４によるバ
ス１の占有が終了するタイミング（時刻ｔ１１の直後）
において、プロセッサモジュール３に対するｇｎｔ３信
号を発行しようとするが、このとき、ｒｅｑ３信号はノ
ンアクティブになっていることから、ｒｅｑ３信号に対
するｇｎｔ３信号は発行されず、プロセッサモジュール
３のバス１に対するアクセスは許可されない。

【００７５】また、時刻ｔ５および時刻ｔ１０において
は、ｒｅｑ２信号およびｒｅｑ１信号がそれぞれアクテ
ィブにされており、これらに対応するｇｎｔ２信号およ
びｇｎｔ１信号は、時刻ｔ１３および時刻ｔ１６におい
てそれぞれ発行されている。その結果、プロセッサモジ
ュール２およびプロセッサモジュール１は、時刻ｔ１４
および時刻ｔ１７においてｂｕｓｙ信号をそれぞれアク
ティブにし、バス１を占有して処理を行う。

【００７６】なお、以上のタイミングチャートには示し
ていないが、ＦＩＦＯメモリ２３にデータが格納されて
いる場合に、複数のプロセッサモジュールが同時にｒｅ
ｑ信号をアクティブにした場合には、対応する複数のビ
ットがアクティブにされたデータがＦＩＦＯメモリ２３
に格納される。そして、ｇｎｔ信号発行部２８は、セレ
クタ２７から供給された、複数のビットがアクティブに
されたデータを読み込み、ＬＳＢ側のビットに対応する
プロセッサモジュールから順にｇｎｔ信号を発行する。

【００７７】例えば、ＦＩＦＯメモリ２３にデータが格
納されている場合に、ｒｅｑ１信号、ｒｅｑ２信号、お
よび、ｒｅｑ４信号が同時にアクティブにされた場合に
は、ビット１，２，４がアクティブにされたデータがＦ
ＩＦＯメモリ２３に書き込まれ、ｇｎｔ信号発行部２８
がこのデータをセレクタ２７から受け取ると、先ず、ｇ
ｎｔ１信号を出力し、次に、ｇｎｔ２信号およびｇｎｔ
４信号を順に出力する。

【００７８】また、ＦＩＦＯメモリ２３にデータが格納
されていない場合に、３つ以上のｒｅｑ信号が同時にア
クティブにされたときには、その値が最も小さいｒｅｑ
信号に対してｇｎｔ信号が先ず発行される。そのとき、
ｇｎｔ信号が発行されたｒｅｑ信号は、ｒｅｑマスク部
２１によってマスクされるので、その他のｒｅｑ信号に
対応するビットのみがアクティブにされたデータがＦＩ
ＦＯメモリ２３に格納される。

【００７９】そして、ＦＩＦＯメモリ２３に格納された
２つ以上のビットがアクティブにされたデータは、ｇｎ
ｔ信号発行部２８によって読み出され、前述の場合と同
様にＬＳＢ側から順にｇｎｔ信号が発行されることにな
る。

【００８０】例えば、ＦＩＦＯメモリ２３にデータが格
納されていない場合に、ｒｅｑ１信号、ｒｅｑ２信号、
および、ｒｅｑ４信号が同時にアクティブにされた場合
には、ｒｅｑ１信号に対するｇｎｔ信号が直ちに発行さ
れ、ｒｅｑマスク部２１は、ｒｅｑ１信号をマスクする
ので、ＦＩＦＯメモリ２３にはビット２，４のみがアク
ティブにされたデータが書き込まれる。

【００８１】ｇｎｔ信号発行部２８がこのデータをセレ
クタ２７から受け取ると、先ず、ｇｎｔ２信号を出力
し、次に、ｇｎｔ４信号を順に出力する。次に、図８お
よび図９を参照して、図５に示す監視部１５の動作につ
いて説明する。

【００８２】図８は、図５に示す実施の形態において、
プロセッサモジュール１〜４が全て実装されている場合
の動作を説明するタイミングチャートである。この図に
示すように、プロセッサモジュール１〜３が全て実装さ
れている場合には、プロセッサモジュール４に内蔵され
ている監視部１５へ入力されるｒｍｖ１〜３信号は全て
ノンアクティブ（“０”）になる（図８（ｋ１）〜（ｋ
３）参照）。

【００８３】監視部１５は、プロセッサモジュール１〜
３の少なくとも１つが実装されている場合には、その出
力であるａｌｌｒｍｖ信号をノンアクティブ（“０”）
にする（図８（ｐ）参照）。

【００８４】ａｌｌｒｍｖ信号がノンアクティブである
場合には、セレクタ２９はｇｎｔ信号発行部２８から出
力されるｇｎｔ４信号を選択してｂｕｓｙ発生部３０に
供給する。その結果、ｂｕｓｙ発生部３０はｇｎｔ４信
号がアクティブにされた場合にプロセッサモジュール４
に対してｂｕｓｙ信号を出力する。

【００８５】また、ｒｅｑ生成部２０は、ａｌｌｒｍｖ
信号がノンアクティブである場合には、通常通りの動作
を行うので、プロセッサモジュール４からアクセス要求
がなされた場合には、ｒｅｑ４信号をアクティブにす
る。

【００８６】従って、プロセッサモジュール４がアクセ
ス要求を行った場合には（図８（ｑ）参照）、ｒｅｑ生
成部２０がｒｅｑ４信号をアクティブにする（図８（ａ
１）参照）。

【００８７】すると、前述の場合と同様にバスの調停処
理が実行され、他のプロセッサモジュール１〜３がバス
１に対する要求を行っていない場合には、ｇｎｔ信号発
行部２８によってｇｎｔ１信号が発行され（図８（ｈ
１）参照）、ｂｕｓｙ発生部３０がｂｕｓｙ信号をアク
ティブにする（図８（ｉ）参照）。その結果、プロセッ
サモジュール４がバス１を占有して処理を行うことが可
能となる。

【００８８】次に、図９を参照してプロセッサモジュー
ル１〜３が未実装の場合の動作について説明する。図９
は、図５に示す実施の形態において、プロセッサモジュ
ール４以外の全てのモジュールが未実装である場合の動
作を説明するタイミングチャートである。

【００８９】この図に示すように、プロセッサモジュー
ル１〜３が未実装の場合には、プロセッサモジュール４
に内蔵されている監視部１５へ入力されるｒｍｖ１〜３
信号は全てアクティブ（“１”）になる（図９（ｋ１）
〜（ｋ３）参照）。

【００９０】監視部１５は、プロセッサモジュール１〜
３が１つも実装されていないので、その出力であるａｌ
ｌｒｍｖ信号をアクティブ（“１”）にする（図９
（ｐ）参照）。

【００９１】ａｌｌｒｍｖ信号がアクティブにされる
と、セレクタ２９はプロセッサモジュール４からのアク
セス要求を選択してｂｕｓｙ発生部３０に供給する。そ
の結果、ｂｕｓｙ発生部３０はアクセス要求がアクティ
ブにされた場合にプロセッサモジュール４に対してｂｕ
ｓｙ信号を出力する。

【００９２】また、ｒｅｑ生成部２０は、ａｌｌｒｍｖ
信号がアクティブにされた場合には、その動作を停止す
る。従って、プロセッサモジュール４がアクセス要求を
行った場合には（図９（ｑ）参照）、図８の場合とは異
なり、バス調停処理が実行されずに、ｂｕｓｙ発生部３
０がｂｕｓｙ信号を直ちにアクティブにする（図８
（ｉ）参照）。

【００９３】その結果、バス調停処理を行うことなくプ
ロセッサモジュール４がバス１を直ちに占有することが
可能となる。以上の実施の形態によれば、監視部１５に
よりプロセッサモジュール１〜３の実装状態を監視し、
プロセッサモジュール４以外が未実装である場合には、
アクセス要求に応えて直ちにｂｕｓｙ信号を発行するの
で、実装されているプロセッサモジュールが１つだけで
ある場合には、バス調停処理を省略して処理を迅速に行
うことができる。

【００９４】なお、以上の実施の形態においては、説明
を簡明にするためにプロセッサモジュールが４つ実装さ
れている場合について説明したが、２または３、あるい
は、５以上の場合でも本発明を適用可能であることは言
うまでもない。

【００９５】

【発明の効果】以上説明したように本発明では、１以上
のプロセッサモジュールと、メモリ空間上の複数の領域
に対してそれぞれ実装された複数のメモリと、少なくと
も１以上のメモリに対してアクセス可能な複数のバス
と、プロセッサモジュールから、メモリの何れかに対す
るアクセスの要求がなされた場合には、そのメモリにア
クセス可能なバスが未使用状態であることを確認し、そ
のバスの使用を許可するバス調停処理部と、を有するよ
うにしたので、単一のバスにかかる負担を複数のバスに
分散させることができ、もって、装置全体のパフォーマ
ンスを向上させることが可能となる。

【図面の簡単な説明】

【図１】本発明の動作原理を説明する原理図である。

【図２】図１に示すメモリのメモリ空間上における実装
状態の一例を示す図である。

【図３】本発明の実施の形態の構成例を示すブロック図
である。

【図４】図３に示す実施の形態の主要部分の信号の時間
的変化を示すタイミングチャートである。

【図５】本発明の第２の実施の形態の構成例を示すブロ
ック図である。

【図６】図５に示すＦＩＦＯメモリのアドレスと格納さ
れるデータとの関係を示す図である。

【図７】図５に示す実施の形態の主要部分の信号の時間
的変化を示すタイミングチャートである。

【図８】図５に示す実施の形態の監視部の動作を説明す
るためのタイミングチャートである。

【図９】図５に示す実施の形態の監視部の動作を説明す
るためのタイミングチャートである。

【符号の説明】

１０−１，１０−２ プロセッサモジュール １１−１，１１−２ バス １２−１〜１２−３ メモリ １３ 制御モジュール １４ バス調停処理部 １５ 監視部 １６ 停止部 ２０ ｒｅｑ生成部 ２１ ｒｅｑマスク部 ２２ マスク信号生成部 ２３ ＦＩＦＯメモリ ２４ 書き込みアドレス発生部 ２５ 読み出しアドレス発生部 ２６ ｒｅｑ格納有無判定部 ２７ セレクタ ２８ ｇｎｔ信号発行部 ２９ セレクタ ３０ ｂｕｓｙ発生部 ３１ 論理和回路

【手続補正書】

【提出日】平成１１年２月１９日（１９９９．２．１
９）

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】００８７

【補正方法】変更

【補正内容】

【００８７】すると、前述の場合と同様にバスの調停処
理が実行され、他のプロセッサモジュール１〜３がバス
１に対する要求を行っていない場合には、ｇｎｔ信号発
行部２８によってｇｎｔ４信号が発行され（図８（ｈ
１）参照）、ｂｕｓｙ発生部３０がｂｕｓｙ信号をアク
ティブにする（図８（ｉ）参照）。その結果、プロセッ
サモジュール４がバス１を占有して処理を行うことが可
能となる。

【手続補正２】

【補正対象書類名】図面

【補正対象項目名】図８

【補正方法】変更

【補正内容】

【図８】

【手続補正３】

【補正対象書類名】図面

【補正対象項目名】図９

【補正方法】変更

【補正内容】

【図９】

───────────────────────────────────────────────────── フロントページの続き (72)発明者 阿部 秀朗 神奈川県横浜市港北区新横浜２丁目３番９ 号 富士通ディジタル・テクノロジ株式会 社内 (72)発明者 大原 克一 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 Ｆターム(参考） 5B045 BB14 EE17

Claims (4)

【特許請求の範囲】
1. 【請求項１】 １以上のプロセッサモジュールと、 メモリ空間上の複数の領域に対してそれぞれ実装された
   複数のメモリと、 少なくとも１以上の前記メモリに対してアクセス可能な
   複数のバスと、 前記プロセッサモジュールから、前記メモリの何れかに
   対するアクセスの要求がなされた場合には、そのメモリ
   にアクセス可能なバスが未使用状態であることを確認
   し、そのバスの使用を許可するバス調停処理部と、 を有することを特徴とする情報処理装置。
2. 【請求項２】 前記メモリは、制御モジュールに対して
   データを入出力するためのメモリマップドＩ／Ｏを有す
   ることを特徴とする請求項１記載の情報処理装置。
3. 【請求項３】 前記バス調停処理部は、複数の前記プロ
   セッサモジュールから同一のバスに対するアクセス要求
   がなされた場合には、先着順に前記バスの使用を許可す
   ることを特徴とする請求項１記載の情報処理装置。
4. 【請求項４】 前記プロセッサモジュールの実装状況を
   監視する監視部と、 前記監視部によって前記プロセッサモジュールが１つだ
   け実装されていることが検知された場合には、前記バス
   調停処理部の動作を停止させる停止部と、 を更に有することを特徴とする請求項１記載の情報処理
   装置。