JP2993795B2

JP2993795B2 - バス調停回路

Info

Publication number: JP2993795B2
Application number: JP4068777A
Authority: JP
Inventors: 毅彦河内
Original assignee: Anritsu Corp
Current assignee: Anritsu Corp
Priority date: 1992-03-26
Filing date: 1992-03-26
Publication date: 1999-12-27
Anticipated expiration: 2014-12-27
Also published as: JPH05274255A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は複数のプロセッサおよび
共有資源が共有バスに接続されたコンピュータシステム
において、各プロセッサにて非同期で発生する共有バス
を介した共有資源に対するアクセス要求を調停するバス
調停回路に係わり、特にプロセッサの構成数が３である
場合に適用されるバス調停回路に関する。

【０００２】

【従来の技術】例えば記憶装置等の一つの共有資源を複
数のプロセッサで共有することによって、システム全体
の小形化と処理能率の向上とを図るコンピュータシステ
ムが実用化されている（特公昭６３−４２２０号公
報）。このようなコンピュータシステムのなかには、各
プロセッサ毎に処理内容が異なり、処理結果だけを共有
メモリに書込んだり、必要なデータを共有メモリから読
出て演算処理するものがある。したがって、各プロセッ
サにおける演算処理に要する時間はそれぞれ異なり、ま
た、各プロセッサから共有メモリに対して行う書込／読
出もタイミング的にはランダムであるため、各プロセッ
サが行う共有メモリに対するアクセス処理は全く非同期
である。

【０００３】よって、各プロセッサに発生するアクセス
要求が競合しないように、各プロセッサにて発生するア
クセス要求を調停して、一度に複数のプロセッサが共有
バスをアクセスしないようにする必要がある。

【０００４】図６は３つのプロセッサ１ａ，１ｂ，１ｃ
と例えばメモリ等の一つの共有資源２が１つの共有バス
３に接続されたコンピュータシステムを示す図である。
そして、このコンピュータシステム内には、例えば図９
に示すような回路構成を有するバス調停回路４が組込ま
れている。

【０００５】このバス調停回路４は、図７に示すよう
に、各プロセッサ１ａ，１ｂ．１ｃに対して一定周期Ｔ
_Aでそれぞれ一定時間幅Ｔ_Bを有する許可信号ACK1，AC
K2，ACK3を出力する。そして、各プロセッサ１ａ，１
ｂ，１ｃから必要に応じてバス調停回路４に対してそれ
ぞれ要求信号REQ1，REQ2，REQ3が送出される。

【０００６】図９はバス調停回路４を示す回路図であ
る。カウンタ５は発振器６から出力される６ＭHzのクロ
ック信号でもってそのクロック信号の周期に相当する前
記一定時間Ｔ_Bの間だけカウント値を保持する。そし
て、一定時間Ｔ_Bが終了する毎に、出力端子Ａ，Ｂの値
を更新する。デコーダ７はカウンタ５の出力端子Ａ，Ｂ
からの信号を受け、その２つの信号の論理に応じて、４
つの出力端子のうちの所定の１つの出力端子の論理を真
に出力する。なお、４番目の［１１］に対応する許可信
号ACK4は使用していない。したがって、実際の図９の回
路構成においては、図７に示す一定周期Ｔ_Aは一定時間
Ｔ_Bの４倍の時間となる（Ｔ_A＝４Ｔ_B）。

【０００７】一方、各プロセッサ１ａ，１ｂ，１ｃから
出力される各要求信号REQ1，REQ2，REQ3はオアゲート
８，９を介してカウンタ５の動作停止端子へ印加され、
このカウンタ５の動作を停止させる。同時に、入力した
各要求信号REQ1，REQ2，REQ3はＪＫフリップフロップ１
０にラッチされる。

【０００８】したがって、各プロセッサ１ａ，１ｂ，１
ｃから要求信号REQ1，REQ2，REQ3が出力されない限り、
図７に示すように、各許可信号ACK1，ACK2，ACK3は前記
一定周期Ｔ_Aおよび一定時間幅Ｔ_Bの繰返し波形とな
る。

【０００９】そして、各プロセッサ１ａ，１ｂ，１ｃ
は、アクセス要求が発生すると、自己に対する許可信号
ACK1，ACK2，ACK3が真値を示すＬレベル期間Ｔ_B内に、
真値を示すＬレベルの要求信号REQ1，REQ2，REQ3を出力
すればよい。例えば時刻ｔ₁にてプロセッサ１ａからの
要求信号REQ1がＬレベルへ変化すると、許可信号ACK1の
一定時間Ｔ_Bを計時するカウンタ５の動作が停止する。
よって、許可信号ACK1は、たとえ時刻ｔ₂で一定時間Ｔ
_Bが経過してもＬレベル状態を維持する。

【００１０】したがって、許可信号ACK1がＬレベル状態
を継続している期間にプロセッサ１ａは共有バス３に対
するアクセス処理を実行する。プロセッサ１ａは時刻ｔ
₃において所定のアクセス処理が終了すると、要求信号
REQ1を元のＨレベルへ戻す。その結果、カウンタ５の動
作が再開され、プロセッサ１ａへ出力していたＬレベル
の許可信号ACK1は元のＨレベルへ戻る。そして、次のプ
ロセッサ１ｂに対する許可信号ACK2が一定時間Ｔ_Bだけ
Ｌレベルへ変化する。

【００１１】このように、バス調停回路４は各プロセッ
サ１ａ，１ｂ，１ｃに対して順番に一定時間Ｔ_BだけＬ
レベルの許可信号ACK1，ACK2，ACK3を送出する。そし
て、各プロセッサ１ａ，１ｂ，１ｃは自己宛の許可信号
ACK1，ACK2，ACK3が出力されている期間のみ、自己の要
求信号REQ1，REQ2，REQ3を出力することが可能となる。

【００１２】したがって、各プロセッサ１ａ，１ｂ，１
ｃが同時に要求信号REQ1，REQ2，REQ3を出力する事はな
いので、共有バス３上で各プロセッサ１ａ，１ｂ，１ｃ
からのアクセス処理が競合することはない。

【００１３】

【発明が解決しようとする課題】しかしながら、上述し
たバス調停回路４においてもまだ次のような課題があっ
た。

【００１４】すなわち、各プロセッサ１ａ．１ｂ，１ｃ
においてアクセス要求が発生すると、出来るだけ早期に
そのアクセス要求に対するアクセス処理を実行する必要
がある。しかし、図７に示すように、バス調停回路４に
対して要求信号REQ を出力できる期間は自己に対する許
可信号ACK1がＬレベルである期間Ｔ_Bのみである。よっ
て、図７においては、要求信号REQ の出力可能期間は全
体の１／３の期間のみである。したがって、アクセス要
求が発生してから、たとえ他のプロセッサが共有バス３
を使用していない期間であっても、最大２Ｔ_Bだけ待た
されることになる。

【００１５】但し、前述したように、図９に示す実際の
回路においては、カウンタ５に相当するカウンタとして
は、バイナリカウンタを使用するのが最も容易に実現可
能であるため、要求信号REQ を出力できる期間は一般に
全期間の１／２となる。したがって、３つのプロセッサ
を使用する場合には、最低でも４進カウンタを使用する
ことになり、実際の要求信号を出力できる時間は全期間
の１／４となる。

【００１６】また、図７に示すように、各許可信号ACK
1，ACK2，ACK3のＬレベル期間が時間的に互いに隣接し
ていると、許可信号の一定期間Ｔ_B経過後の立上り直前
に要求信号REQ が入力した場合を想定する。この場合、
バス調停回路４内において信号伝達の時間遅れ等が発生
すると、次のプロセッサに対する許可信号ACK がＬレベ
ルになった状態でカウンタの動作が停止する誤動作が発
生する懸念がある。

【００１７】この誤動作発生を未然に防止するために、
図８に示すように、各許可信号ACK1，ACK2，ACK3のＬレ
ベル期間Ｔ_Bをさらに短縮して故意に不感時間（Ｔ_B−
Ｔ_C）を設けるようにしている。したがって、各プロセ
ッサ１ａ，１ｂ，１ｃが要求信号REQ を出力できる期間
はさらに短くなる。

【００１８】よって、コンピュータシステム全体として
の処理能率が大幅に低下する。

【００１９】また、カウンタを動作させるためには発振
器が不可欠のため、この発振器６から出力されるクロッ
ク信号が輻射電波となって他の電子部品に対して悪影響
を与える懸念がある。

【００２０】本発明はこのような事情に鑑みてなされた
ものであり、すでに他のプロセッサが共有バスを使用し
ている時を除いては要求信号を発生したプロセッサに対
して即座に許可信号を出力して返すことによって、各プ
ロセッサにおける待時間を大幅に低減でき、コンピュー
タシステム全体の処理速度を向上できると共に、発振器
を用いずに、簡単な論理回路素子のみで構成することに
より、他の電子部品に対する悪影響を極力おさえ、信頼
性を向上できるバス調停回路を提供することを目的とす
る。

【００２１】

【課題を解決するための手段】本発明は、３台のプロセ
ッサおよび共有資源が共有バスに接続され、各プロセッ
サから共有バスを介して共有資源に対して互いに非同期
でアクセスするコンピュータシステムに組込まれ、各プ
ロセッサにおいて発生する各アクセス要求を調停して一
つのプロセッサに対してアクセス許可を与えるバス調停
回路に係わる。

【００２２】そして、上記課題を解消するために本発明
のバス調停回路においては、図１に示すように、各プロ
セッサに対応して、当該プロセッサからのアクセス要求
信号と自己より優先度が低いと指定された他の１つのプ
ロセッサに対するアクセス許可信号とが入力され、この
アクセス許可信号が真値でない場合に自己の要求信号を
通過させる複数の入力ゲート回路Ａ1 ，Ａ2 ，Ａ3 を設
け、各プロセッサに対応して、当該プロセッサに対応す
る入力ゲート回路を通過したアクセス要求信号と自己よ
り優先度が高いと指定された他の１つのプロセッサに対
応する入力ゲート回路から出力されたアクセス要求信号
が入力され、このアクセス要求信号が真値でない場合に
自己のアクセス要求信号を自己のプロセッサに対するア
クセス許可信号ACK1，ACK2，ACK3として出力する複数の
出力ゲート回路Ｂ1 ，Ｂ2 ，Ｂ3を設けている。

【００２３】さらに、各入力ゲート回路Ａ1 ，Ａ2 ，Ａ
3 から出力されるアクセス要求信号REQ1，REQ2，REQ3が
全て真値であることを検出する検出回路Ｃと、予め定め
られた１つのプロセッサに対応する出力ゲート回路から
出力されるアクセス許可信号の信号路に介挿され、検出
回路Ｃからの検出信号DET に応動して許可信号を真値に
変換する変換回路Ｄとを備えている。

【００２４】

【作用】このように構成されたバス調停回路であれば、
各入力ゲート回路Ａ1 ，Ａ2 ，Ａ3 におけるアクセス要
求信号（以下要求信号と略記する）の通過条件から判断
できるように、各プロセッサから出力される要求信号に
おいては、必ず自己より優先度が低い他のプロセッサの
要求信号が存在する。また、各出力ゲート回路Ｂ1 ，Ｂ
2 ，Ｂ3 における要求信号の通過条件から判断できるよ
うに、必ず自己より優先度が高い他のプロセッサの要求
信号が存在する。したがって、ある特定の１個の要求信
号が他の２個の要求信号に対して共に優位であることは
ない。この優先順位の決定方法はいわゆる「ジャンケン
方式」である。

【００２５】よって、各プロセッサの要求信号が同一頻
度で発生すると仮定すると、３つのプロセッサの各要求
信号は全体として公平な優先度を有する。したがって、
特定のプロセッサのアクセス要求のみが特に優先される
ことはない。しかも、二つの要求が同時に発生した場合
には、相互間の優先度が設定されているので、アクセス
要求が共有バス上で競合することはない。

【００２６】そして、各プロセッサはアクセス要求が発
生すると、発生時点でバス調停回路に対して要求信号を
出力できる。そして、この時点で他のプロセッサに対す
る許可信号が出力されていなければ、当該プロセッサに
対してアクセス許可信号（以下許可信号と略記する）が
出力される。

【００２７】また、一つのプロセッサがバス調停回路に
対して要求信号を出力した時点で他の一つのプロセッサ
に対する許可信号が出力されていた場合、入力ゲート回
路または出力ゲート回路でもってこの要求信号は阻止さ
れる。そして、出力されている許可信号が解除される
と、自己の要求信号が各ゲート回路を通過して自己に対
する許可信号に変換されて、自己のプロセッサに入力さ
れる。

【００２８】また、一つのプロセッサがバス調停回路に
対して要求信号を出力した時点で、他の一つのプロセッ
サに対する許可信号が出力されていて、かつもう一つの
プロセッサからの要求信号が既に出力されていた場合に
は、当然自己の要求信号はいずれかのゲート回路で阻止
される。そして、現在出力されている許可信号が解除さ
れると、現在待ち状態にあるいずれの要求信号の阻止状
態が解除されるかは、待ち状態の２つの要求信号の優先
順位によって定まる。

【００２９】そして、３つのプロセッサから同時に要求
信号が出力された場合（いわゆるジャンケンであいごの
場合）は、検出回路から検出信号DET が出力されて、変
換回路から許可信号が一つのプロセッサへ送出される。

【００３０】

【実施例】以下本発明の一実施例を図面を用いて説明す
る。

【００３１】図２は実施例のバス調停回路を示す回路図
である。なお、このバス調停回路が組込まれるコンピュ
ータシステムの全体構成は図６に示した従来のコンピュ
ータシステムに準じる。

【００３２】この実施例回路においては、各プロセッサ
１ａ，１ｂ，１ｂから出力される各要求信号REQ1，REQ
2，REQ3における相互の優先順位は例えば(1) 式によう
に設定されている。

【００３３】 REQ1＞REQ3 ，REQ3＞REQ2 ，REQ2＞REQ1 …(1) また、このバス調停回路から各プロセッサ１ａ，１ｂ，
１ｃに対しそれぞれて許可信号ACK1，ACK2，ACK3が送出
される。そして、各要求信号REQ1，REQ2，REQ3および各
許可信号ACK1，ACK2，ACK3は負論理で動作し、各信号が
Ｌレベルになると真値となる。

【００３４】図２において、プロセッサ１ａから送出さ
れる要求信号REQ1はインバータ２１ａでもって信号レベ
ルが反転されて、例えばナンドゲートで構成される入力
ゲート回路２２ａの一方の入力端子へ入力される。入力
ゲート回路２２ａを通過した要求信号Ｒａはインバータ
２３ａでレベル反転された後に、例えばナンドゲートで
構成された出力ゲート回路２４ａの一方の入力端子へ入
力される。出力ゲート回路２４ａから出力される許可信
号Ａａは例えばオアゲートで構成された変換回路２５を
介してナンドゲートで構成された保護ゲート回路２６ａ
の一方の入力端子へ入力される。そして、この保護ゲー
ト回路２６ａからプロセッサ１ａに対して最終的な許可
信号ACK1が送出される。

【００３５】同様に、プロセッサ１ｂから送出される要
求信号REQ2はインバータ２１ｂでもって信号レベルが反
転されて、入力ゲート回路２２ｂの一方の入力端子へ入
力される。入力ゲート回路２２ｂを通過した要求信号Ｒ
ｂはインバータ２３ｂでレベル反転された後に出力ゲー
ト回路２４ｂの一方の入力端子へ入力される。出力ゲー
ト回路２４ｂから出力される許可信号Ａｂは保護ゲート
回路２６ｂの一方の入力端子へ入力される。そして、こ
の保護ゲート回路２６ｂからプロセッサ１ｂに対して最
終的な許可信号ACK2が送出される。

【００３６】さらに、プロセッサ１ｃから送出される要
求信号REQ3はインバータ２１ｃでもって信号レベルが反
転されて、入力ゲート回路２２ｃの一方の入力端子へ入
力される。入力ゲート回路２２ｃを通過した要求信号Ｒ
ｃはインバータ２３ｃでレベル反転された後に出力ゲー
ト回路２４ｃの一方の入力端子へ入力される。出力ゲー
ト回路２４ｃから出力される許可信号Ａｃは保護ゲート
回路２６ｃの一方の入力端子へ入力される。そして、こ
の保護ゲート回路２６ｃからプロセッサ１ｃに対して最
終的な許可信号ACK3が送出される。

【００３７】そして、プロセッサ１ａに対応する入力ゲ
ート回路２２ａの他方の入力端子には、このプロセッサ
１ａより優先順位の低いプロセッサ１ｃに対応する出力
ゲート回路２４ｃから出力された許可信号Ａｃが入力さ
れる。したがって、許可信号ＡｃがＨレベルの真値以外
の期間にプロセッサ１ａから入力された要求信号REQ1は
入力ゲート回路２２ａをそのまま通過してＬレベルの要
求信号Ａａとなる。

【００３８】プロセッサ１ａに対応する出力ゲート回路
２４ａの他方の入力端子には、このプロセッサ１ａより
優先順位の高いプロセッサ１ｂに対応する入力ゲート回
路２２ｂを通過した要求信号Ｒｂが入力される。したが
って、プロセッサ１ａに対応する要求信号Ｒａはプロセ
ッサ１ｂの要求信号Ｒｂが真値でないＨレベル期間のみ
この出力ゲート回路２４ａを通過して、許可信号Ａａと
なる。

【００３９】よって、プロセッサ１ａの要求信号REQ1
は、プロセッサ１ｃに対する許可信号Ａｃおよびプロセ
ッサ１ｂからの要求信号Ｒｂがともに真値でない期間内
に入力された場合に、許可信号Ａａとして出力される。

【００４０】同様に、プロセッサ１ｂに対応する入力ゲ
ート回路２２ｂの他方の入力端子には、このプロセッサ
１ｂより優先順位の低いプロセッサ１ａに対応する出力
ゲート回路２４ａから出力された許可信号Ａａが入力さ
れる。さらに、プロセッサ１ｂに対応する出力ゲート回
路２４ｂの他方の入力端子には、このプロセッサ１ｂよ
り優先順位の高いプロセッサ１ｃに対応する入力ゲート
回路２２ｃを通過した要求信号Ｒｃが入力される。した
がって、プロセッサ１ｂの要求信号REQ2は、プロセッサ
１ａに対する許可信号Ａａおよびプロセッサ１ｃからの
要求信号Ｒｃがともに真値でない期間内に入力された場
合に、許可信号Ａｂとして出力される。

【００４１】同様に、プロセッサ１ｃに対応する入力ゲ
ート回路２２ｃの他方の入力端子には、このプロセッサ
１ｃより優先順位の低いプロセッサ１ｂに対応する出力
ゲート回路２４ｂから出力された許可信号Ａｂが入力さ
れる。さらに、プロセッサ１ｃに対応する出力ゲート回
路２４ｃの他方の入力端子には、このプロセッサ１ｃよ
り優先順位の高いプロセッサ１ａに対応する入力ゲート
回路２２ａを通過した要求信号Ｒａが入力される。した
がって、プロセッサ１ｃの要求信号REQ3は、プロセッサ
１ｂに対する許可信号Ａｂおよびプロセッサ１ａからの
要求信号Ｒａがともに真値でない期間内に入力された場
合に、許可信号Ａｂとして出力される。また、各入力ゲ
ート回路２２ａ，２２ｂ，２２ｃから出力された要求信
号Ｒａ，Ｒｂ，Ｒｃはインバータ２３ａ，２３ｂ．２３
ｃを通ってナンドゲートで構成された検出回路２７へ入
力される。検出回路２７は、全部の要求信号Ｒａ，Ｒ
ｂ，Ｒｃが真値のＬレベルを示した時のみＬレベルの検
出信号DET を出力する。したがって、変換回路２５は出
力ゲート回路２４ａから出力される許可信号Ａａの真偽
のいかんに係わらず、Ｌレベルの許可信号Ａaaを次の保
護ゲート回路２６ａへ出力する。

【００４２】各保護ゲート２６ｂ，２６ｃの他方端に
は、アンドゲート２８ｂ，２８ｃを介してそれぞれ他の
２つの許可信号Ａａ，Ａｃ、およびＡａ，Ａｂが入力さ
れる。また、プロセッサ１ａに対する保護ゲート回路２
６ａの他方の入力端子には、直接、他の２つの許可信号
Ａｂ，Ａｃが入力される。すなわち、これらの各保護ゲ
ート回路２６ａ，２６ｂ，２６ｃは、許可信号が他のプ
ロセッサに切替え出力される場合に各ゲート回路におけ
る時間応答特性の差に起因して、許可信号が複数のプロ
セッサに対して同時に出力されるのを未然に防止する。

【００４３】次に、図２に示すバス調停回路の具体的動
作を図３に示すタイムチャートを用いて説明する。

【００４４】まず区間Ｔ1 において、最初にプロセッサ
１ｃから要求信号REQ3が入力し、次にプロセッサ１ａの
要求信号REQ1が入力し、最後に、プロセッサ１ｂの要求
信号REQ2が入力したとする。そして、この区間Ｔ1 終了
時に最初の要求信号REQ3が解消されるとする。

【００４５】まず、各要求信号REQ1〜REQ3が全く入力さ
れていない状態においては、各出力ゲート回路２４ａ〜
２４ｃから出力される許可信号Ａａ〜Ａｃは偽値を示す
Ｈレベルである。また、各入力ゲート回路２２ａ〜２２
ｃから出力される要求信号Ａａ〜Ａｃも偽値を示すＨレ
ベルである。

【００４６】この状態で最初にプロセッサ１ｃからの要
求信号REQ3が入力されると、その要求信号は入力ゲート
回路２２ｃ，出力ゲート回路２４ｃをそのまま通過し
て、許可信号ACK3としてプロセッサ１ｃへ送出される。

【００４７】次に、許可信号ACK3が出力された状態でプ
ロセッサ１ａからの要求信号REQ1が入力されると、入力
ゲート回路２２ａの他方の入力端子に、プロセッサ１ｃ
の出力ゲート回路２４ｃからの真値を示すＬレベルの許
可信号Ａｃが入力されているので、この要求信号REQ1は
この入力ゲート回路２２ａを通過できない。よって、こ
の要求信号REQ1に応答する許可信号ACK1は出力されな
い。

【００４８】さらに、各要求信号REQ3，REQ1が出力され
た状態で、プロセッサ１ｂからの要求信号REQ2が入力さ
れると、この要求信号REQ2は入力ゲート回路２２ｂを通
過する。しかし、出力ゲート回路２４ｂの他方の入力端
子には、許可信号ACK3を受信中のプロセッサ１ｃの入力
ゲート回路２２ｃからの真値を示すＬレベルの要求信号
Ｒｃが入力している。したがって、プロセッサ１ｂに対
する許可信号ACK2は出力されない。

【００４９】次に区間Ｔ2 の動作を説明する。区間Ｔ2
が開始されると、プロセッサ１ｃの要求信号REQ3が解消
されるので、入力ゲート回路２２ｃの要求信号Ｒｃも偽
値となり、プロセッサ１ｂに対する出力ゲート回路２４
ｂが導通状態となる。よって、出力ゲート回路２４ｂお
よび保護ゲート回路２６ｂを介してプロセッサ１ｂに対
する許可信号ACK2が出力される。なお、出力ゲート回路
２４ａには入力ゲート回路２２ｂから真値の要求信号Ｒ
ｂが入力したままであるので、プロセッサ１ａに対する
許可信号ACK1はまだ出力されない。プロセッサ１ｂに対
する許可信号ACK2が出力された状態で、再度プロセッサ
１ｃから要求信号REQ3が入力すると、当然この要求信号
REQ3に対する許可信号ACK3は出力されない。

【００５０】区間Ｔ2 が終了して、区間Ｔ3 が開始さ
れ、プロセッサ１ｂに対する要求信号REQ2が解除される
と、プロセッサ１ａに対応する出力ゲート回路２４ａの
他方に入力されている要求信号ＲｂがＨレベルに解除さ
れるので、出力ゲート回路２４ａからＬレベルの許可信
号Ａａが出力される。この真値を示す許可信号Ａａは次
の変換回路２５を通過して新たな許可信号Ａaaに変換さ
れ、保護ゲート回路２６ａを介して許可信号ACK1として
プロセッサ１ａへ送出される。

【００５１】区間Ｔ3 が終了して、区間Ｔ4 が開始さ
れ、プロセッサ１ａに対する要求信号REQ1が解除される
と、先に入力していたプロセッサ１ｃの要求信号REQ3に
対する許可信号ACK3が出力される。

【００５２】また、区間Ｔ4 が終了して、区間Ｔ5 が開
始され、プロセッサ１ｃに対する要求信号REQ3が解除さ
れると、全てのプロセッサ１ａ〜１ｂの要求信号REQ1〜
REQ3に対する各許可信号ACK1〜ACK3の出力処理が終了す
ると、次の要求信号REQ1〜REQ3の入力待ち状態となる。

【００５３】そして、区間Ｔ6 の開始時点において、各
プロセッサ１ａ〜１ｃから同時に要求信号REQ1〜REQ3が
入力されると、各入力ゲート回路２２ａ〜２２ｃから同
時に真値の要求信号Ｒａ，Ｒｂ，Ｒｃが出力される。よ
って、検出回路２７が成立して、Ｌレベルの検出信号DE
T を出力する。その結果、変換回路２５から強制的にＬ
レベルの許可信号Ａaaが出力される。そして、保護ゲー
ト回路２６ａからプロセッサ１ａに対して許可信号ACK1
が送出される。

【００５４】区間Ｔ6 が終了して、区間Ｔ7 が開始さ
れ、プロセッサ１ａに対する要求信号REQ1が解除される
と、残りの２つの要求信号REQ2，REQ3のうちの優先順位
が高い要求度信号REQ3に対応する許可信号ACK3が出力さ
れる。

【００５５】プロセッサ１ｃの要求信号REQ3が解除さ
れ、区間Ｔ7 が終了し、区間Ｔ8 が開始されると、残り
の１つの要求信号REQ2に対する許可信号ACK2が出力され
る。

【００５６】プロセッサ１ｂに対する要求信号REQ2が解
除され、区間Ｔ9 が始まると、再度各プロセッサ１ａ〜
１ｃからの各要求信号REQ1，REQ2，REQ3の入力待ち状態
となる。

【００５７】図４は、図２に示すバス調停回路が組込ま
れたコンピュータシステムにおける一つのプロセッサ１
ａの概略構成を示すブロック図である。また、図５は、
このプロセッサ１ａが実行する共有バス３に対するアク
セス処理を示すタイムチャートである。

【００５８】ＣＰＵ３４は、共有バス３に接続された各
部品２ａ，２ｂ，……，２ｃに対するアクセスが必要に
なると、アドレスデコーデ３５を介してバス調停回路３
０へ要求信号REQ1を出力する。バス調停回路３０から送
出される許可信号ACK1は、プロセッサ１ａ内の共有バス
３に対するドライバ／レシーバ回路３１の制御端子へ入
力されると共に、レディ信号発生回路３２へ送出され
る。レディ信号発生回路３２は部品２ａ，２ｂ，……，
２ｃのセットアップタイムや各ゲートでの遅延時間を考
慮して所定時間後に、ＣＰＵ３４に対してアクセス実行
可能を示すレティ信号を送出する。ＣＰＵ３４は、レデ
ィ信号を受信すると、ＣＰＵバス３６およびドライバ／
レシーバ回路３１を介して共有バス３をアクセスする。

【００５９】このように構成されたバス調停回路によれ
ば、図３のタイムチャートに示すように、各プロセッサ
１ａ〜１ｃにおいてアクセス要求が発生すると、待ち時
間がなくて、その時点でバス調停回路３０に対して要求
信号REQ1〜REQ3が出力される。そして、要求信号を出力
した時点で他のプロセッサが共有バスに対するアクセス
を実行していなければ、即座にアクセスが実施される。

【００６０】したがって、図７または図８に示す従来の
タイムチャートに示すように、自己に割当られた一定期
間Ｔ_Bが到来するまで待つ必要がない。よって、コンピ
ュータシステム全体における待ち時間が大幅に短縮され
るので、システム全体としての処理速度を上昇させるこ
とが可能である、また、各プロセッサ１ａ〜１ｃから出
力される各要求信号REQ1〜REQ3相互間の優先順位は(1)
式に示したように、ある特定の１個の要求信号が他の２
個の要求信号に対して優位であることはない。この優先
順位の決定方法はいわゆる「ジャンケン方式」である。

【００６１】 REQ1＞REQ3 ，REQ3＞REQ2 ，REQ2＞REQ1 …(1) よって、各プロセッサ１ａ〜１ｃの要求信号REQ1〜REQ3
が同一頻度で発生すると仮定すると、３つのプロセッサ
１ａ〜１ｃの各要求信号REQ1〜REQ3は全体として公平な
優先度を有する。したがって、特定のプロセッサの要求
のみが優先されることはない。しかも、一つのプロセッ
サがアクセス処理を実行している状態で他の２つのプロ
セッサのアクセス要求が発生した場合には、相互間の優
先順位が(1) 式のように設定されているので、先のアク
セス処理が終了した時点で、優先順位の高いアクセス要
求が先に実行される。よって、共有バス３上でアクセス
要求が競合することはない。

【００６２】さらに、各プロセッサ１ａ〜１ｃから同時
に要求信号REQ1〜REQ3が出力された場合は、検出回路２
７から検出信号DET が出力されて、変換回路２５から許
可信号が予め定められた一つのプロセッサ１ａへ送出さ
れる。したがって、たとえ同時に各要求信号REQ1〜REQ3
が出力されたとしても、確実にアクセス動作を実行でき
る。よって、バス調停回路全体の信頼性を向上できる。

【００６３】また、図２に示すように、全部の回路を例
えば安価なＰＬＤ（ ProgrmableLogic Array ）等の
論理回路ＩＣでもって構成することができる。したがっ
て、このバス調停回路全体を一つのＩＣ素子で実現でき
るので、製造費を大幅に低減できる。

【００６４】さらに、このバス調停回路には、図９に示
す従来回路のように発振器を用いていないので、発振器
から出力されるクロック信号に起因して他の電子部品に
悪影響を与えることが未然に防止される。よって、バス
調停回路全体の信頼性をより一層向上できる。

【００６５】なお、実施例においては３つのプロセッサ
で構成されたコンピュータシステムに適用した場合を示
したが、１つのプロセッサを除去したコンピュータシス
テムにおいても、同一回路構成の装置をそのまま使用で
きる。

【００６６】

【発明の効果】以上説明したように、本発明のバス調停
回路によれば、３つのプロセッサから入力された各要求
信号を他のプロセッサが共有バスに対するアクセスを実
施していない場合は即座にその要求信号に対する許可信
号を送出する。また、他のプロセッサに対する許可信号
の送出期間中に別の２つの要求信号が入力した場合は、
次に許可信号を出力する要求信号の優先順位を「ジャン
ケン方式」で定めている。したがって、各プロセッサに
おける待時間を大幅に低減でき、コンピュータシステム
全体の処理速度を向上できる。また、発振器を用いず
に、簡単な論理回路素子のみでハード的に構成すること
ができ、他の電子部品に対する悪影響を極力抑制するこ
とができ、信頼性を向上できる。

【図面の簡単な説明】

【図１】本発明のバス調停回路を示す機能ブロック
図、

【図２】本発明の一実施例に係わるバス調停回路を示
す回路図、

【図３】同実施例回路の動作を示すタイムチャート、

【図４】同実施例回路が組込まれたコンピュータシス
テムの一つのプロセッサの内部構造を示すプロック図、

【図５】同プロセッサの動作を示すタイムチャート、

【図６】一般的なコンピュータシステムを示す概略構
成図、

【図７】従来のバス調停回路の動作を示すタイムチャ
ート、

【図８】従来の他のバス調停回路の動作を示すタイム
チャート、

【図９】同従来バス調停回路の概略構成を示す回路
図。

【符号の説明】

１ａ，１ｂ，１ｃ…プロセッサ、２…共有資源、３…共
有バス、２２ａ，２２ｂ，２２ｃ…入力ゲート回路、２
４ａ，２４ｂ，２４ｃ…出力ゲート回路、２５…変換回
路、２６ａ，２６ｂ，２６ｃ…保護ゲート回路、２７…
検出回路、REQ1〜REQ3…要求信号、ACK1〜ACK3…許可信
号、DET …検出信号。

Claims

(57)【特許請求の範囲】

【請求項１】３台のプロセッサ(1a 〜1c) および共有
資源(2) が共有バス(3) に接続され、前記各プロセッサ
から前記共有バスを介して前記共有資源に対して互いに
非同期でアクセスするコンピュータシステムに組込ま
れ、前記各プロセッサにおいて発生する各アクセス要求
を調停して一つのプロセッサに対してアクセス許可を与
えるバス調停回路において、前記各プロセッサに対応して設けられ、当該プロセッサ
からのアクセス要求信号と自己より優先度が低いと指定
された他の１つのプロセッサに対するアクセス許可信号
とが入力され、このアクセス許可信号が真値でない場合
に前記自己のアクセス要求信号を通過させる複数の入力
ゲート回路(22a〜22c)と、前記各プロセッサに対応して
設けられ、前記当該プロセッサに対応する入力ゲート回
路を通過したアクセス要求信号と自己より優先度が高い
と指定された他の１つのプロセッサに対応する入力ゲー
ト回路から出力されたアクセス要求信号が入力され、前
記他のプロセッサのアクセス要求信号が真値でない場合
に前記自己のアクセス要求信号を自己のプロセッサに対
するアクセス許可信号として出力する複数の出力ゲート
回路(24a〜24c)と、前記各入力ゲート回路から出力され
るアクセス要求信号が全て真値であることを検出する検
出回路(27)と、予め定められた１つのプロセッサに対応
する出力ゲート回路から出力されるアクセス許可信号の
信号路に介挿され、前記検出回路からの検出信号に応動
して前記アクセス許可信号を真値に変換する変換回路(2
5)とを備えたバス調停回路。