RU2370807C2 - Система матричных переключателей с множественными арбитражами шины в каждом цикле посредством устройства арбитража с повышенной частотой - Google Patents
Система матричных переключателей с множественными арбитражами шины в каждом цикле посредством устройства арбитража с повышенной частотой Download PDFInfo
- Publication number
- RU2370807C2 RU2370807C2 RU2007135222/09A RU2007135222A RU2370807C2 RU 2370807 C2 RU2370807 C2 RU 2370807C2 RU 2007135222/09 A RU2007135222/09 A RU 2007135222/09A RU 2007135222 A RU2007135222 A RU 2007135222A RU 2370807 C2 RU2370807 C2 RU 2370807C2
- Authority
- RU
- Russia
- Prior art keywords
- bus
- frequency
- arbitration
- arbitration device
- transactions
- Prior art date
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4022—Coupling between buses using switching circuits, e.g. switching matrix, connection or expansion network
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L49/00—Packet switching elements
- H04L49/10—Packet switching elements characterised by the switching fabric construction
- H04L49/101—Packet switching elements characterised by the switching fabric construction using crossbar or matrix
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Abstract
Изобретение относится к области электронной обработки данных, в частности к системе и способу арбитража шины. Техническим результатом является увеличение производительности устройства за счет осуществления арбитража множественных запросов на шинные транзакции в шине. Система содержит шину, работающую на шинной частоте; по меньшей мере, одно ведущее устройство, соединенное с шиной и запрашивающее шинные транзакции; по меньшей мере, одно подчиненное устройство, соединенное с шиной и участвующее в шинных транзакциях; и устройство арбитража, осуществляющее арбитраж более чем одного запроса на транзакцию в одном цикле тактовой частоты шины, при этом частота устройства арбитража является переменной и большей, чем шинная частота. 2 н. и 14 з.п. ф-лы, 3 ил.
Description
УРОВЕНЬ ТЕХНИКИ
Настоящее изобретение в целом имеет отношение к области электронной обработки данных и, в частности, к системе и способу высокоэффективного арбитража шины.
Передача данных между функциональными модулями является обычной операцией в вычислительных системах. Передача программы с диска в память для обрабатывающего устройства; отправка данных от графической подсистемы в кадровый буфер для видеокарты; и отправка входных данных с клавиатуры или манипулятора "мышь" на обрабатывающее устройство - все это является обычными примерами передачи данных в пределах вычислительной системы.
Фиг.1 изображает упрощенную схему шинной архитектуры системы, обозначенной в целом позицией 10. Системная шина 12, которая может быть разделена на адресный канал, канал данных, канал управления и т.п., связывает системные модули. Ведущие устройства, такие как центральный процессор 14 или подсистема 16 ПДП (прямого доступа к памяти), инициализируют передачи данных через шину 12, именуемые в настоящем описании как шинные транзакции, на подчиненные устройства, такие как память 18 и входные/выходные схемы 20, или от них. Когда два или более независимых ведущих устройств 14, 16 соединены с шиной 12, их доступом к шине управляет устройство 22 арбитража.
Как известно для данной области техники, одно или более ведущих устройств 14, 16 предъявляют запрос доступа к шине устройству 22 арбитража. Устройство 22 арбитража отслеживает активность шины 12, и когда шина 12 становится доступной, отправляет разрешение на передачу по шине одному из сделавших запрос ведущих устройств 14, 16. Затем допущенное ведущее устройство 14, 16 может инициализировать транзакции через шину 12, такие как циклы чтения или записи, направленные одному или более подчиненным устройствам 18, 20.
Несмотря на то, что системная шина 10 хорошо работает при соединении нескольких ведущих устройств 14, 16 с множеством подчиненных устройств 18, 20, она накладывает ограничение, что только одно ведущее устройство 14, 16 может иметь доступ к подчиненному устройству 18, 20 в каждый период времени. Для высокопроизводительных обрабатывающих устройств часто возникают ситуации, когда два или более ведущих устройства 14, 16 могут пожелать получения независимого доступа к одному или более подчиненным устройствам 18, 20.
Фиг.2 изображает высокопроизводительную систему передачи данных, обозначенную в целом номером 30. Матричный переключатель 32, также известный как перекрестный переключатель, связывает множество ведущих устройств 34 с множеством подчиненных устройств 36, в наиболее общем случае при этом любое ведущее устройство имеет доступ к любому подчиненному устройству. Например, Фиг.2 изображает Ведущее Устройство 1, имеющее доступ к Подчиненному Устройству 1, и одновременно Ведущее Устройство 2, имеющее доступ к Подчиненному Устройству 0. В некоторых реализациях одно или более подчиненных устройств 36 могут включать в себя две или более адресные шины, давая возможность одновременного доступа со стороны более чем одного ведущего устройства 34.
Для магистральной системы 30, содержащей n ведущих устройств 34 и единственное подчиненное устройство 36, необходимо только одно устройство арбитража в матричном переключателе 32 для арбитража конкурирующего доступа к подчиненному устройству 36. Для n·m системы 30 магистральных шин, с n ведущими устройствами 34 и m подчиненными устройствами 36, могут быть реализованы от одного до m устройств арбитража. Наиболее высокая производительность будет достигнута с m устройствами арбитража, при этом каждое устройство арбитража назначено подчиненному устройству 36. При наличии менее чем m устройств арбитража, то есть в случае, по меньшей мере, одного устройства арбитража, выполняющего арбитраж для двух или более подчиненных устройств 36, производительность будет снижаться, поскольку каждое устройство арбитража может осуществлять арбитраж только для одного подчиненного устройства 36 одновременно или в пределах любого данного шинного цикла. Однако создание многих экземпляров устройств арбитража расходует площадь кристалла, усложняет трассировку и увеличивает потребляемую мощность.
РАСКРЫТИЕ ИЗОБРЕТЕНИЯ
Согласно одному или более вариантам осуществления устройство арбитража в шине осуществляет арбитраж множества запросов на шинные транзакции в отдельном цикле тактовой частоты шины, работая на частоте устройства арбитража, большей, чем шинная частота.
В одном варианте осуществления система включает в себя шину, работающую на шинной частоте. По меньшей мере, одно ведущее устройство соединяется с шиной и участвует в шинных транзакциях. По меньшей мере, одно подчиненное устройство соединяется с шиной и участвует в шинных транзакциях. Устройство арбитража осуществляет арбитраж более чем одного запроса на транзакцию в отдельном цикле тактовой частоты шины, работая на частоте устройства организации доступа, большей, чем шинная частота.
В другом варианте осуществления, способ арбитража множественных запросов на шинные транзакции в шине, работающей на шинной частоте, содержит этапы, на которых эксплуатируют устройство арбитража на частоте устройства арбитража, большей, чем шинная частота, и осуществляют арбитраж множественных запросов на шинные транзакции в одном цикле тактовой частоты шины.
КРАТКОЕ ОПИСАНИЕ ЧЕРТЕЖЕЙ
Фиг.1 является функциональной схемой компьютерной шины предшествующего уровня техники.
Фиг.2 является функциональной схемой перекрестной шины.
Фиг.3 является временной диаграммой цикла арбитража перекрестной шины.
ОСУЩЕСТВЛЕНИЕ ИЗОБРЕТЕНИЯ
Фиг.3 изображает временную диаграмму типичных запросов на шинные транзакции и арбитража в системе 30 с перекрестной матрицей. В этом примере, шина работает на шинной частоте 100 МГц, при тактовом цикле 10 нс, и два подчиненных устройства A и B совместно используют единственное устройство арбитража. Два ведущих устройства M0, M1 одновременно подают запросы на шинные транзакции, направленные двум подчиненным устройствам, A и B, в шинном цикле 1.
В системе 30, обладающей традиционным устройством арбитража, арбитраж для подчиненного устройства A должен происходить в шинном цикле 2, а для подчиненного устройства B в шинном цикле 3, как обозначено пунктирными линиями. Устройство арбитража должно подать запрос на подчиненное устройство A в шинном цикле 3 и на подчиненное устройство B в шинном цикле 4, как обозначено пунктирными линиями. Подчиненные устройства должны подтвердить прием в шинных циклах 4 и 5 соответственно, и ведущие устройства M0 и M1 могут продолжать шинную транзакцию после приема каждого соответствующего подтверждения от подчиненного устройства.
В одном или более вариантах осуществления множественные циклы арбитража выполняются в одном цикле тактовой частоты шины, вследствие работы устройства арбитража на частоте устройства арбитража, большей, чем шинная частота. Как изображено сплошными линиями на Фиг.3, устройство арбитража выполняет арбитраж для обоих подчиненных устройств A и B в шинном цикле 2, вследствие функционирования (в этом варианте осуществления) на частоте устройства арбитража, вдвое большей, чем шинная частота. Таким образом, устройство арбитража имеет возможность подавать запросы на оба подчиненных устройства A и B в шинном цикле 3, и оба подчиненных устройства A и B могут подтверждать прием в шинном цикле 4. И M0 и M1 могут начать шинные транзакции в шинном цикле 5, который в случае M1 является предшествующим полным циклом по сравнению со случаем, описанным выше, и изображенным на Фиг.3 пунктирными линиями, когда устройство арбитража работает на шинной частоте. Аналогично, при функционировании устройства арбитража на частоте 3x, 4x или с другим множителем по отношению к шинной частоте, может осуществляться арбитраж запросов, направленных трем, четырем или большему числу подчиненных устройств, в отдельном цикле тактовой частоты шины, предоставляя возможность параллельного выполнения соответствующих шинных транзакций.
В этих вариантах осуществления, единственный экземпляр устройства арбитража может параллельно осуществлять арбитраж множественных запросов на шинные транзакции для множественных подчиненных устройств, не требуя дублирования экземпляров арбитражной логической схемы. Используемый в настоящем описании единственный экземпляр устройства арбитража содержит логическую информацию и информацию о конфигурации, необходимую для выполнения арбитража одного или более запросов на шинные транзакции, направленных подчиненному устройству 36. При работе устройства арбитража на частоте устройства арбитража, большей, чем шинная частота, арбитраж множественных запросов на шинные транзакции может осуществляться в отдельном цикле тактовой частоты шины, используя только один экземпляр арбитражной логической схемы, в отличие от дублирования арбитражной логической схемы для каждого подчиненного устройства 36. Это сберегает площадь кремниевого кристалла, уменьшает сложность трассировки и сберегает энергию, за счет генерирования и маршрутизации, по меньшей мере, двух тактовых сигналов на различных частотах.
В большинстве вариантов осуществления частота устройства арбитража будет некоторой кратной частотой по отношению к шинной частоте, хотя необязательно с множителем 2n (например, частота устройства арбитража может быть 3x или 5x по отношению к шинной частоте). Это дает возможность максимизировать время, которое будет отведено на каждую операцию арбитража. Однако частота устройства арбитража, являющаяся точным кратным значением шинной частоты, не является ограничением вариантов осуществления, раскрытых в настоящем описании. Вообще говоря, частота устройства арбитража может просто быть достаточно большей, чем шинная частота, чтобы позволить осуществлять арбитраж, по меньшей мере, двух запросов на шинные транзакции в отдельном цикле тактовой частоты шины.
Временная диаграмма на Фиг.3 изображает два ведущих устройства M0, M1, одновременно выдающие запросы на шинные транзакции, направленные двум различным подчиненным устройствам 36, совместно использующим единственное устройство арбитража, обладающее признаками настоящего изобретения. Такая же временная зависимость возникает, если отдельное ведущее устройство 34 одновременно выдает запросы, направленные двум различным подчиненным устройствам 36, совместно использующим устройство арбитража. Например, ведущее устройство 34 может направить транзакцию чтения одному подчиненному устройству 36 и транзакцию записи другому. В качестве альтернативы ведущее устройство 34 может знать, что подчиненные устройства 36 обладают различным временем срабатывания, и что одновременные запросы для схожих шинных транзакций не приведут к конфликтам в шине при осуществлении транзакций.
В другом варианте осуществления два или более ведущих устройства 34 могут одновременно запрашивать шинные транзакции, направленные одному и тому же подчиненному устройству 36. Если подчиненное устройство 36 имеет достаточную пропускную способность адресной шины, оно может иметь возможность участвовать в двух или более шинных транзакциях в одно время. Примером высокой пропускной способности адресной шины является шинная структура с совместно используемыми каналами. Для сбережения площади кремниевого кристалла и уменьшения сложности трассировки функциональные возможности адресного канала шины 30 могут быть объединены с каналом передачи данных. Например, адресная шина может использовать канал совместно с шиной записи данных. Если система имеет реальные (аппаратные) 32-разрядное адресное пространство и 128-разрядную шину записи данных, уплотнение функциональных средств адресных данных и данных записи в единый, 128-разрядный, шинный канал позволяет передавать до четырех отдельных адресов в течение одного цикла передачи адресов. При этом до четырех ведущих устройств 34 (или меньше, если одно или более ведущих устройств 34 подают множественные запросы на доступ к шине) могут запрашивать шинные транзакции и передавать адреса в процессе одного и того же цикла, причем два или более из адресов направлены одному и тому же подчиненному устройству 36. Если подчиненное устройство 36 обладает такой возможностью, оно может принять все запросы и участвовать во множественных одновременных шинных транзакциях. В этом варианте осуществления единственное устройство арбитража может осуществлять арбитраж всего множества запросов на шинные транзакции, направленных одному и тому же подчиненному устройству 36, в отдельном цикле тактовой частоты шины, работая на частоте устройства арбитража, большей, чем шинная частота.
В одном или более вариантах осуществления частота устройства арбитража может быть переменной. Когда только один запрос на шинную транзакцию ожидает выполнения, частота устройства арбитража может быть равна шинной частоте. В этом варианте осуществления устройство арбитража имеет сходство с традиционным устройством арбитража, выполняя один арбитраж в каждом цикле тактовой частоты шины. Это сберегает энергию по сравнению с работой устройства арбитража на более высокой частоте, чем шина, в тех случаях, когда такой режим не обеспечивает никакого преимущества в производительности.
В одном варианте осуществления частота устройства арбитража предварительно вычисляется. Предварительное вычисление может основываться, например, на недавно происходившей шинной активности. В течение периодов, когда одно или более ведущих устройств 34 выдают множественные запросы на шинные транзакции, частота устройства арбитража может быть увеличена в зависимости от вероятности множественных арбитражей (от различных ведущих устройств 34 к одному и тому же подчиненному устройству 36 или к различным подчиненным устройствам 36, которые совместно используют устройство арбитража). Например, в одном варианте осуществления ряд запросов на шинные транзакции, рассматриваемых во время предыдущих n шинных циклов, может сохраняться и анализироваться для прогнозирования частоты устройства арбитража для одного или более последующих шинных циклов. В другом варианте осуществления факт множественных ожидающих запросов на шинные транзакции может увеличивать счетчик с насыщением, хорошо известный в реализациях обрабатывающего устройства с предсказанием переходов. Протяженные периоды без множественных ожидающих запросов на шинные транзакции могут понижать счетчик. Старший двоичный разряд счетчика может использоваться для прогнозирования, должна ли применяться более высокая частота устройства арбитража. Специалистам в данной области техники будет понятно, что может применяться широкое разнообразие технологий для прогнозирования частоты устройства арбитража.
В одном варианте осуществления устройство арбитража может воспользоваться периодичностью последовательных арбитражей, чтобы повысить "разумность" последующих арбитражей, учитывая исходы предыдущих арбитражей. Например, если первая операция арбитража удовлетворяет запрос на запись от ведущего устройства 34 к подчиненному устройству 36, следующая операция арбитража, выполняемая во время того же цикла тактовой частоты шины, может отклонить запрос на запись к тому же подчиненному устройству 36 от другого ведущего устройства 34, который в противном случае был бы удовлетворен, чтобы предотвратить конфликт при записи данных на подчиненном устройстве 36.
В одном варианте осуществления устройство арбитража может включать в себя регистр состояния ожидания шины, например назначая бит каждой возможной комбинации транзакций чтения и записи от каждого ведущего устройства 34 к каждому подчиненному устройству 36. Заблаговременные арбитражные решения с помощью устройства арбитража могут устанавливать соответствующие биты состояния ожидания шины, а логическая схема в устройстве арбитража может использовать результаты этих арбитражных решений, например обновленное состояние ожидания шины, для более разумного принятия последующих арбитражных решений в пределах одного и того же цикла тактовой частоты шины. Это может дать в результате более высокую производительность (помимо улучшения производительности за счет множественных арбитражей в каждом цикле тактовой частоты шины) благодаря оптимизации рабочей нагрузки шины и предотвращению конфликтов и узких мест.
Выполнение множественных арбитражей запросов на шинные транзакции в единственном цикле тактовой частоты шины с помощью функционирования устройства арбитража на частоте устройства арбитража, большей, чем шинная частота, повышает производительность вследствие предоставления возможности параллельного арбитража, без затрат на множественные экземпляры логической схемы устройства арбитража. Периодичность множественных арбитражей дает возможность для более разумных арбитражных решений, поскольку более поздние операции арбитража пользуются результатами предшествующих арбитражных решений в качестве входных данных. Для сбережения энергии частота устройства арбитража может сбрасываться обратно до шинной частоты, когда не ожидают выполнения множественные запросы. Для уравновешивания сбережения энергии во время незначительной загруженности шины и улучшенной производительности во время высокой загруженности шины частота устройства арбитража может вычисляться заранее.
Не смотря на то, что настоящее изобретение было описано в настоящем описании в отношении его конкретных признаков, аспектов и вариантов осуществления, очевидно, что возможны многочисленные изменения, модификации и другие варианты осуществления в пределах общего объема настоящего изобретения, и соответственно все изменения, модификации, и варианты осуществления должны рассматриваться, как находящиеся в пределах объема настоящего изобретения. Следовательно, настоящие варианты осуществления должны толковаться во всех аспектах как иллюстративные и не ограничивающие, и все изменения, происходящие в пределах смысла и области эквивалентов прилагаемой формулы изобретения, предполагаются охваченными этой формулой изобретения.
Claims (16)
1. Система для осуществления арбитража множественных запросов на шинные транзакции в шине, содержащая:
шину, работающую на шинной частоте;
по меньшей мере, одно ведущее устройство, соединенное с шиной и запрашивающее шинные транзакции;
по меньшей мере, одно подчиненное устройство, соединенное с шиной и участвующее в шинных транзакциях; и
устройство арбитража, осуществляющее арбитраж более, чем одного запроса на транзакцию в одном цикле тактовой частоты шины, при этом частота устройства арбитража является переменной и большей, чем шинная частота.
шину, работающую на шинной частоте;
по меньшей мере, одно ведущее устройство, соединенное с шиной и запрашивающее шинные транзакции;
по меньшей мере, одно подчиненное устройство, соединенное с шиной и участвующее в шинных транзакциях; и
устройство арбитража, осуществляющее арбитраж более, чем одного запроса на транзакцию в одном цикле тактовой частоты шины, при этом частота устройства арбитража является переменной и большей, чем шинная частота.
2. Система по п.1, в которой устройство арбитража содержит единственный экземпляр арбитражной логической схемы.
3. Система по п.1, в которой частота устройства арбитража является кратной по отношению к шинной частоте.
4. Система по п.1, в которой:
подчиненное устройство включает в себя, по меньшей мере, два адресных тракта;
два ведущих устройства одновременно запрашивают шинные транзакции на подчиненное устройство; и
устройство арбитража выдает разрешение на доступ обоим ведущим устройствам в единственном цикле тактовой частоты шины.
подчиненное устройство включает в себя, по меньшей мере, два адресных тракта;
два ведущих устройства одновременно запрашивают шинные транзакции на подчиненное устройство; и
устройство арбитража выдает разрешение на доступ обоим ведущим устройствам в единственном цикле тактовой частоты шины.
5. Система по п.1, в которой:
ведущее устройство одновременно запрашивает шинные транзакции на два подчиненных устройства; и
устройство арбитража выдает ведущему устройству разрешение на доступ к обоим подчиненным устройствам в единственном цикле тактовой частоты шины.
ведущее устройство одновременно запрашивает шинные транзакции на два подчиненных устройства; и
устройство арбитража выдает ведущему устройству разрешение на доступ к обоим подчиненным устройствам в единственном цикле тактовой частоты шины.
6. Система по п.1, в которой, если не предъявлено больше одного запроса на шинную транзакцию, то частота устройства арбитража уравнивается с шинной частотой.
7. Система по п.1, в которой частота устройства арбитража предварительно вычисляется на основании активности запросов на шинные транзакции.
8. Система по п.1, в которой устройство арбитража последовательно осуществляет арбитраж, по меньшей мере, первого и второго запросов на шинные транзакции в единственном цикле тактовой частоты шины, и при этом арбитраж второго запроса включает в себя результат арбитража первого запроса.
9. Система по п.8, в которой устройство арбитража сохраняет состояние ожидания обработки шинных транзакций.
10. Способ осуществления арбитража множественных запросов на шинные транзакции в шине, работающей на шинной частоте, причем способ содержит этапы, на которых:
запрашивают по меньшей мере одним ведущим устройством, соединенным с шиной, шинные транзакции по меньшей мере одного подчиненного устройства, соединенного с шиной, и
осуществляют посредством устройства арбитража арбитраж более, чем одного запроса на транзакцию в одном цикле тактовой частоты шины, при этом частота устройства арбитража является переменной и большей, чем шинная частота.
запрашивают по меньшей мере одним ведущим устройством, соединенным с шиной, шинные транзакции по меньшей мере одного подчиненного устройства, соединенного с шиной, и
осуществляют посредством устройства арбитража арбитраж более, чем одного запроса на транзакцию в одном цикле тактовой частоты шины, при этом частота устройства арбитража является переменной и большей, чем шинная частота.
11. Способ по п.10, в котором частота устройства арбитража является кратной по отношению к шинной частоте.
12. Способ по п.11, в котором устройство арбитража осуществляет арбитраж запроса на шинную транзакцию в каждом цикле тактовой частоты устройства арбитража.
13. Способ по п.12, в котором устройство арбитража последовательно осуществляет арбитраж, по меньшей мере, первого и второго запросов на шинные транзакции в единственном цикле тактовой частоты шины, и при этом арбитраж второго запроса включает в себя результат арбитража первого запроса.
14. Способ по п.13, в котором устройство арбитража сохраняет состояние ожидания обработки шинных транзакций.
15. Способ по п.10, в котором частота устройства арбитража предварительно вычисляется, основываясь на шинной активности.
16. Способ по п.10, в котором, если на рассмотрении находится только один запрос доступа к шине, то частота устройства арбитража уравнивается с шинной частотой.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US11/066,507 | 2005-02-24 | ||
| US11/066,507 US7174403B2 (en) | 2005-02-24 | 2005-02-24 | Plural bus arbitrations per cycle via higher-frequency arbiter |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| RU2007135222A RU2007135222A (ru) | 2009-03-27 |
| RU2370807C2 true RU2370807C2 (ru) | 2009-10-20 |
Family
ID=36602532
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| RU2007135222/09A RU2370807C2 (ru) | 2005-02-24 | 2006-02-24 | Система матричных переключателей с множественными арбитражами шины в каждом цикле посредством устройства арбитража с повышенной частотой |
Country Status (13)
| Country | Link |
|---|---|
| US (1) | US7174403B2 (ru) |
| EP (1) | EP1851641B1 (ru) |
| JP (2) | JP2008532143A (ru) |
| KR (1) | KR100932359B1 (ru) |
| CN (1) | CN100565491C (ru) |
| AT (1) | ATE474272T1 (ru) |
| CA (1) | CA2598734C (ru) |
| DE (1) | DE602006015429D1 (ru) |
| ES (1) | ES2347275T3 (ru) |
| IL (1) | IL185361A0 (ru) |
| RU (1) | RU2370807C2 (ru) |
| TW (1) | TWI399650B (ru) |
| WO (1) | WO2006091843A1 (ru) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7523110B2 (en) * | 2005-03-03 | 2009-04-21 | Gravic, Inc. | High availability designated winner data replication |
| US7532636B2 (en) * | 2005-10-07 | 2009-05-12 | Intel Corporation | High bus bandwidth transfer using split data bus |
| US7814253B2 (en) * | 2007-04-16 | 2010-10-12 | Nvidia Corporation | Resource arbiter |
| US8006021B1 (en) * | 2008-03-27 | 2011-08-23 | Xilinx, Inc. | Processor local bus bridge for an embedded processor block core in an integrated circuit |
| KR101061187B1 (ko) * | 2009-06-22 | 2011-08-31 | 한양대학교 산학협력단 | 버스 시스템 및 그 제어 장치 |
| US8370551B2 (en) * | 2010-01-08 | 2013-02-05 | International Business Machines Corporation | Arbitration in crossbar interconnect for low latency |
| US8713277B2 (en) | 2010-06-01 | 2014-04-29 | Apple Inc. | Critical word forwarding with adaptive prediction |
| JP5528939B2 (ja) * | 2010-07-29 | 2014-06-25 | ルネサスエレクトロニクス株式会社 | マイクロコンピュータ |
| US9064050B2 (en) | 2010-10-20 | 2015-06-23 | Qualcomm Incorporated | Arbitrating bus transactions on a communications bus based on bus device health information and related power management |
| KR20120041008A (ko) * | 2010-10-20 | 2012-04-30 | 삼성전자주식회사 | 버스 시스템 |
| US8787368B2 (en) * | 2010-12-07 | 2014-07-22 | Advanced Micro Devices, Inc. | Crossbar switch with primary and secondary pickers |
| US9152598B2 (en) | 2012-11-28 | 2015-10-06 | Atmel Corporation | Connecting multiple slave devices to a single master controller in bus system |
| KR102012699B1 (ko) | 2013-01-25 | 2019-08-21 | 삼성전자 주식회사 | 다중 버스 시스템 및 이를 포함하는 반도체 시스템 |
| US9407578B2 (en) * | 2013-03-12 | 2016-08-02 | Imagination Technologies Limited | System and method of arbitrating access to interconnect |
| US9372818B2 (en) * | 2013-03-15 | 2016-06-21 | Atmel Corporation | Proactive quality of service in multi-matrix system bus |
| US9471524B2 (en) | 2013-12-09 | 2016-10-18 | Atmel Corporation | System bus transaction queue reallocation |
| US9230691B1 (en) * | 2014-11-06 | 2016-01-05 | Qualcomm Incorporated | Shared repair register for memory redundancy |
| US11256651B2 (en) * | 2019-04-26 | 2022-02-22 | Qualcomm Incorporated | Multiple master, multi-slave serial peripheral interface |
Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4620278A (en) * | 1983-08-29 | 1986-10-28 | Sperry Corporation | Distributed bus arbitration according each bus user the ability to inhibit all new requests to arbitrate the bus, or to cancel its own pending request, and according the highest priority user the ability to stop the bus |
| US5604735A (en) * | 1995-03-15 | 1997-02-18 | Finisar Corporation | High speed network switch |
| KR100201325B1 (ko) * | 1996-03-30 | 1999-06-15 | 유기범 | 다중 프로세서 시스템에서 시스템 버스의 클럭속도를 향상시키는 방법 |
| US5933610A (en) * | 1996-09-17 | 1999-08-03 | Vlsi Technology, Inc. | Predictive arbitration system for PCI bus agents |
| JPH11184806A (ja) * | 1997-12-18 | 1999-07-09 | Fujitsu Ltd | バス制御装置 |
| JP2000148279A (ja) * | 1998-11-12 | 2000-05-26 | Funai Electric Co Ltd | 電子機器 |
| JP4573940B2 (ja) * | 1999-03-19 | 2010-11-04 | パナソニック株式会社 | クロスバススイッチ装置 |
| US6519666B1 (en) * | 1999-10-05 | 2003-02-11 | International Business Machines Corporation | Arbitration scheme for optimal performance |
| TW468112B (en) * | 1999-12-15 | 2001-12-11 | Via Tech Inc | Arbitrating method of bus between control chipsets |
| JP2001265711A (ja) * | 2000-03-17 | 2001-09-28 | Casio Comput Co Ltd | データ転送装置およびバスシステム |
| US6651148B2 (en) * | 2000-05-23 | 2003-11-18 | Canon Kabushiki Kaisha | High-speed memory controller for pipelining memory read transactions |
| US20040083226A1 (en) * | 2000-05-31 | 2004-04-29 | Alan Eaton | System, mehtods, and data structures for transmitting genealogical information |
| US20020078311A1 (en) * | 2000-12-20 | 2002-06-20 | Fujitsu Limited | Multi-port memory based on DRAM core |
| US20040083326A1 (en) | 2002-10-29 | 2004-04-29 | Yuanlong Wang | Switch scheduling algorithm |
| JP2004199404A (ja) * | 2002-12-18 | 2004-07-15 | Matsushita Electric Ind Co Ltd | バス調停装置およびそれを備えた半導体集積回路 |
| US6948017B2 (en) * | 2002-12-18 | 2005-09-20 | International Business Machines Corporation | Method and apparatus having dynamically scalable clock domains for selectively interconnecting subsystems on a synchronous bus |
| US6954821B2 (en) | 2003-07-31 | 2005-10-11 | Freescale Semiconductor, Inc. | Crossbar switch that supports a multi-port slave device and method of operation |
| US7219177B2 (en) * | 2004-11-23 | 2007-05-15 | Winbond Electronics Corp. | Method and apparatus for connecting buses with different clock frequencies by masking or lengthening a clock cycle of a request signal in accordance with the different clock frequencies of the buses |
-
2005
- 2005-02-24 US US11/066,507 patent/US7174403B2/en not_active Expired - Fee Related
-
2006
- 2006-02-24 ES ES06721044T patent/ES2347275T3/es active Active
- 2006-02-24 DE DE602006015429T patent/DE602006015429D1/de active Active
- 2006-02-24 CA CA2598734A patent/CA2598734C/en not_active Expired - Fee Related
- 2006-02-24 EP EP06721044A patent/EP1851641B1/en active Active
- 2006-02-24 JP JP2007557198A patent/JP2008532143A/ja active Pending
- 2006-02-24 WO PCT/US2006/006649 patent/WO2006091843A1/en active Application Filing
- 2006-02-24 TW TW095106208A patent/TWI399650B/zh not_active IP Right Cessation
- 2006-02-24 RU RU2007135222/09A patent/RU2370807C2/ru not_active IP Right Cessation
- 2006-02-24 CN CNB2006800119847A patent/CN100565491C/zh not_active Expired - Fee Related
- 2006-02-24 KR KR1020077021500A patent/KR100932359B1/ko not_active IP Right Cessation
- 2006-02-24 AT AT06721044T patent/ATE474272T1/de not_active IP Right Cessation
-
2007
- 2007-08-19 IL IL185361A patent/IL185361A0/en unknown
-
2010
- 2010-11-10 JP JP2010251447A patent/JP5237351B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| CA2598734C (en) | 2011-07-05 |
| ATE474272T1 (de) | 2010-07-15 |
| JP2008532143A (ja) | 2008-08-14 |
| ES2347275T3 (es) | 2010-10-27 |
| TW200643729A (en) | 2006-12-16 |
| US20060190649A1 (en) | 2006-08-24 |
| DE602006015429D1 (de) | 2010-08-26 |
| EP1851641B1 (en) | 2010-07-14 |
| EP1851641A1 (en) | 2007-11-07 |
| WO2006091843A1 (en) | 2006-08-31 |
| KR100932359B1 (ko) | 2009-12-16 |
| RU2007135222A (ru) | 2009-03-27 |
| CN100565491C (zh) | 2009-12-02 |
| JP5237351B2 (ja) | 2013-07-17 |
| IL185361A0 (en) | 2008-02-09 |
| CA2598734A1 (en) | 2006-08-31 |
| CN101160572A (zh) | 2008-04-09 |
| KR20070114179A (ko) | 2007-11-29 |
| JP2011090689A (ja) | 2011-05-06 |
| US7174403B2 (en) | 2007-02-06 |
| TWI399650B (zh) | 2013-06-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| RU2370807C2 (ru) | Система матричных переключателей с множественными арбитражами шины в каждом цикле посредством устройства арбитража с повышенной частотой | |
| US7305510B2 (en) | Multiple master buses and slave buses transmitting simultaneously | |
| JP2574967B2 (ja) | マルチプロセッサシステム用アービトレーション装置および同方法 | |
| US6557069B1 (en) | Processor-memory bus architecture for supporting multiple processors | |
| US6526469B1 (en) | Bus architecture employing varying width uni-directional command bus | |
| US5623672A (en) | Arrangement and method of arbitration for a resource with shared user request signals and dynamic priority assignment | |
| US5710891A (en) | Pipelined distributed bus arbitration system | |
| US5418914A (en) | Retry scheme for controlling transactions between two busses | |
| US6701399B1 (en) | Priority mechanism for scheduling isochronous and asynchronous transactions on a shared bus | |
| JP3519182B2 (ja) | 情報処理システムおよびバスアービタならびにバス制御方法 | |
| CN116028413A (zh) | 一种总线仲裁器、总线仲裁的方法、装置及介质 | |
| JPH0728758A (ja) | ダイナミックタイムループ調停及び装置 | |
| Fenwick et al. | The AlphaServer 8000 series: High-end server platform development | |
| JP2531918B2 (ja) | 分散プログラマブル優先順位ア―ビトレ―ション方法およびシステム | |
| US7765349B1 (en) | Apparatus and method for arbitrating heterogeneous agents in on-chip busses | |
| GB2447690A (en) | A data processing apparatus and method for performing multi-cycle arbitration | |
| US8176304B2 (en) | Mechanism for performing function level reset in an I/O device | |
| Mohan et al. | A Dynamic Priority Based Arbitration Algorithm | |
| JPH05204841A (ja) | 情報処理装置用バス | |
| US6839820B1 (en) | Method and system for controlling data access between at least two memory arrangements | |
| KR930001586B1 (ko) | 다중 버스 마이크로 컴퓨터 시스템 | |
| GB2318487A (en) | Bus arbitration system | |
| JPH06103230A (ja) | システム・バス調停回路装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| MM4A | The patent is invalid due to non-payment of fees |
Effective date: 20190225 |