TWI399650B - 於每一週期中藉由較高頻率仲裁器之複數匯流排仲裁之系統及在一以一匯流排頻率操作之匯流排中仲裁多個匯流排處理請求的方法 - Google Patents

Description

於每一週期中藉由較高頻率仲裁器之複數匯流排仲裁之系統及在一以一匯流排頻率操作之匯流排中仲裁多個匯流排處理請求的方法

本發明大體言之係關於電子資料處理領域，且特定言之係關於高效能匯流排仲裁之系統及方法。

在功能單元之間傳送資料係電腦系統之一共同操作。以下皆為在電腦系統內資料傳送之共同實例：將程式自磁碟傳送至記憶體再至處理器；將資料自圖形引擎發送至訊框緩衝器再至視訊卡；以及將藉由鍵盤或滑鼠之輸入發送至處理器。

圖1描繪了一系統匯流排架構之簡化圖，整體由數字10代表。系統匯流排12與系統單元互連，該系統匯流排可被劃分為位址通道、資料通道、控制通道等。主控裝置(如CPU 14或DMA引擎16)起始至或自受控裝置(如記憶體18及輸入/輸出電路20)之經匯流排12的資料傳送(本文稱作匯流排處理)。當兩個或兩個以上獨立主控器14、16連接至匯流排12時，他們對該匯流排之存取由仲裁器22控制。

如此項技術中為吾人所知，一或多個主控裝置14、16向仲裁器22確定一匯流排請求。該仲裁器22監視匯流排12上之活動，且當該匯流排12為可用時，向發出請求之主控裝置14、16中之一個發送匯流排許可。經許可之主控裝置14、16隨後可起始經匯流排12之處理，如對一或多個受控裝置18、20之讀取或寫入週期。

儘管系統匯流排10對於幾個主控裝置14、16與各種受控裝置18、20連接很適合，但該系統匯流排強加了一個限制：一次只有一個主控裝置14、16可存取一受控裝置18、20。在高效能處理器中，通常兩個或兩個以上主控裝置14、16可希望獨立存取一或多個受控裝置18、20。

圖2描繪了一高效能資料傳送系統，整體由數字30代表。交換矩陣32(亦即為吾人所知之縱橫交換器)互連複數個主控裝置34與複數個受控裝置36，在最通常情況中，任一主控裝置均可存取任一受控裝置。舉例而言，圖2描繪了主控器1存取受控器1，且與此同時，主控器2存取受控器0。在一些實施例中，一或多個受控裝置36可包括兩個或兩個以上位址匯流排，允許一個以上主控裝置34同時存取。

對一包括n個主控裝置34及單一受控裝置36之匯流排系統30，交換矩陣32中僅需一個仲裁器來仲裁對受控裝置36之競爭存取。對一具有n個主控器34及m個受控器36之n x m縱橫系統30，可實施一至m個仲裁器。具有m個仲裁器且每一仲裁器用於一受控裝置36，將能得到最高效能。少於m個仲裁器，即至少一個仲裁器為兩個或兩個以上受控裝置36執行仲裁，效能將降低，因為每一仲裁器僅能一次或在任一既定之匯流排週期內為一個受控裝置36仲裁。然而，例示許多仲裁器既佔據晶片空間，也使路徑選擇複雜化，同時還增加功率消耗。

根據一或多個實施例，一匯流排中之一仲裁器藉由以一大於匯流排頻率之仲裁器頻率操作而於單一匯流排頻率時脈週期內仲裁多個匯流排處理請求。

在一實施例中，一系統包括一以一匯流排頻率操作之匯流排。至少一主控裝置連接至該匯流排且請求匯流排處理。至少一受控裝置連接至該匯流排且介入匯流排處理。一仲裁器藉由以一大於該匯流排頻率之仲裁器頻率操作而於單一匯流排頻率時脈週期內仲裁一個以上處理請求。

在另一實施例中，一種在一以一匯流排頻率操作之匯流排中仲裁多個匯流排處理請求的方法包括：以一大於該匯流排頻率之仲裁器頻率操作一仲裁器，及在一個匯流排頻率時脈週期中仲裁多個匯流排處理請求。

圖3描述了一縱橫矩陣系統30中代表性匯流排處理請求及仲裁之時序圖。在此實例中，該匯流排於10 nsec時脈週期內以100 MHz之匯流排頻率操作，且兩個受控裝置A及B共用單一仲裁器。在匯流排週期1中，兩個主控裝置M0、M1同時發出對兩個受控裝置A與B之匯流排處理請求。

在具有一習知仲裁器之系統30中，在匯流排週期2中對受控裝置A進行仲裁，且在匯流排週期3中對受控裝置B仲裁，如虛線所指示。該仲裁器在匯流排週期3中發送一請求至受控裝置A，且在匯流排週期4中發送一請求至受控裝置B，如虛線所指示。該等受控裝置將分別在匯流排週期4及5中確認，且該等主控裝置M0與M1可在收到每一個別受控裝置確認時繼續匯流排處理。

在一或多個實施例中，藉由以一大於該匯流排頻率之仲裁器頻率操作仲裁器而在一個匯流排頻率時脈週期內實現多個仲裁週期。如圖3之實線訊號所示，藉由(在此實施例中)以兩倍於該匯流排頻率之仲裁器頻率運作，該仲裁器在匯流排週期2內對受控裝置A及B執行仲裁。因此，該仲裁器可在匯流排週期3內向受控裝置A及B發出請求，且受控裝置A及B可在匯流排週期4內確認。M0及M1可在匯流排週期5內開始匯流排處理，其中就M1而言比上述且在圖3中用虛線描繪之情形早一全週期，圖3中仲裁器以匯流排頻率操作。類似的，藉由以該匯流排頻率之3x，4x或其它倍頻率運作該仲裁器，可於單一匯流排頻率時脈週期內仲裁對三個、四個或四個以上受控器之請求，允許代表性匯流排處理並行進行。

在此等實施例中，一仲裁器之單一執行個體可並行仲裁對多個受控器之多個匯流排處理請求，而不需要複製該仲裁器邏輯之執行個體。如本文所用，一仲裁器之單一執行個體包括該邏輯及執行對一受控裝置36之一或多個匯流排處理請求的仲裁所需之組態資訊。藉由以一大於該匯流排頻率之仲裁器頻率操作一仲裁器，可於單一匯流排頻率時脈週期內僅用仲裁器邏輯之一個執行個體仲裁多個匯流排處理請求，與為每一受控裝置36複製仲裁邏輯形成對比。此方法節省矽區域，降低路徑選擇複雜度，且節省功率，代價為產生並投送至少兩個不同頻率之時脈訊號。

在大多實施例中，該仲裁器頻率為該匯流排頻率之多倍，但未必為2ⁿ 倍(舉例而言，該仲裁器頻率可為該匯流排頻率之3x或5x)。此使得有最大時間用於每一仲裁操作中。然而，該仲裁器頻率為該匯流排頻率之準確倍數並不是本文揭示之實施例的限制。大體言之，該仲裁器頻率可僅足夠大於該匯流排頻率以使至少兩個匯流排處理請求在單一匯流排頻率時脈週期內得到仲裁。

圖3之時序圖描繪了兩個主控裝置M0、M1同時請求對共用單個本發明仲裁器之兩個不同的受控裝置36的匯流排處理。若單一主控裝置34同時請求對共用一仲裁器之兩個不同受控裝置36的匯流排處理，則發生相同的時序關係。舉例而言，主控裝置34可向一個受控裝置36引導一讀取處理，並向另一受控裝置引導一寫入處理。或者，主控裝置34可知曉該等受控裝置36具有不同響應等待時間，且當處理發生時，對類似匯流排處理之同時請求不會導致匯流排衝突。

在另一實施例中，兩個或兩個以上主控裝置34可同時請求對同一受控裝置36的匯流排處理。若該受控裝置36具有足夠位址匯流排容量，則其可同時介入兩個或兩個以上匯流排處理。具高位址匯流排容量之一實例係共用通道匯流排結構。為節省矽區域及降低路徑選擇複雜度，匯流排30之位址通道功能可與資料傳送通道合併。舉例而言，該位址匯流排可與寫入資料匯流排共用一通道。若該系統具有32位元實(硬體)位址空間及128位元寫入資料匯流排，則將位址及寫入資料功能多工於單一、128位元匯流排通道允許於一個位址傳送週期內傳送多達四個之獨立位址。在此情形中，多達4個之主控裝置34(或少於四個，若一或多個主控裝置34發出複數個匯流排請求)可於同一週期內請求匯流排處理並發出位址，兩個或兩個以上位址係對同一受控裝置36。若該受控裝置36有此能力，則其可接受所有請求並介入多個同時匯流排處理中。在此實施例中，單一仲裁器可藉由以一大於該匯流排頻率之仲裁器頻率操作而於單一匯流排頻率時脈週期內，仲裁多個皆對同一受控裝置36之匯流排處理請求。

在一或多個實施例中，仲裁器頻率可變化。當僅一個匯流排處理請求未處理時，該仲裁器頻率可等同該匯流排頻率。在此實施例中，該仲裁器類似一習知仲裁器，於一匯流排頻率時脈週期內執行一次仲裁。雖然此與以一大於匯流排之頻率操作仲裁器相比節省功率，然而如此做不會提供效能益處。

在一實施例中，仲裁器頻率為預測的。舉例而言，該預測可基於近期過去匯流排活動。在一或多個主控裝置34發出多個匯流排處理請求之時段內，該仲裁器頻率可依據多個仲裁之可能性而增加(無論是從不同主控裝置34至同一受控裝置36還是至共用一仲裁器之不同受控裝置36)。舉例而言，在一實施例中，可儲存前面n個匯流排週期內未決之匯流排處理請求的數目，且可細查之以為一或多個接下來之匯流排週期預測仲裁頻率。在另一實施例中，如在處理器分支預測實施例中為吾人所熟知，多個未決匯流排處理請求之事實可使飽和計數器遞增。長時間之無多個未決匯流排處理請求可使計數器遞減。該計數器之MSB可用於預測是否該採用一較高仲裁器頻率。熟習此項技術者將瞭解有多種技術可用於預測仲裁器頻率。

在一實施例中，藉由參考先前仲裁結果，該仲裁器可利用相繼仲裁之連續特性增加隨後仲裁之"智能"。舉例而言，若一第一仲裁操作許可自一主控裝置34至一受控裝置36之一寫入請求，則在同一匯流排頻率時脈週期內執行之隨後仲裁可拒絕許可自另一主控裝置34至同一受控裝置36之一寫入請求(否則將被許可)，以在該受控裝置36處排除一寫入資料衝突。

在一實施例中，該仲裁器可包括一未決匯流排狀態暫存器，舉例而言，分配一位元給自每一主控裝置34至每一受控裝置36之讀和寫處理的每一可能組合。該仲裁器之早期仲裁決策可設定相關未決匯流排狀態位元，且該仲裁器中之邏輯可利用該等仲裁決策之結果(例如，更新之未決匯流排狀態)以在同一匯流排頻率時脈週期內更智能地作出隨後仲裁決策。此可藉由使匯流排訊務最優化且避免衝突及瓶頸而產生較高效能(超過每一匯流排頻率時脈週期內多個仲裁之效能改良)。

藉由以一大於該匯流排頻率之仲裁器頻率運作該仲裁器而於單一匯流排頻率時脈週期內執行多個匯流排處理請求仲裁藉由允許並行仲裁而無需仲裁器邏輯之多個執行個體而增加效能。多個仲裁之連續特性允許更智能之仲裁決策，因為後來仲裁操作以先前仲裁決策之結果為輸入。當多個請求並非未處理時，為節省功率，該仲裁頻率可減為該匯流排頻率。為平衡低匯流排利用率時之功率節省與高匯流排利用率時之改良效能，予以進行仲裁器頻率預測。

儘管已關於本發明之特定特徵、態樣及實施例描述了本發明，但是顯而易見的是在本發明之廣範疇內各種變化、修改及其他實施例是可能的，且因此所有變化、修改及實施例皆應認為屬於本發明之範疇。因此該等實施例在所有態樣應理解為說明性而非限制性的，且屬於附加申請專利範圍之意義及等價範圍中的所有改變意欲含於其中。

10．．．系統匯流排架構

12．．．系統匯流排

14．．．CPU

16．．．DMA引擎

18．．．記憶體

20．．．輸入/輸出電路

22．．．仲裁器

30．．．資料傳送系統

32．．．交換矩陣

34．．．主控器

36．．．受控器

圖1為一先前技術中電腦匯流排之功能性方塊圖。

圖2為一縱橫匯流排之功能性方塊圖。

圖3為縱橫匯流排仲裁週期之時序圖。

Claims (17)

1. 一種於每一週期中藉由較高頻率仲裁器之複數匯流排仲裁之系統，其包括：一以一匯流排頻率操作之匯流排；連接至該匯流排且請求匯流排處理之至少一主控裝置；連接至該匯流排且介入匯流排處理之至少一受控裝置；及一仲裁器，其藉由以一大於該匯流排頻率之仲裁器頻率操作，而於一單一匯流排頻率時脈週期內仲裁一個以上處理請求。
2. 如請求項1之系統，其中該仲裁器包括一單一仲裁器邏輯例示。
3. 如請求項1之系統，其中該仲裁器頻率為該匯流排頻率之多倍。
4. 如請求項1之系統，其中：該受控裝置包含至少兩個位址路徑；兩個主控裝置同時請求對該受控裝置之匯流排處理；且該仲裁器於一單一匯流排頻率時脈週期內向兩個主控裝置發出許可。
5. 如請求項1之系統，其中：該主控裝置同時請求對兩個受控裝置之匯流排處理；且該仲裁器在一單一匯流排頻率時脈週期內向該主控裝置發出對兩個受控裝置的許可。
6. 如請求項1之系統，其中若並非一個以上匯流排處理請求確立，則該仲裁器頻率與該匯流排頻率等同。
7. 如請求項1之系統，其中回應匯流排處理請求活動而預測該仲裁器頻率。
8. 如請求項1之系統，其中該仲裁器於一單一匯流排頻率時脈週期內順序仲裁至少一第一及第二匯流排處理請求，且其中該第二匯流排處理請求之仲裁包含該第一匯流排處理請求之該仲裁的結果。
9. 如請求項8之系統，其中該仲裁器保持未決匯流排處理之狀態。
10. 一種在一以一匯流排頻率操作之匯流排中仲裁多個匯流排處理請求的方法，其包括：以一大於該匯流排頻率之仲裁器頻率操作一仲裁器；及於一個匯流排頻率時脈週期內仲裁多個匯流排處理請求。
11. 如請求項10之方法，其中該仲裁器頻率為該匯流排頻率之多倍。
12. 如請求項11之方法，其中該仲裁器於每一仲裁器頻率時脈週期內仲裁一匯流排處理請求。
13. 如請求項12之方法，其中該仲裁器於一單一匯流排頻率時脈週期內順序仲裁至少一第一及第二匯流排處理請求，且其中該第二匯流排處理請求之仲裁包含該第一匯流排處理請求之該仲裁的結果。
14. 如請求項13之方法，其中該仲裁器保持未決匯流排處理 之狀態。
15. 如請求項10之方法，其中該仲裁器頻率為可變的。
16. 如請求項15之方法，其中基於匯流排活動而預測該仲裁器頻率。
17. 如請求項10之方法，其中若僅一個匯流排請求未決，則該仲裁器頻率與該匯流排頻率等同。