JP2000148279A - 電子機器 - Google Patents
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- JP2000148279A JP2000148279A JP10321838A JP32183898A JP2000148279A JP 2000148279 A JP2000148279 A JP 2000148279A JP 10321838 A JP10321838 A JP 10321838A JP 32183898 A JP32183898 A JP 32183898A JP 2000148279 A JP2000148279 A JP 2000148279A
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- bus
- clock signal
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- electronic device
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Abstract
(57)【要約】
【課題】 従来と異なる独特のクロック周波数制御に基
づいて動作部の制御を行うことにより、従来に比してさ
らに低電力消費化となる電子機器を提供することにあ
る。 【解決手段】 クロック信号発生部１と、該クロック信
号発生部１からのクロック信号に基づいて動作するクロ
ック制御式動作部２，３，４を有する電子機器であっ
て、クロック制御式動作部２，３，４が休止状態にある
時にはクロック信号発生部１からのクロック信号周波数
が低くなるように制御する制御手段を備えた。
づいて動作部の制御を行うことにより、従来に比してさ
らに低電力消費化となる電子機器を提供することにあ
る。 【解決手段】 クロック信号発生部１と、該クロック信
号発生部１からのクロック信号に基づいて動作するクロ
ック制御式動作部２，３，４を有する電子機器であっ
て、クロック制御式動作部２，３，４が休止状態にある
時にはクロック信号発生部１からのクロック信号周波数
が低くなるように制御する制御手段を備えた。
Description
【０００１】
【発明の属する技術分野】本発明は電子機器に関し、特
に、低消費電力化を図った電子機器に関する。
に、低消費電力化を図った電子機器に関する。
【０００２】
【従来の技術】従来より、低消費電力化を図った電子機
器が種々検討されている。例えば、特開平９−２３７１
３２号公報には、ＣＰＵの負荷状態、バッテリの残容
量、ＣＰＵの発熱状態等のシステム状態に応じてクロッ
ク周波数を適性値に可変設定することにより、バッテリ
の無駄な消費電力を節約したり、ＣＰＵの破壊やシステ
ムの機能不全を未然に防止する技術事項が開示されてい
る。
器が種々検討されている。例えば、特開平９−２３７１
３２号公報には、ＣＰＵの負荷状態、バッテリの残容
量、ＣＰＵの発熱状態等のシステム状態に応じてクロッ
ク周波数を適性値に可変設定することにより、バッテリ
の無駄な消費電力を節約したり、ＣＰＵの破壊やシステ
ムの機能不全を未然に防止する技術事項が開示されてい
る。
【０００３】また、特開平８−１１５１４２号公報に
は、機器の内部温度状況によって動作クロックの速度を
変更することにより機器を安全な温度範囲で動作させる
技術事項が開示され、特開平７−１６０３６７号公報に
は、ＣＰＵの温度を温度センサで検出してＣＰＵのクロ
ック周波数を最適なものに変更することにより熱暴走を
防ぐ技術事項が開示され、特開平７−３０２１３６号公
報には、ＣＰＵチップの発熱温度を温度センサで検出
し、その検知信号をもとにクロック周波数を限界周波数
付近で高速動作できるようにした技術事項が開示されて
いる。
は、機器の内部温度状況によって動作クロックの速度を
変更することにより機器を安全な温度範囲で動作させる
技術事項が開示され、特開平７−１６０３６７号公報に
は、ＣＰＵの温度を温度センサで検出してＣＰＵのクロ
ック周波数を最適なものに変更することにより熱暴走を
防ぐ技術事項が開示され、特開平７−３０２１３６号公
報には、ＣＰＵチップの発熱温度を温度センサで検出
し、その検知信号をもとにクロック周波数を限界周波数
付近で高速動作できるようにした技術事項が開示されて
いる。
【０００４】
【発明が解決しようとする課題】しかしながら、上述し
た各機器を含め、従来技術のパーソナルコンピュータ
（以下パソコンという）等の電子機器の低消費電力化
は、キーボード等からの入力や一定時間経過時、バッテ
リ残量、温度検出などの状態に依存しており、これらを
検出して特に異常が感じられない状態、すなわち見た目
上通常動作が行われている場合は、ハイパワーの出力が
維持されるようになっている。そのため、特に、通常の
使用時には、電力の低消費化がなされないという問題が
生じる。
た各機器を含め、従来技術のパーソナルコンピュータ
（以下パソコンという）等の電子機器の低消費電力化
は、キーボード等からの入力や一定時間経過時、バッテ
リ残量、温度検出などの状態に依存しており、これらを
検出して特に異常が感じられない状態、すなわち見た目
上通常動作が行われている場合は、ハイパワーの出力が
維持されるようになっている。そのため、特に、通常の
使用時には、電力の低消費化がなされないという問題が
生じる。
【０００５】本発明の目的は、従来と異なる独特のクロ
ック周波数制御に基づいて低電力消費化を図ることによ
り、従来よりさらに低電力消費化となる電子機器を提供
することにある。
ック周波数制御に基づいて低電力消費化を図ることによ
り、従来よりさらに低電力消費化となる電子機器を提供
することにある。
【０００６】
【課題を解決するための手段】上述した目的を達成する
ために、請求項１記載の電子機器は、クロック信号発生
部と、該クロック信号発生部からのクロック信号に基づ
いて動作するクロック制御式動作部を有する電子機器で
あって、クロック制御式動作部が休止状態にある時には
クロック信号発生部からのクロック信号周波数が低くな
るように制御する制御手段を備えている。
ために、請求項１記載の電子機器は、クロック信号発生
部と、該クロック信号発生部からのクロック信号に基づ
いて動作するクロック制御式動作部を有する電子機器で
あって、クロック制御式動作部が休止状態にある時には
クロック信号発生部からのクロック信号周波数が低くな
るように制御する制御手段を備えている。
【０００７】また、請求項２記載の発明は、請求項１記
載の電子機器において、制御手段を、クロック信号周波
数をクロック制御式動作部の動作状態時に対応する初期
値から休止状態に対応する最低値まで下げるように制御
するものとしている。
載の電子機器において、制御手段を、クロック信号周波
数をクロック制御式動作部の動作状態時に対応する初期
値から休止状態に対応する最低値まで下げるように制御
するものとしている。
【０００８】また、請求項３記載の発明は、請求項１ま
たは２記載の電子機器において、クロック制御式動作部
をＣＰＵ及びローカルバスで構成し、かつ制御手段をＣ
ＰＵでとしたパソコンとなっている。
たは２記載の電子機器において、クロック制御式動作部
をＣＰＵ及びローカルバスで構成し、かつ制御手段をＣ
ＰＵでとしたパソコンとなっている。
【０００９】また、請求項４記載の発明は、請求項３記
載の電子機器において、クロック制御式動作部をＣＰＵ
及びローカルバス並びにＩ／Ｏバスで構成し、制御手段
をＣＰＵまたはバス アービターで構成している。
載の電子機器において、クロック制御式動作部をＣＰＵ
及びローカルバス並びにＩ／Ｏバスで構成し、制御手段
をＣＰＵまたはバス アービターで構成している。
【００１０】また、請求項５記載の発明は、請求項４記
載の電子機器において、Ｉ／Ｏバスを、ＡＧＰバス及び
ＰＣＩバス及びＩＳＡバス並びにＩＤＥバスのうちの少
なくとも１つとしている。
載の電子機器において、Ｉ／Ｏバスを、ＡＧＰバス及び
ＰＣＩバス及びＩＳＡバス並びにＩＤＥバスのうちの少
なくとも１つとしている。
【００１１】また、請求項６記載の発明は、請求項１ま
たは２記載の電子機器において、クロック制御式動作部
をサーボ部及びＤＳＰ部で構成した記録媒体再生装置と
なっている。
たは２記載の電子機器において、クロック制御式動作部
をサーボ部及びＤＳＰ部で構成した記録媒体再生装置と
なっている。
【００１２】また、請求項７記載の発明は、請求項１か
ら６のいずれか１項記載の電子機器において、クロック
信号発生部を、基準クロック部及びＰＬＬ部から構成
し、ＰＬＬ部を、基準クロック部から供給される基準ク
ロック信号に基づいて、異なる周波数を有する複数のク
ロック信号を発生するものとしている。
ら６のいずれか１項記載の電子機器において、クロック
信号発生部を、基準クロック部及びＰＬＬ部から構成
し、ＰＬＬ部を、基準クロック部から供給される基準ク
ロック信号に基づいて、異なる周波数を有する複数のク
ロック信号を発生するものとしている。
【００１３】また、請求項８記載の発明は、請求項１か
ら６のいずれか１項記載の電子機器において、クロック
信号発生部を発振周波数の異なる複数の水晶発振器を有
するものとし、制御手段をクロック制御式動作部に複数
の水晶発振器を切り換え接続するものとしている。
ら６のいずれか１項記載の電子機器において、クロック
信号発生部を発振周波数の異なる複数の水晶発振器を有
するものとし、制御手段をクロック制御式動作部に複数
の水晶発振器を切り換え接続するものとしている。
【００１４】本発明の電子機器は、上述したように構成
されたため、見た目上では通常動作を行っている場合で
も、実際にはクロック制御式動作部の各部位が各々所定
の動作を終了した後、次の動作指示信号となるクロック
信号を待っているような状態時、すなわち休止状態時に
は、クロック信号発生部からのクロック信号周波数が低
くなる。そのため、クロック信号発生部の動作を低減す
ることとなり、低消費電力化が図れるものとなる。
されたため、見た目上では通常動作を行っている場合で
も、実際にはクロック制御式動作部の各部位が各々所定
の動作を終了した後、次の動作指示信号となるクロック
信号を待っているような状態時、すなわち休止状態時に
は、クロック信号発生部からのクロック信号周波数が低
くなる。そのため、クロック信号発生部の動作を低減す
ることとなり、低消費電力化が図れるものとなる。
【００１５】
【発明の実施の形態】以下、本発明の電子機器の第１の
実施の形態について、図面を参照しながら説明する。な
お、この第１の実施の形態では、電子機器をパソコンと
して説明する。
実施の形態について、図面を参照しながら説明する。な
お、この第１の実施の形態では、電子機器をパソコンと
して説明する。
【００１６】図１は、本発明の電子機器の第１の実施の
形態を説明するためのパソコンの要部ブロック図であ
る。図１において、電子機器としてのパソコンは、クロ
ック信号発生部１と、このクロック信号発生部１からの
クロック信号に基づいて動作するクロック制御式動作部
としてのＣＰＵ２及びローカルバス３並びにＩ／Ｏバス
４と、を有している。なお、Ｉ／Ｏバス４は、ＡＧＰバ
ス５と、ＰＣＩバス６と、ＩＳＡバス８と、ＩＤＥバス
１０と、から構成されている。さらに、ＩＳＡバス８と
ＩＤＥバス１０との間には、スーパーＩ／Ｏ９が配置さ
れている。
形態を説明するためのパソコンの要部ブロック図であ
る。図１において、電子機器としてのパソコンは、クロ
ック信号発生部１と、このクロック信号発生部１からの
クロック信号に基づいて動作するクロック制御式動作部
としてのＣＰＵ２及びローカルバス３並びにＩ／Ｏバス
４と、を有している。なお、Ｉ／Ｏバス４は、ＡＧＰバ
ス５と、ＰＣＩバス６と、ＩＳＡバス８と、ＩＤＥバス
１０と、から構成されている。さらに、ＩＳＡバス８と
ＩＤＥバス１０との間には、スーパーＩ／Ｏ９が配置さ
れている。
【００１７】また、ＣＰＵ２は、クロック制御式動作部
の各部が休止状態にあるときに、クロック信号発生部１
からのクロック信号周波数が低くなるように制御する制
御手段にもなっている。さらに、Ｉ／Ｏバス４を構成す
る各部は、ノースブリッジ（バス アービター）１１及
びサウスブリッジ（バス アービター）１２により接続
されている。
の各部が休止状態にあるときに、クロック信号発生部１
からのクロック信号周波数が低くなるように制御する制
御手段にもなっている。さらに、Ｉ／Ｏバス４を構成す
る各部は、ノースブリッジ（バス アービター）１１及
びサウスブリッジ（バス アービター）１２により接続
されている。
【００１８】各バスには各種Ｉ／Ｏデバイスが接続され
る。すなわち、ローカルバス３には、メモリ（ＲＡＭ）
１３が接続され、ＶＩＤＥＯ専用のバスであるＡＧＰバ
ス５にはＶＩＤＥＯ１４が接続されるようになってい
る。なお、このＡＧＰバス５を有しないパソコンの場合
は、ＰＣＩバス６にＶＩＤＥＯ１４が接続されるように
なっている。さらに、ＰＣＩバス６には、ＬＡＮ１５等
が接続され、ＩＳＡバス８には、音声機器１６及びモデ
ム１７等が接続され、ＩＤＥバス１０には、ハードディ
スクドライブ１８及びＣＤ−ＲＯＭドライブ１９が接続
されている。
る。すなわち、ローカルバス３には、メモリ（ＲＡＭ）
１３が接続され、ＶＩＤＥＯ専用のバスであるＡＧＰバ
ス５にはＶＩＤＥＯ１４が接続されるようになってい
る。なお、このＡＧＰバス５を有しないパソコンの場合
は、ＰＣＩバス６にＶＩＤＥＯ１４が接続されるように
なっている。さらに、ＰＣＩバス６には、ＬＡＮ１５等
が接続され、ＩＳＡバス８には、音声機器１６及びモデ
ム１７等が接続され、ＩＤＥバス１０には、ハードディ
スクドライブ１８及びＣＤ−ＲＯＭドライブ１９が接続
されている。
【００１９】クロック信号発生部１は、基準クロック部
１ａ及びＰＬＬ（フェーズロックドループ）部１ｂから
構成され、パソコン内においてクロック信号に基づいて
動作するクロック制御式動作部（すなわち、ＣＰＵ２、
ローカルバス３、ＡＧＰバス５、ＰＣＩバス６、ＩＳＡ
バス８及びＩＤＥバス１０等）に、それぞれの動作のた
めに適正なクロック信号（初期値の周波数を有する）を
供給している。ＰＬＬ部１ｂは、基準クロック部１ａか
ら供給される基準クロック信号（例えば、１４．３１８
１８ＭＨｚの周波数を有する）に基づいて、異なる周波
数を有する複数のクロック信号を発生することができ、
例えば、ＣＰＵ２及びローカルバス３には６６ＭＨｚの
周波数を有するクロック信号をそれぞれクロック（ＣＬ
Ｋ）１、クロック（ＣＬＫ）２として供給し、ＡＧＰバ
ス５及びＰＣＩバス６には３３ＭＨｚの周波数を有する
クロック信号をそれぞれクロック（ＣＬＫ）３、クロッ
ク（ＣＬＫ）４として供給し、ＩＳＡバス８及びＩＤＥ
バス１０には８ＭＨｚの周波数を有するクロック信号を
それぞれクロック（ＣＬＫ）５、クロック（ＣＬＫ）６
として供給している。
１ａ及びＰＬＬ（フェーズロックドループ）部１ｂから
構成され、パソコン内においてクロック信号に基づいて
動作するクロック制御式動作部（すなわち、ＣＰＵ２、
ローカルバス３、ＡＧＰバス５、ＰＣＩバス６、ＩＳＡ
バス８及びＩＤＥバス１０等）に、それぞれの動作のた
めに適正なクロック信号（初期値の周波数を有する）を
供給している。ＰＬＬ部１ｂは、基準クロック部１ａか
ら供給される基準クロック信号（例えば、１４．３１８
１８ＭＨｚの周波数を有する）に基づいて、異なる周波
数を有する複数のクロック信号を発生することができ、
例えば、ＣＰＵ２及びローカルバス３には６６ＭＨｚの
周波数を有するクロック信号をそれぞれクロック（ＣＬ
Ｋ）１、クロック（ＣＬＫ）２として供給し、ＡＧＰバ
ス５及びＰＣＩバス６には３３ＭＨｚの周波数を有する
クロック信号をそれぞれクロック（ＣＬＫ）３、クロッ
ク（ＣＬＫ）４として供給し、ＩＳＡバス８及びＩＤＥ
バス１０には８ＭＨｚの周波数を有するクロック信号を
それぞれクロック（ＣＬＫ）５、クロック（ＣＬＫ）６
として供給している。
【００２０】ＣＰＵ２は、パソコンの各部の動作状態を
監視する監視プログラムを実行し、各部の動作状態に応
じてクロック信号発生部１のＰＬＬ部１ｂに制御信号を
供給して、クロック信号ＣＬＫ１からＣＬＫ６の各クロ
ック周波数を初期値から最低値（動作維持できる最低限
の周波数）まで個別的に可変制御することができるよう
に構成されている。
監視する監視プログラムを実行し、各部の動作状態に応
じてクロック信号発生部１のＰＬＬ部１ｂに制御信号を
供給して、クロック信号ＣＬＫ１からＣＬＫ６の各クロ
ック周波数を初期値から最低値（動作維持できる最低限
の周波数）まで個別的に可変制御することができるよう
に構成されている。
【００２１】そこで、パソコンが動作していない時（例
えば、メモリのアクセス時や動画・音声再生時や外部割
り込み時等明らかに動作している場合以外）に、休止状
態にあるクロック制御式動作部のクロック周波数を初期
値から最低値まで下げて低消費電力を図る。そして、割
り込み要求時やＣＰＵ２がアクセス開始時直前に、最低
値まで下げたクロック周波数を基準（初期値）に戻す。
えば、メモリのアクセス時や動画・音声再生時や外部割
り込み時等明らかに動作している場合以外）に、休止状
態にあるクロック制御式動作部のクロック周波数を初期
値から最低値まで下げて低消費電力を図る。そして、割
り込み要求時やＣＰＵ２がアクセス開始時直前に、最低
値まで下げたクロック周波数を基準（初期値）に戻す。
【００２２】具体的には図１に示されるパソコンにおい
て、ＣＰＵ２は監視プログラムによりクロック制御式動
作部が休止状態にあるか否かを監視してクロック周波数
を可変制御する。すなわち、ＣＰＵ２は、キーボード及
びマウス２０等のＩ／Ｏからや、ＬＡＮ１５、モデム１
７、ＶＩＤＥＯ１４、音声機器１６等の割り込み要求時
やメモリ（ＲＡＭ）１３のアクセス時以外の休止状態時
には、ＰＬＬ部１ｂからのクロック信号のクロック周波
数を初期値から最低値（例えば初期値の１／１０）まで
下げるように制御する。
て、ＣＰＵ２は監視プログラムによりクロック制御式動
作部が休止状態にあるか否かを監視してクロック周波数
を可変制御する。すなわち、ＣＰＵ２は、キーボード及
びマウス２０等のＩ／Ｏからや、ＬＡＮ１５、モデム１
７、ＶＩＤＥＯ１４、音声機器１６等の割り込み要求時
やメモリ（ＲＡＭ）１３のアクセス時以外の休止状態時
には、ＰＬＬ部１ｂからのクロック信号のクロック周波
数を初期値から最低値（例えば初期値の１／１０）まで
下げるように制御する。
【００２３】これによって、例えば、パソコンが外見的
に動作中であっても、例えば、動画再生時に一枚の画像
データをビデオチップに転送終了後から次のデータまで
の間に、対応するＩ／Ｏバスが一時休止状態になれば、
この効果が期待できることになる。
に動作中であっても、例えば、動画再生時に一枚の画像
データをビデオチップに転送終了後から次のデータまで
の間に、対応するＩ／Ｏバスが一時休止状態になれば、
この効果が期待できることになる。
【００２４】なお、図１では、ＣＰＵ２が監視プログラ
ムを実行してクロック制御式動作部が休止状態にあるか
否かを監視してクロック周波数を可変制御するように構
成しているが、バス アービター１１及び１２に監視プ
ログラムを実行させて各々のインフラ構成に含まれるク
ロック制御式動作部が休止状態にあるか否かを監視させ
て、対応するクロック周波数を可変制御させるように構
成することも可能である。
ムを実行してクロック制御式動作部が休止状態にあるか
否かを監視してクロック周波数を可変制御するように構
成しているが、バス アービター１１及び１２に監視プ
ログラムを実行させて各々のインフラ構成に含まれるク
ロック制御式動作部が休止状態にあるか否かを監視させ
て、対応するクロック周波数を可変制御させるように構
成することも可能である。
【００２５】このように、パソコンのクロック制御式動
作部が休止状態にある時、供給されている対応するクロ
ック信号の周波数を初期値から最低（つまり、動作可能
な最低周波数）まで下げるように制御するので、消費電
力が低くなる。
作部が休止状態にある時、供給されている対応するクロ
ック信号の周波数を初期値から最低（つまり、動作可能
な最低周波数）まで下げるように制御するので、消費電
力が低くなる。
【００２６】図２は、上述のクロック周波数制御処理を
説明するフローチャートである。まず、ステップＳ１
で、ＣＰＵ２は、Ｉ／Ｏバス４のうちのＡＧＰバス５の
休止状態を監視し、当該ＡＧＰバス５が使用中か否か及
び割込み要求がないか否かを判定する。その答えがノー
ならば、ステップＳ２に進み、ＡＧＰバス５のバスクロ
ックを初期値周波数に設定する。一方、その答えがイエ
スならば、ステップＳ３に進み、ＡＧＰバス５のバスク
ロックを最低値周波数に設定する。
説明するフローチャートである。まず、ステップＳ１
で、ＣＰＵ２は、Ｉ／Ｏバス４のうちのＡＧＰバス５の
休止状態を監視し、当該ＡＧＰバス５が使用中か否か及
び割込み要求がないか否かを判定する。その答えがノー
ならば、ステップＳ２に進み、ＡＧＰバス５のバスクロ
ックを初期値周波数に設定する。一方、その答えがイエ
スならば、ステップＳ３に進み、ＡＧＰバス５のバスク
ロックを最低値周波数に設定する。
【００２７】次に、ステップＳ４で、ＣＰＵ２は、Ｉ／
Ｏバス４のうちのＰＣＩバス６の休止状態を監視し、当
該ＰＣＩバス６が使用中か否か及び割込み要求がないか
否かを判定する。その答えがノーならば、ステップＳ５
に進み、ＰＣＩバス６のバスクロックを初期値周波数に
設定する。一方、その答えがイエスならば、ステップＳ
６に進み、ＰＣＩバス６のバスクロックを最低値周波数
に設定する。
Ｏバス４のうちのＰＣＩバス６の休止状態を監視し、当
該ＰＣＩバス６が使用中か否か及び割込み要求がないか
否かを判定する。その答えがノーならば、ステップＳ５
に進み、ＰＣＩバス６のバスクロックを初期値周波数に
設定する。一方、その答えがイエスならば、ステップＳ
６に進み、ＰＣＩバス６のバスクロックを最低値周波数
に設定する。
【００２８】さらに、ステップＳ７で、ＣＰＵ２は、Ｉ
／Ｏバス４のうちのＩＳＡバス８の休止状態を監視し、
当該ＩＳＡバス８が使用中か否か及び割込み要求がない
か否かを判定する。その答えがノーならば、ステップＳ
８に進み、ＩＳＡバス８のバスクロックを初期値周波数
に設定する。一方、その答えがイエスならば、ステップ
Ｓ９に進み、ＩＳＡバス８のバスクロックを最低値周波
数に設定する。
／Ｏバス４のうちのＩＳＡバス８の休止状態を監視し、
当該ＩＳＡバス８が使用中か否か及び割込み要求がない
か否かを判定する。その答えがノーならば、ステップＳ
８に進み、ＩＳＡバス８のバスクロックを初期値周波数
に設定する。一方、その答えがイエスならば、ステップ
Ｓ９に進み、ＩＳＡバス８のバスクロックを最低値周波
数に設定する。
【００２９】さらに、ステップＳ１０で、ＣＰＵ２は、
Ｉ／Ｏバス４のうちのＩＤＥバス１０の休止状態を監視
し、当該ＩＤＥバス１０が使用中か否か及び割込み要求
がないか否かを判定する。その答えがノーならば、ステ
ップＳ１１に進み、ＩＤＥバス１０のバスクロックを初
期値周波数に設定する。一方、その答えがイエスなら
ば、ステップＳ１２に進み、ＩＤＥバス１０のバスクロ
ックを最低値周波数に設定する。
Ｉ／Ｏバス４のうちのＩＤＥバス１０の休止状態を監視
し、当該ＩＤＥバス１０が使用中か否か及び割込み要求
がないか否かを判定する。その答えがノーならば、ステ
ップＳ１１に進み、ＩＤＥバス１０のバスクロックを初
期値周波数に設定する。一方、その答えがイエスなら
ば、ステップＳ１２に進み、ＩＤＥバス１０のバスクロ
ックを最低値周波数に設定する。
【００３０】次に、ステップＳ１３で、ＣＰＵ２は、ロ
ーカルバス３の休止状態を監視し、当該ローカルバス３
に接続されているメモリー１１やＣＰＵ２が使用中でな
いか否か及び割り込み要求もないか否かを判定する。そ
の答がノーならばステップＳ１４に進み、ローカルバス
３のバスクロックを初期値周波数に設定する。一方、そ
の答えがイエスならばステップＳ１５に進み、ローカル
バス３のバスクロックを最低値周波数に設定する。な
お、このステップＳ１４もしくはＳ１５が終了すると、
再度ステップＳ１に戻り、上述した動作を循環する。こ
れによって、本実施の形態の電子機器におけるパソコン
では、常時、低電力化のための動作を行っている。
ーカルバス３の休止状態を監視し、当該ローカルバス３
に接続されているメモリー１１やＣＰＵ２が使用中でな
いか否か及び割り込み要求もないか否かを判定する。そ
の答がノーならばステップＳ１４に進み、ローカルバス
３のバスクロックを初期値周波数に設定する。一方、そ
の答えがイエスならばステップＳ１５に進み、ローカル
バス３のバスクロックを最低値周波数に設定する。な
お、このステップＳ１４もしくはＳ１５が終了すると、
再度ステップＳ１に戻り、上述した動作を循環する。こ
れによって、本実施の形態の電子機器におけるパソコン
では、常時、低電力化のための動作を行っている。
【００３１】次に、本発明の電子機器の第２の実施の形
態となるＣＤプレーヤを図３に示して説明する。この図
３は、ＣＤプレーヤの要部ブロック図である。ＣＤプレ
ーヤは、記録媒体としてのコンパクトディスク（以下Ｃ
Ｄという）３７からその記録内容を読みとって再生する
記録媒体再生装置となっており、マイクロコンピュータ
（以下マイコンという）３１と、クロック制御動作部と
してのサーボ部３２及びＤＳＰ（デジタルシグナルプロ
セッサ）部３３と、ＤＡＣ（デジタル−アナログコンバ
ータ）３４と、ディスプレイ３５と、キー入力部３６
と、クロック信号発生部３８とからなる。
態となるＣＤプレーヤを図３に示して説明する。この図
３は、ＣＤプレーヤの要部ブロック図である。ＣＤプレ
ーヤは、記録媒体としてのコンパクトディスク（以下Ｃ
Ｄという）３７からその記録内容を読みとって再生する
記録媒体再生装置となっており、マイクロコンピュータ
（以下マイコンという）３１と、クロック制御動作部と
してのサーボ部３２及びＤＳＰ（デジタルシグナルプロ
セッサ）部３３と、ＤＡＣ（デジタル−アナログコンバ
ータ）３４と、ディスプレイ３５と、キー入力部３６
と、クロック信号発生部３８とからなる。
【００３２】クロック信号発生部３８は、基準クロック
部３８ａ及びＰＬＬ部３８ｂとからなり、ＣＤプレーヤ
内においてクロック信号に基づいて動作するクロック制
御式動作部、すなわちサーボ部３２及びＤＳＰ部３３、
にそれぞれ適正な初期値の周波数を有するクロック信号
を供給している。また、マイコン３１は、ＣＤプレーヤ
の動作状態に応じて、クロック信号発生部３８のＰＬＬ
部３８ｂに制御信号を供給し、クロック信号の周波数を
初期値から最低値まで可変制御することができるように
構成された制御手段となっている。
部３８ａ及びＰＬＬ部３８ｂとからなり、ＣＤプレーヤ
内においてクロック信号に基づいて動作するクロック制
御式動作部、すなわちサーボ部３２及びＤＳＰ部３３、
にそれぞれ適正な初期値の周波数を有するクロック信号
を供給している。また、マイコン３１は、ＣＤプレーヤ
の動作状態に応じて、クロック信号発生部３８のＰＬＬ
部３８ｂに制御信号を供給し、クロック信号の周波数を
初期値から最低値まで可変制御することができるように
構成された制御手段となっている。
【００３３】ＣＤ３７の再生時、ＣＤ３７から読み取ら
れた再生デジタル信号は、サーボ部３２を介してＤＳＰ
部３３で信号処理されてＤＡＣ３４に供給され、ＤＡＣ
３４でアナログ信号に変換されて音声出力となる。そこ
で、マイコン３１は、サーボ部３２及びＤＳＰ部３３の
動作状態を監視し、ＣＤ再生時やディスプレイ３５の表
示中及びキー入力部３６の入力時以外の休止状態時に
は、ＰＬＬ部３８ｂからのクロック信号の周波数を初期
値から最低値まで下げる。
れた再生デジタル信号は、サーボ部３２を介してＤＳＰ
部３３で信号処理されてＤＡＣ３４に供給され、ＤＡＣ
３４でアナログ信号に変換されて音声出力となる。そこ
で、マイコン３１は、サーボ部３２及びＤＳＰ部３３の
動作状態を監視し、ＣＤ再生時やディスプレイ３５の表
示中及びキー入力部３６の入力時以外の休止状態時に
は、ＰＬＬ部３８ｂからのクロック信号の周波数を初期
値から最低値まで下げる。
【００３４】したがって、ＣＤプレーヤにおけるクロッ
ク制御式動作部が休止状態にある時はクロック周波数を
最低値まで下げるように制御するので、消費電力が低く
なる。
ク制御式動作部が休止状態にある時はクロック周波数を
最低値まで下げるように制御するので、消費電力が低く
なる。
【００３５】次に、図４は、本発明の第３の実施の形態
を説明するためのＣＤプレーヤの要部ブロック図であ
る。図４に示すＣＤプレーヤは、クロック信号発生部３
８の構成のみが図３に示すＣＤプレーヤと異なってい
る。クロック信号発生部３８は、第１の水晶発振器（例
えば、２２ＭＨｚの発振周波数を有する）３８ｃと、第
２の水晶発振器３８ｄ（例えば、２ＭＨｚの発振周波数
を有する）と、第１のスイッチ３８ｅと、第２のスイッ
チ３８ｆとからなる。
を説明するためのＣＤプレーヤの要部ブロック図であ
る。図４に示すＣＤプレーヤは、クロック信号発生部３
８の構成のみが図３に示すＣＤプレーヤと異なってい
る。クロック信号発生部３８は、第１の水晶発振器（例
えば、２２ＭＨｚの発振周波数を有する）３８ｃと、第
２の水晶発振器３８ｄ（例えば、２ＭＨｚの発振周波数
を有する）と、第１のスイッチ３８ｅと、第２のスイッ
チ３８ｆとからなる。
【００３６】マイクロコンピュータ３１は、ＣＤプレー
ヤの動作状態に応じて、クロック信号発生部３８に制御
信号を供給し、第１のスイッチ３８ｅをオンかつ第２の
スイッチ３８ｆをオフになるように制御して、第１の水
晶発振器３８ｃの２２ＭＨｚ周波数出力を初期値のクロ
ック信号としてサーボ部３２及びＤＳＰ部３３に供給し
たり、第１のスイッチ３８ｅをオフかつ第２のスイッチ
３８ｆをオンになるように制御して、第２の水晶発振器
３８ｄの２ＭＨｚ周波数出力を最低値のクロック信号と
してサーボ部３２及びＤＳＰ部３３に供給したりして、
クロック信号の周波数を可変制御することができる。
ヤの動作状態に応じて、クロック信号発生部３８に制御
信号を供給し、第１のスイッチ３８ｅをオンかつ第２の
スイッチ３８ｆをオフになるように制御して、第１の水
晶発振器３８ｃの２２ＭＨｚ周波数出力を初期値のクロ
ック信号としてサーボ部３２及びＤＳＰ部３３に供給し
たり、第１のスイッチ３８ｅをオフかつ第２のスイッチ
３８ｆをオンになるように制御して、第２の水晶発振器
３８ｄの２ＭＨｚ周波数出力を最低値のクロック信号と
してサーボ部３２及びＤＳＰ部３３に供給したりして、
クロック信号の周波数を可変制御することができる。
【００３７】この構成においても、ＣＤプレーヤにおけ
るクロック制御式動作部が休止状態にある時はクロック
周波数を最低値まで下げるように制御するので、消費電
力が低くなる。
るクロック制御式動作部が休止状態にある時はクロック
周波数を最低値まで下げるように制御するので、消費電
力が低くなる。
【００３８】以上、本発明の各実施の形態について説明
したが、本発明はこれらに限らず種々の変形、応用が可
能である。例えば、本発明は、ノートタイプ、ディスク
トップタイプ等のいずれのタイプのパソコンにも適用可
能であり、また、ＣＤプレーヤ以外の記録媒体再生装置
例えばＭＤ（ミニディスク）プレーヤ等にも適用可能で
ある。さらにＩ／Ｏバス４を構成する各バス５，６，
８，９，１０には、それぞれ上述したような各Ｉ／Ｏデ
バイスが接続されているが、これらのバスは、任意に設
けることができると共に、各Ｉ／Ｏデバイスについても
任意に設定することができる。
したが、本発明はこれらに限らず種々の変形、応用が可
能である。例えば、本発明は、ノートタイプ、ディスク
トップタイプ等のいずれのタイプのパソコンにも適用可
能であり、また、ＣＤプレーヤ以外の記録媒体再生装置
例えばＭＤ（ミニディスク）プレーヤ等にも適用可能で
ある。さらにＩ／Ｏバス４を構成する各バス５，６，
８，９，１０には、それぞれ上述したような各Ｉ／Ｏデ
バイスが接続されているが、これらのバスは、任意に設
けることができると共に、各Ｉ／Ｏデバイスについても
任意に設定することができる。
【００３９】
【発明の効果】本発明によれば、機器性能を下げずに消
費電力を低下させることができ、特にポータブル電子機
器の動作時間を延ばすことができる。さらに、電子機器
に搭載されているＣＰＵや主要ＩＣの発熱量も下げるこ
とができ、安定動作が期待される。
費電力を低下させることができ、特にポータブル電子機
器の動作時間を延ばすことができる。さらに、電子機器
に搭載されているＣＰＵや主要ＩＣの発熱量も下げるこ
とができ、安定動作が期待される。
【図１】本発明の第１の実施の形態の電子機器となるパ
ソコンの要部ブロック図である。
ソコンの要部ブロック図である。
【図２】図１のブロック図におけるクロック周波数制御
処理を説明するフローチャートである。
処理を説明するフローチャートである。
【図３】本発明の第２の実施の形態の電子機器となるＣ
Ｄプレーヤの要部ブロック図である。
Ｄプレーヤの要部ブロック図である。
【図４】本発明の第３の実施の形態の電子機器となるＣ
Ｄプレーヤの要部ブロック図である。
Ｄプレーヤの要部ブロック図である。
１ クロック信号発生部 １ａ 基準クロック部 １ｂ ＰＬＬ部 ２ ＣＰＵ（制御手段でかつクロック制御式動作部
の１つ） ３ ローカルバス（制御式動作部） ４ Ｉ／Ｏバス ５ ＡＧＰバス ６ ＰＣＩバス ８ ＩＳＡバス １０ ＩＤＥバス １１ ノースブリッジ（バス アービター） １２ サウスブリッジ（バス アービター） ３１ マイクロコンピュータ（制御手段） ３２ サーボ部 ３３ ＤＳＰ部 ３８ クロック信号発生部 ３８ａ 基準クロック部 ３８ｂ ＰＬＬ部 ３８ｃ 第１の水晶発振器 ３８ｄ 第２の水晶発振器
の１つ） ３ ローカルバス（制御式動作部） ４ Ｉ／Ｏバス ５ ＡＧＰバス ６ ＰＣＩバス ８ ＩＳＡバス １０ ＩＤＥバス １１ ノースブリッジ（バス アービター） １２ サウスブリッジ（バス アービター） ３１ マイクロコンピュータ（制御手段） ３２ サーボ部 ３３ ＤＳＰ部 ３８ クロック信号発生部 ３８ａ 基準クロック部 ３８ｂ ＰＬＬ部 ３８ｃ 第１の水晶発振器 ３８ｄ 第２の水晶発振器
Claims (8)
- 【請求項１】 クロック信号発生部と、該クロック信号
発生部からのクロック信号に基づいて動作するクロック
制御式動作部を有する電子機器であって、上記クロック
制御式動作部が休止状態にある時には上記クロック信号
発生部からのクロック信号周波数が低くなるように制御
する制御手段を備えたことを特徴とする電子機器。 - 【請求項２】 前記制御手段を、クロック信号周波数を
前記クロック制御式動作部の動作状態時に対応する初期
値から休止状態に対応する最低値まで下げるように制御
するものとしたことを特徴とする請求項１記載の電子機
器。 - 【請求項３】 前記クロック制御式動作部をＣＰＵ及び
ローカルバスで構成し、かつ前記制御手段を上記ＣＰＵ
としたパソコンであることを特徴とする請求項１または
２記載の電子機器。 - 【請求項４】 前記クロック制御式動作部を前記ＣＰＵ
及び前記ローカルバス並びにＩ／Ｏバスで構成し、かつ
前記制御手段を前記ＣＰＵまたはバス アービターで構
成したことを特徴とする請求項３記載の電子機器。 - 【請求項５】 前記Ｉ／Ｏバスを、ＡＧＰバス及びＰＣ
Ｉバス及びＩＳＡバス並びにＩＤＥバスのうちの少なく
とも１つとしたことを特徴とする請求項４記載の電子機
器。 - 【請求項６】 前記クロック制御動作部をサーボ部及び
ＤＳＰ部で構成した記録媒体再生装置であることを特徴
とする請求項１または２記載の電子機器。 - 【請求項７】 前記クロック信号発生部を、基準クロッ
ク部及びＰＬＬ部から構成し、上記ＰＬＬ部を、上記基
準クロック部から供給される基準クロック信号に基づい
て、異なる周波数を有する複数のクロック信号を発生す
るものとしたことを特徴とする請求項１から６のいずれ
か１項記載の電子機器。 - 【請求項８】 前記クロック信号発生部を発振周波数の
異なる複数の水晶発振器を有するものとし、前記制御手
段を前記クロック制御式動作部に上記複数の水晶発振器
を切り換え接続するものとしたことを特徴とする請求項
１から６のいずれか１項記載の電子機器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10321838A JP2000148279A (ja) | 1998-11-12 | 1998-11-12 | 電子機器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10321838A JP2000148279A (ja) | 1998-11-12 | 1998-11-12 | 電子機器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000148279A true JP2000148279A (ja) | 2000-05-26 |
Family
ID=18137002
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10321838A Pending JP2000148279A (ja) | 1998-11-12 | 1998-11-12 | 電子機器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000148279A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2367470A (en) * | 2000-08-18 | 2002-04-03 | Hynix Semiconductor Inc | Low power audio processor |
| JP2002217689A (ja) * | 2001-01-17 | 2002-08-02 | Sanyo Electric Co Ltd | 周波数可変ｒｃ発振器及びマイクロコンピュータ |
| JP2005168066A (ja) * | 2002-01-11 | 2005-06-23 | Piedekku Gijutsu Kenkyusho:Kk | 電子機器 |
| JP2008532143A (ja) * | 2005-02-24 | 2008-08-14 | クゥアルコム・インコーポレイテッド | より高い周波数アービターを介してサイクルあたり複数のバスアービトレーションを有するスイッチマトリクスシステム |
| JP2009282998A (ja) * | 2009-07-13 | 2009-12-03 | Fujitsu Ltd | クロック制御装置及びその記録媒体 |
| JP2010252042A (ja) * | 2009-04-15 | 2010-11-04 | Ricoh Co Ltd | 無線通信装置、無線通信方法及びプログラム |
-
1998
- 1998-11-12 JP JP10321838A patent/JP2000148279A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2367470A (en) * | 2000-08-18 | 2002-04-03 | Hynix Semiconductor Inc | Low power audio processor |
| US6741961B2 (en) | 2000-08-18 | 2004-05-25 | Hyundai Electronics Industries Co., Ltd. | Low power audio processor that multiplexes component distribution signals |
| GB2367470B (en) * | 2000-08-18 | 2004-11-24 | Hynix Semiconductor Inc | Low power audio processor |
| JP2002217689A (ja) * | 2001-01-17 | 2002-08-02 | Sanyo Electric Co Ltd | 周波数可変ｒｃ発振器及びマイクロコンピュータ |
| JP2005168066A (ja) * | 2002-01-11 | 2005-06-23 | Piedekku Gijutsu Kenkyusho:Kk | 電子機器 |
| JP4453017B2 (ja) * | 2002-01-11 | 2010-04-21 | 有限会社ピエデック技術研究所 | 水晶ユニットの製造方法 |
| JP2008532143A (ja) * | 2005-02-24 | 2008-08-14 | クゥアルコム・インコーポレイテッド | より高い周波数アービターを介してサイクルあたり複数のバスアービトレーションを有するスイッチマトリクスシステム |
| JP2011090689A (ja) * | 2005-02-24 | 2011-05-06 | Qualcomm Inc | より高い周波数アービターを介してサイクルあたり複数のバスアービトレーションを有するスイッチマトリクスシステム |
| JP2010252042A (ja) * | 2009-04-15 | 2010-11-04 | Ricoh Co Ltd | 無線通信装置、無線通信方法及びプログラム |
| JP2009282998A (ja) * | 2009-07-13 | 2009-12-03 | Fujitsu Ltd | クロック制御装置及びその記録媒体 |
| JP4517006B2 (ja) * | 2009-07-13 | 2010-08-04 | 富士通株式会社 | クロック制御装置及びその記録媒体 |
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