JP2531918B2 - 分散プログラマブル優先順位ア―ビトレ―ション方法およびシステム - Google Patents

分散プログラマブル優先順位ア―ビトレ―ション方法およびシステム

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JP2531918B2 JP5039810A JP3981093A JP2531918B2 JP 2531918 B2 JP2531918 B2 JP 2531918B2 JP 5039810 A JP5039810 A JP 5039810A JP 3981093 A JP3981093 A JP 3981093A JP 2531918 B2 JP2531918 B2 JP 2531918B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、多重処理コンピュータ
システムに関し、特に、共通通信バス上で通信を行う複
数のプロセッサから１つのプロセッサを選択することに
関する。
【０００２】
【従来の技術】多重処理技法は計算システムで広く用い
られている。本質的には、多重処理システムは実質的に
互いに独立してオペレートする複数の処理装置を採用し
ている。よって、その計算システムは種々の異なるタス
クを同時に行うことができる。
【０００３】複数のプロセッサは、入力、処理、および
記憶域を、出力とともに有する完全に独立なコンピュー
ティング・システムを、各プロセッサに供給するのでは
なく、単一の通信バスにより相互結合されている。
【０００４】コンピュータシステムでは、回路パッケー
ジング、技術、コスト、およびシステムパフォーマンス
を設計上トレードオフした結果、共有バスをインプリメ
ントして、情報、例えば、データ、コマンド、または他
のメッセージのような情報を転送している。同様の機能
およびバス優先順位を有する幾つかの装置を相互結合す
る高速並列バスを利用するシステムでは、各装置にバス
アクセスを充分割り振り、バス利用効率すなわちバンド
幅を平衡させることが必要である。また、最適化オペレ
ーションを行うため、共有バスへのアクセスに際して全
ての装置に対する平均待ち時間をできる限り短くする必
要がある。さらに、最適化パフォーマンスにとって必要
なことであるが、共有バスへのアクセス優先順位を判定
するアービトレーション機構は、特に、論理レベルの遷
移により、できる限り速く次の装置の認可を計算する必
要がある。
【０００５】
【発明が解決しようとする課題】プロセッサを選択して
バスにアクセスする従来技術は、一般的に、結合論理素
子および順次論理素子を個々に使用しているため、非常
に複雑でかつ使いずらかった。さらに、このような従来
技術は、オペレーションの柔軟性が比較的少なく、よっ
て、このような装置が特定の偶発要因に適応できる能力
には限界がある。例えば、多くのシステムでそうである
が、特別な記憶装置要求、例えば、要求プロセッサが単
一の記憶サイクルを超えるサイクルを含む記憶装置アク
セスを必要とするマルチサイクル要求のような要求によ
り、ルーチン優先順位スキームをだめにすることができ
る。他の特別な優先順位要求は、「スーパ優先順位」要
求、例えば、他の記憶装置アクセスを除外するようにパ
フォームしなければならない記憶装置リフレッシュサイ
クルのような要求を含む。ディスクリートなコンポーネ
ントを採用している従来技術は、非常に複雑な回路を含
まないので、このような非ルーチン記憶装置要求に適応
することができない。
【０００６】通常のバスアービトレーションスキームで
は、固定され変化しない優先順位スキームが使用装置に
インプリメントされるのが一般的である。プログラマブ
ルでないハードウェアロジックでは、固定されかつ変化
しない優先順位構造で入力要求シグナルとして機能する
バス使用認可シグナルが生成される。このようなスキー
ムは柔軟性に欠ける。というのは、優先順位構造がロジ
ックハードウェアに組み込まれるからである。しかも、
アービトレーション回路を再設計する以外には、異なる
アプリケーションや、変化するシステム構成および要求
負荷に適応する術がないからである。
【０００７】従来例では、プログラマブル・アービトレ
ーション機構、すなわち、使用している装置の総体的な
優先順位がレジスタのような記憶装置の内容により示さ
れ、よって、その優先順位をそのレジスタ内容再プログ
ラムにより変化させることができるプログラマブル・ア
ービトレーション機構を提供することにより、このよう
な制限を緩和しようとした。
【０００８】１つのレベルでプログラマブルであるが、
これらの機構はマルチプロセッサ・コンピュータシステ
ムの要求に応えなかった。しかも、これらの機構は他の
バス指向ディジタルシステムであって、柔軟で、プログ
ラマブルで、クラス指向優先順位スキームを要求するシ
ステムの要求に応えなかった。このようなシステムで
は、通常、使用している装置はクラスに分割される。各
クラスは異なる優先順位を有し、あるクラス内の装置は
同一の優先順位を有し、一般的に、ラウンドロビン、機
会均等方式で、バスのアクセスがスケジューリングされ
る。従来のプログラマブルなアービトレーション機構
は、伝統的に、このような種々の優先順位判定方式であ
ってかつ優先順位判定方式を組み合わせたものに適合す
るだけの柔軟性を持っていない。よって、従来のアービ
トレーション機構は、種々のアービトレータ・アプリケ
ーションと、使用している装置の構成と、装置応答時間
要件のような変化する要求に応えることができなかっ
た。
【０００９】典型的なマルチプロセッサ環境では、複数
のプロセッサを接続するため、共通バックプレーンバス
を採用している。中央プロセッサに割り込むため、各装
置は割り込みシグナルを中央プロセッサに送信しなけれ
ばならない。パッケージに制約があるので、専用割り込
み線を設けるのは難しい。割り込みスキームは、多くの
場合、コンピュータ化されたシステム内のデータへのア
クセスを制御するために、これまでは、インプリメント
されていた。プログラマブルであるとともに、固定され
た優先割り込みシステムは利用可能である。データ獲得
レートが、プロセッサが速くなり３２ビットプロセッサ
が現れるとともに増加すると、より速い優先割り込みス
キームが必要になっている。専用割り込み線と、関連す
る集積回路のピンを省くのに必要なものは、バックプレ
ーンバスを用いるバス割り込み技法である。そのバスに
アクセスしようとする装置は、まず、優先順位をそのバ
ス上にブロードキャストし、ついで、割り込みメッセー
ジを送信する。
【００１０】また、集中アービトレーションスキームの
従来例では普通であるが、中央アービトレータはどのモ
ジュールがバス使用を次に受信することになるかを判定
する。これは標準的な方法であり、単一障害点（ＰＯ
Ｆ）（すなわち、中央アービトレータに障害が発生する
と、全ての動きが止まる）という不利な点を有する。こ
のことは、宇宙プロジェクト、銀行業務、および中央ア
ービトレーションスキームを用いることができない重要
な産業工程のようなフォールトトレランスシステムでは
受け入れられないことである。
【００１１】必要なのは、従来例で遭遇する問題を解決
する分散プログラマブル優先順位スキームである。
【００１２】本発明の目的はプログラマブル優先順位ス
キームを提供することにある。
【００１３】本発明の他の目的は個々の通信モジュール
が共通バスを得ようとする分散アービトレーションスキ
ームを提供することにある。
【００１４】本発明のさらに他の目的は別に割り込み線
を用いない分散プログラマブル優先順位スキームを提供
することにある。
【００１５】本発明のさらにまた他の目的は種々の集積
回路装置技法と両立するアービトレーションスキームを
提供することにある。
【００１６】
【課題を解決するための手段】これらの目的およびその
他の目的は、通信バスに対する分散アービトレーション
スキームにより達成することができ、同様に、このスキ
ームにより本発明の特徴および効果を奏することができ
る。
【００１７】複数のバスインタフェースモジュールは、
モジュールの間でどのモジュールに次のバス使用を認可
するかを判定する。そのプロトコルは、共通のマイクロ
プロセッサバックプレーンバスインタフェースであり、
多重処理と、共用メモリと、メモリマッピングと、入出
力オペレーションをサポートする。そのプロトコルの特
徴は、プログラマブルな優先順位をバスシステムオペレ
ーションの間で変更することができることにある。その
スキームはバスへの割り込みを処理し、よって、個々の
割り込み線を除去する。そのスキームをＣＭＯＳ技法に
インプリメントすることができ、他の集積回路装置技法
と比較することができる。
【００１８】次のようにすることができる。
【００１９】１）本発明に係る方法は、共通バスと、該
共通バスに接続された複数のユーザとを含み、前記ユー
ザはそれぞれ前記ユーザが前記共通バスにアクセスする
必要のある要求ユーザであることを示す要求シグナルを
供給する手段を含むシステムにて優先順位を判定する方
法において、連続するクロックサイクルの間に各ユーザ
がその優先順位ビットをブロードキャストするステップ
と、前記優先順位ビットと各ユーザの各ブロードキャス
トビットとを比較するステップと、各ユーザに対してそ
の優先順位ビットを判定するステップと、最高位優先順
位を有するユーザが共通バスへのアクセスを要求し、次
のバストランザクション期間でそのバスのアクセスを受
け取るステップとを備えたことを特徴とする。
【００２０】２）本発明に係るシステムは、共通バス
と、該共通バスに接続された複数のユーザとを含み、前
記ユーザはそれぞれ前記ユーザが前記共通バスにアクセ
スする必要のある要求ユーザであることを示す要求シグ
ナルを供給する手段と、前記共通バスへのアクセスに際
して優先順位を判定する装置とを含むシステムにおい
て、ユーザの間で優先順位ビットを伝送するブロードキ
ャスト手段と、ユーザの間で最優先ユーザを判定する比
較手段と、そのバスを要求しているユーザのうちの最優
先順位を有するユーザにアクセスを認可する手段とを備
えたことを特徴とする。
【００２１】３）上記２）に記載のシステムにおいて、
ＣＭＯＳ集積回路ドライバを用いて前記共通バスをドラ
イブすることを特徴とする。
【００２２】
【実施例】典型的には、マイクロプロセッサはマルチプ
ロセッサ環境でオペレートする。その環境では、所定の
プロセッサの優先順位は、特定の時点で、プロセッサが
パフォームするタスクがどのようなタスクかにより判定
される。動的にタスクをプロセッサに割り当てることが
できるので、優先順位はタスクにより変化するととも
に、時間の経過とともに変化する。図１に示すブロック
図はコンピュータ１０により形成される典型的なマルチ
プロセッサ環境を示す。コンピュータシステム１０はＣ
ＰＵ１２および１４、記憶装置（１６および１８により
表す）、入出力装置２０および２２、補助プロセッサ２
４、およびアプリケーション指定装置２６を含み、これ
らは密結合バックプレーンバス３０に接続されており、
入出力装置２０および２２に外部インタフェースが接続
されている。バックプレーンバス３０はデータ転送機
能、制御またはステータス機能、ホストインタフェース
機能、および工場検査インタフェースを含むことができ
る。
【００２３】本発明を図２に示すタイミング図により説
明する。図２はコンピュータ装置をバックプレーンバス
３０に接続する８つのバスインタフェース装置モジュー
ルを示す。サイクル０では、バックプレーンバスは使用
されない。どのモジュールもそのバス要求線（ＢＲＱ）
をアサートしない。同様に、どのモジュールもバスエン
ゲージ線ＢＥ＊をアサートしない。次のサイクル、すな
わち、サイクル１では、モジュール１，３，および４は
それらのＢＲＱ線をアサートすることによりそのバスの
制御を獲得しようとする。一意のＢＲＱ線が各モジュー
ルに割り当てられる。１つのモジュールはＢＲＱ線をア
サートしてバスを要求し、他の全てのモジュールはバス
要求が行われたという通知を受信する。
【００２４】ＢＲＱ１，ＢＲＱ３，およびＢＲＱ４上の
バス要求シグナルは、全てのモジュールにより受信され
る。各モジュールはこれらのシグナルを処理し、どのモ
ジュールが最高位最優先順位を有するかを判定する。各
モジュールは他の全てのモジュールの優先順位を知って
おり、全てのモジュールはどのモジュールがバス使用に
対する優先順位を受信すべきかを同様に判定することに
なる。図２では、モジュール１が最高位優先順位を有す
るものと仮定する。よって、モジュール１はサイクル１
の間そのバスの制御を獲得する。
【００２５】サイクル２では、モジュール１はバスエン
ゲージ線ＢＥ＊をアサートし、そのバスが今ビジーであ
ることを示す。モジュール１を含む各モジュールは、一
意のＢＲＱ線上にその優先順位ビットのブロードキャス
トを開始する。例えば、モジュール１は、図２に示すよ
うに、その優先順位ビットをＢＲＱ１上にブロードキャ
ストする。図には６つの優先順位ビットを示す。優先順
位ビットの実際の数はそのシステムのアプリケーション
により決定されることになる。各モジュールは遷移から
遷移までの間その優先順位ビットを変更することができ
ることに注意すべきである。例えば、サイクル２から始
まる６つの優先順位ビットは、サイクル１０から始まる
６つの優先順位ビットとは異なる。
【００２６】図２はアービトレーション線のみを示す。
アドレス／データ線のような他の可能な線は図示してい
ない。モジュールがそれらの優先順位ビットをアービト
レーション線上にブロードキャストしている間、現行の
マスタまたはモジュールであって、そのバス線使用の優
先順位を有するもの、すなわち、この場合は、モジュー
ル１は、他のバス線を用いてそのバストランザクション
を行う。例えば、これは、キャッシュメモリ線をグロー
バルメモリモジュールから読み取ることができたかも知
れない。従って、優先順位ビットをブロードキャストす
ることは、この分散プログラマブルアービトレーション
スキームを非常に効率的にする正規のバストランザクシ
ョンとのインタフェースとはならない。
【００２７】サイクル３からサイクル７まで、図２に示
すように、モジュールはそれらの優先順位ビットを各Ｂ
ＲＱ線上にブロードキャストする。現マスタ、すなわ
ち、モジュール１は他のバス線の上でそのトランザクシ
ョンを続行する。
【００２８】サイクル８では、優先順位ビットをブロー
ドキャストした後、次にバス使用を必要とする任意のモ
ジュールはそのＢＲＱ線をアサートすることになる。図
２に示すように、モジュール３および４のみがそのバス
の使用を必要とし、ＢＲＱ３およびＢＲＱ４のみがサイ
クル８でアサートされる。トランザクションが完了する
まで、モジュール１がそのトランザクションを続行して
いるときは、モジュール１がそのバスの制御を有する。
この例では、モジュール１のトランザクションがこのサ
イクルで完了するものと仮定する。
【００２９】ついで、サイクル９では、そのＢＥ＊線を
解放し、そのバスが今解放されていることを示す。モジ
ュール３および４は、サイクル２ないしサイクル７の間
でブロードキャストされた優先順位ビットを用いて、そ
のバスに対して競合する。モジュール３の優先順位の方
が高いものと仮定すると、モジュール３がそのバス制御
を獲得する。サイクル１０では、モジュール３はＢＥ＊
線をアサートして、そのバスが今ビジーであることを示
す。全てのモジュールは、システムオペレーションの
間、動的にプログラムすることにより変更可能な優先順
位ビットのブロードキャストを開始する。そして、新し
いバストランザクション期間が開始される。
【００３０】本発明をインプリメントするため、プロト
コル処理が各モジュール内で行われ、受信された優先順
位ビットから、他のモジュールより高い優先順位ビット
を有するか否かを判定する。例えば、図２に示すよう
に、モジュール３は優先順位ビットをサイクル２ないし
サイクル７の間にモジュール４から受信する。モジュー
ル３は、サイクル８の終りまでに、モジュール４より高
い優先順位を有するか否かを判定する必要がある。この
判定は、排他的ＯＲゲートと、優先順位ラッチと呼ばれ
る１ビットラッチのみを用いて行う。サイクル２の間で
は、モジュール４からの第１優先順位ビットと、モジュ
ール３に対する第１優先順位ビットとが、図３に示すよ
うに、排他的ＯＲ演算される。優先順位判定の真理値表
を表１に示す。
【００３１】
【表１】
【００３２】２つのケースがある。ケース１では、排他
的ＯＲゲートの出力は０に等しい。そのため、モジュー
ル３および４はそれらの第１ビット（最高位ビット）に
等しい優先順位を有する。モジュール３とモジュール４
の間の優先レベルは判定されない。次のサイクルでは、
第２の高位ビットが比較される。
【００３３】ここで、モジュール３および４の優先順位
は等しくなく、排他的ＯＲゲート４０の出力は１であ
る。この出力を用いて優先順位ラッチ４４はＸ、すなわ
ち、モジュール４からのビットを記憶することができ
る。一度、優先順位ビットが優先順位ラッチ４４に記憶
されると、最早、さらに比較する必要はない。ｘという
値はどのモジュールのほうが優先順位が高いかを示す。
ここで、モジュール３の方がモジュール４より優先順位
が高い。さらに続けていくと、優先順位判定は８サイク
ルの終りまで行うことができる。そのバス上のＮ個のモ
ジュールに関していうと、各モジュールは優先順位を判
定するためのＮ−１個の簡単な回路を有する。
【００３４】次のトランザクションの間にそのバスを受
け取るマスタがどのモジュールかを、各モジュールが判
定するには、さらに別の情報を判定しなければならな
い。例えば、図２に示すように、サイクル９の間では、
バス線ＢＥ＊はハイ（ｈｉｇｈ）であり、そのバスが解
放されていることを示す。そして、モジュール３および
４はそのバスに対して競合することができる。あるモジ
ュールがバスを要求し、しかも、そのバスを要求してい
る他のモジュールより高い優先順位を有する場合、その
モジュールは次のバスマスタになることになる。これら
の入力はＢＲＱ線上または優先順位ラッチ４４上のいず
れかにあるので、各モジュール内のＡＮＤゲート４６、
およびインバータ４８，５０を用いて、そのモジュール
が次のバスマスタになることになるか否かを判定する。
【００３５】通信バスの典型的なドライバは図４に示す
ようにバイポーラオープンコレクタドライバである。終
端抵抗５２を介して電力を供給する電源５０を示す。各
バスインタフェースモジュール５４，５６，および５８
には、バイポーラオープンコレクタドライバがある。こ
のようにすると、図５に示すようなＮＯＲゲートが得ら
れる。オープンコレクタにすると、ドライバ当たり７０
ミリアンペアという電流が流れるが、オープンコレクタ
・ドライバ・スキームは放射線に対して堅牢ではないこ
とから、オープンコレクタは宇宙アプリケーションで用
いることができない。必要なものはＣＭＯＳドライバで
ある。これは消費電力が小さく、しかも放射線に対して
堅牢であるからである。
【００３６】ＣＭＯＳトランジスタを単に通信バスドラ
イバとして用いると、図６に示すように、トランジスタ
６４および６６、または６８および７０に起因するダイ
アゴナル（diagonal）駆動という問題が生じる。これは
短絡と似たようなもので、これらのトランジスタにダメ
ージを与える虞がある。
【００３７】この駆動問題の解決法を図７に示す。図７
にはＢＲＱ０線８０を示す。ＢＲＱ０線に接続されてい
るのは終端抵抗８２と第０ないし第７モジュールであ
る。第０ないし第７モジュールは同様の構成を有するイ
ンバータをドライバとして用いているので、図７には、
第０モジュールのインバータの構成のみを明示し、第１
ないし第７モジュールのインバータの構成は省略してあ
る。第０ないし第７モジュールは同様の構成を有するイ
ンバータをドライバとして用いているので、ドライバに
起因するダイアゴナル駆動問題は生じない。これらのド
ライバはゲインが高く、消費電力が小さく、放射線に対
して堅牢である。
【００３８】図示したものはプログラマブル分散優先順
位アービトレーションスキームであり、そのスキームは
割り込み線を除去し、ＣＭＯＳのような種々の集積回路
装置を用いることができる。
【００３９】特定の実施例を説明したが、本発明の精神
を逸脱することなく変更することができることは当業者
にとって当然である。
【００４０】
【発明の効果】以上説明したように、本発明によれば、
上記のように構成したので、プログラマブル優先順位ス
キームを提供することができ、通信モジュールが共通バ
スを得ようとする分散アービトレーションスキームを提
供することができる。また、本発明によれば、別に割り
込み線を用いない分散プログラマブル優先順位スキーム
を提供することができ、種々の集積回路装置技法と両立
するアービトレーションスキームを提供することができ
る。
【図面の簡単な説明】
【図１】典型的なマイクロプロセッサを示すブロック図
である。
【図２】本発明に係る分散プログラマブル優先アービト
レーションスキームの８つの装置のタイミング図であ
る。
【図３】優先順位を取り出すのに用いられる組み合わせ
ロジックの略図である。
【図４】通信バスに供給するドライブシグナルを生成す
る回路図である。
【図５】通信バスに供給するドライブシグナルを生成す
る回路図である。
【図６】通信バスに供給するドライブシグナルを生成す
る回路図である。
【図７】通信バスに供給するドライブシグナルを生成す
る回路図である。
【符号の説明】
１０ コンピュータシステム １２，１４ ＣＰＵ １６，１８ 記憶装置 ２０，２２ Ｉ／Ｏ ２４ 補助プロセッサ ２６ アプリケーション指定装置 ３０ バックプレーンバス ３２ 外部インタフェース

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】 共通バスと、該共通バスに接続された複
    数のユーザとを含み、前記ユーザはそれぞれ前記ユーザ
    が前記共通バスにアクセスする必要のある要求ユーザで
    あることを示す要求シグナルを供給する手段を含むシス
    テムにて優先順位を判定する方法において、 連続するクロックサイクルの間に各ユーザがその優先順
    位ビットをブロードキャストするステップと、 前記優先順位ビットと各ユーザの各ブロードキャストビ
    ットとを比較するステップと、 各ユーザに対してその優先順位ビットを判定するステッ
    プと、 最高位優先順位を有するユーザが共通バスへのアクセス
    を要求し、次のバストランザクション期間でそのバスの
    アクセスを受け取るステップとを備えたことを特徴とす
    る方法。
  2. 【請求項２】 共通バスと、該共通バスに接続された複
    数のユーザとを含み、前記ユーザはそれぞれ前記ユーザ
    が前記共通バスにアクセスする必要のある要求ユーザで
    あることを示す要求シグナルを供給する手段と、前記共
    通バスへのアクセスに際して優先順位を判定する装置と
    を含むシステムにおいて、 ユーザの間で優先順位ビットを伝送するブロードキャス
    ト手段と、 ユーザの間で最優先ユーザを判定する比較手段と、 そのバスを要求しているユーザのうちの最高位優先順位
    を有するユーザにアクセスを認可する手段とを備えたこ
    とを特徴とするシステム。
  3. 【請求項３】 ＣＭＯＳ集積回路ドライバを用いて前記
    共通バスをドライブすることを特徴とする請求項２に記
    載のシステム。
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