JPH04335457A - バスアービトレーション・システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、バス結合型マルチプロ
セッサ・システムのバス獲得優先権に関するもので、特
にバス上に接続されるモジュールがすべてバスマスタと
なり得るようなスプリット（Ｓｐｌｉｔ　）バスにおけ
る優先順位の決定方式に係わるものである。

【０００２】

【従来の技術】従来より、バス結合型マルチプロセッサ
・システムでは、単一バスに多数のプロセッサが接続さ
れているため、バスを使用するにあたってバス権獲得の
ための調停を行う必要性がある。その調停は、あらかじ
め決められた優先順位にしたがって行われ、新たなバス
マスタが決定される。この優先順位にはあらかじめ固定
された優先順位に従ってバスマスタが決定される固定方
式と現在のマスタが次に行われる調停では最下位の順位
となり、バス権獲得順位を動的に変化させるラウンドロ
ビン方式とがある。マルチプロセッサ構成のシステムで
はタスクが各プロセッサに分割されて実行されるので、
なるべくバス獲得優先順位は公平でなければならない。 したがって、ラウンドロビン方式の方が有利であると考
えられる。

【０００３】

【発明が解決しようとする課題】しかしながら、プロセ
ッサのリード要求に対し共有メモリがスレーブとして即
座に応答するようなＮｏｎ−Ｓｐｌｉｔ　バスにおいて
は、共有メモリがバス使用権を獲得する必要がなく、ラ
ウンドロビン方式の優位性は成立するが、リード要求に
対しそのレスポンスをすぐに返さないＳｐｌｉｔ　バス
においては次のような問題がある。スプリットバスとは
リード要求とそれに対するレスポンスとが分離し、その
間に他のバルス・アクセスが生じてもよいバスである。 このスプリットバスを採用することにより、プロセッサ
はバスを占有した状態で入出力（Ｉ／Ｏ）装置やメモリ
などの、プロセッサに比べて動作の遅いモジュールの応
答を待機する必要がなくなるので、バス使用効率を向上
させることができる。このスプリットバスは高速マルチ
プロセッサ・システムで注目されている技術である。ス
プリットバスを構成するには共有メモリもバスマスタと
なり得るバス・コントローラを介してバスに接続しなけ
ればならない。

【０００４】スプリットバスにおいては、ラウンドロビ
ン方式のようなすべてのバスマスタに公平なプロトコル
が最適とは言えない。その理由は次の通りである。通常
バス結合型マルチプロセッサ・システムは各プロセッサ
にキャッシュ・メモリをそれぞれ装備させることによっ
てアクセスタイムの改善を図ると共に、共有メモリへの
バス競合をできるだけ避ける構成をとっている。しかし
、キャッシュにミスした場合など共有メモリへのアクセ
スは依然として存在する。さらに、プロセッサ数が増加
すると共有メモリへの要求は集中する。このような時、
ラウンドロビン方式ではバス権を一旦獲得すると優先順
位が最下位に落ちるので、バス使用要求の多発する共有
メモリはなかなかレスポンスを返すことができなくなる
状況に陥る。共有メモリからのレスポンスが遅いと、そ
のレスポンスが返ってくるまでプロセッサは待機してい
るので、パフォーマンスも低下する。

【０００５】本発明の目的は、このような点に鑑みてな
されたもので、スプリットバスにおいてプロセッサが接
続されているバスコントローラ間での優先順位は公平さ
を保つと共に、アクセスの集中する共有メモリ・バスコ
ントローラのバス権獲得率を向上させることのできるバ
スアービトレーション・システムを提供することにある
。

【０００６】

【課題を解決するための手段】このような目的を達成す
るために、本発明は、スプリットバス形式のシステムバ
スに、複数個のプロセッサがシステムバスとのインタフ
ェースを備えたバスコントローラを介してそれぞれ接続
されると共に、共有メモリがメモリのインタフェースと
システムバスのインタフェースを備えたバスコントロー
ラを介して前記システムバスに接続された構成の単一バ
ス結合型のマルチプロセッサ・システムにおいて、前記
プロセッサに接続される各バスコントローラでは、バス
使用要求がある場合にはバス使用要求を前記システムバ
スに送出すると共に、システムバスよりバス使用要求信
号が来たときにはラウンドロビン方式を用いてバス権獲
得優先順位を決定し、マスタになったバスコントローラ
は前記システムバスに出力する承認信号をアサートし、
共有メモリに接続されるバスコントローラは、システム
内でのバス獲得権優先順位が最高位に固定されるように
したことを特徴とする。

【０００７】

【作用】共有メモリに接続されるバスコントローラはシ
ステム内でのバス獲得権の優先順位を最高位に固定する
。プロセッサにそれぞれ接続される各バスコントローラ
については、ラウンドロビン方式に基づいてバス権獲得
優先順位を決定する。これにより、プロセッサ間のバス
権獲得機会は均等でありながらも、システムバスへのア
クセス要求が最も頻繁に発生する共有メモリのバス権の
獲得率を向上させることができる。

【０００８】

【実施例】以下図面を参照して本発明を詳細に説明する
。図１は本発明に係るバス・アービトレーション方法を
実現するためのマルチプロセッサ・システムの一実施例
構成図である。このシステムはｎ個のモジュール＃１〜
＃ｎがスプリットバス３０に接続されている様子を示す
図である。図において、１０１　〜１０ｎ−１　はＩＤ
（例えばスロット番号など）が＃１〜＃（ｎ−１）　の
プロセッサであり、１０ｎは共有メモリ１０ｎである。 これらのプロセッサおよび共有メモリはそれぞれバスコ
ントローラ２０１　〜２０ｎを介してスプリットバス３
０に接続されている。各バスコントローラは、プロセッ
サに対するインタフェースであるプロセッサ・インタフ
ェース２１１　，．．．２１ｎ−１　を有しているもの
（＃１〜＃（ｎ−１）　）と、共有メモリ１０ｎに対す
るインタフェースであるメモリ・インタフェース２１ｎ
　を所有しているものとがある。また、各バスコントロ
ーラは、バス・アービターとシステムバス・インタフェ
ースとをそれぞれ有している。各バス・アービター２３
１　，２３２　，．．．２３ｎ　は同一構成であり、ま
たシステムバス・インタフェース２２１　，２２２　，
．．．２２ｎ　もそれぞれ同一の構成である。

【０００９】図２はバス・アービタの詳細な構成を示す
図である。２３１はトランシーバであり、バスコントロ
ーラ内のバス使用要求に対し自分がバス使用要求を出し
ていることをすべてのバスコントローラに認識できる形
に信号変換するものである。トランシーバより出力され
る信号はバッファ２３２経由でスプリットバス３０に送
出される。スプリットバス３０上の信号はバッファ２３
３を介してレシーバ２３４に受信され、マスタ決定回路
２３５に送られる。マスタ決定回路２３５は、レシーバ
２３４を介して取り込んだ信号からバス調停開始時にバ
ス・アービタはどのマスタがバス使用要求を出している
かを認識する。さらに、現在のバスマスタのＩＤ番号を
格納しているマスタ格納レジスタ２３６と後述する本発
明のプロトコルに従って次のバスマスタを決定するもの
である。

【００１０】このような構成における動作を次に説明す
る。図３および図４に示すフローチャートはマスタ決定
のフローを示すものである。ここで、説明を簡略化する
ためにＩＤ番号は＃４までとし、＃１〜＃３はプロセッ
サ、＃４は共有メモリとする。このとき、＃４は常に最
高位の優先順位に固定し、＃１〜＃３はラウンドロビン
方式に基づき動的に優先順位を変化させるようにする。 まず、調停開始信号によってシステムのすべてのバス・
アービタは一斉に調停を始める。直前にバスを使用した
マスタのＩＤ番号（マスタ格納レジスタ２３６の内容）
と、調停開始時においてバス権を要求しているバスマス
タのＩＤ番号（レシーバ２３４の出力）の２つの情報を
用いてマスタ決定回路２３５が新マスタを決定する。

【００１１】調停開始信号がアサートされると、マスタ
格納レジスタ２３６の内容によって図３のフローに示す
ように分岐する。いずれの場合でも＃４が最優先でバス
権を獲得できるようになっている。＃４がバス要求を出
していないときにはラウンドロビン方式でバスマスタを
決定する。自分がマスタになった場合、自身のマスタ決
定回路はバス３０に出力する承認信号をアサートする。 これにより当該バスコントローラのバス使用が可能とな
る。　　ここで最も優先順位の高い＃４がバス権を獲得
した場合は、マスタ格納レジスタ２３６の値は変更しな
い。これにより、＃１〜＃３までのラウンドロビン方式
に基づいた優先順位は破壊されずにすむ。なお、本発明
の構成要素は必ずしも実施例に限定されるものではない
。例えば実施例で説明したような分散方式のアービタ以
外に、システム内唯一のアービタでバス調停を管理する
集中方式のアービタであっても本発明は成立する。

【００１２】

【発明の効果】以上詳細に説明したように、本発明によ
れば、共有メモリもバス権を獲得しなければならないス
プリットバスにおいてバス使用要求が最も頻繁に発生す
る共有メモリの待ち時間が削減でき、システム全体のス
ループットの向上を図ることができる。

【図面の簡単な説明】

【図１】本発明に係るバスアービトレーション・システ
ムの一実施例を示す要部構成図である。

【図２】バス・アービタの詳細を示す構成図である。

【図３】マスタ決定のフローを示すフローチャートであ
る。

【図４】図３に続くフローチャートである。

【符号の説明】

Claims (1)

【特許請求の範囲】
1. 【請求項１】スプリットバス形式のシステムバスに、複
   数個のプロセッサがシステムバスとのインタフェースを
   備えたバスコントローラを介してそれぞれ接続されると
   共に、共有メモリがメモリのインタフェースとシステム
   バスのインタフェースを備えたバスコントローラを介し
   て前記システムバスに接続された構成の単一バス結合型
   のマルチプロセッサ・システムにおいて、前記プロセッ
   サに接続される各バスコントローラでは、バス使用要求
   がある場合にはバス使用要求を前記システムバスに送出
   すると共に、システムバスよりバス使用要求信号が来た
   ときにはラウンドロビン方式を用いてバス権獲得優先順
   位を決定し、マスタになったバスコントローラは前記シ
   ステムバスに出力する承認信号をアサートし、共有メモ
   リに接続されるバスコントローラは、システム内でのバ
   ス獲得権優先順位が最高位に固定されるようにしたこと
   を特徴とするバスアービトレーション・システム。