JPH0635840A - マルチプロセッサシステム - Google Patents

Abstract

(57)【要約】 【目的】 本発明は、複数の共通バスにより、同時に夫
々個別のメモリモジュールにアクセスを実行でき、デー
タ処理能率を向上できることを目的とする。 【構成】 複数の共通バス２２Ａ，２２Ｂの各共通バス
に対して夫々複数のＣＰＵモジュール２１ａ，２１ｂ及
び複数のメモリモジュール２３ａ，２３ｂを接続し、各
ＣＰＵモジュールがいずれかの共通バスを介していずれ
かのメモリモジュールをアクセスするマルチプロセッサ
システムであって、各ＣＰＵモジュールは、他のＣＰＵ
モジュールが占有した共通バスへ送出されたバス占有信
号を受信する受信手段と、受信された占有信号に基づき
占有されていない共通バスを検出する検出手段と、検出
された共通バスを介していずれかのメモリモジュールを
アクセスするメモリアクセス手段と、メモリアクセス期
間中自己が占有した共通バスへバス占有信号を送出する
バス占有信号送出手段とを有することを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数のプロセッサモジ
ュールを用いた並行処理に利用されるマルチプロセッサ
システムに係り、特に、複数のプロセッサモジュールが
並行して別々のメモリモジュールをアクセスできるよう
にしたマルチプロセッサシステムに関する。

【０００２】

【従来の技術】従来、プロセッサモジュール（以下、Ｃ
ＰＵモジュールという）、メモリモジュール及び入出力
モジュール等のように各種機能を実現する機能モジュー
ルを共通バス上に実装するビルディングブロック形式の
情報処理装置として、並行して複数枚のＣＰＵモジュー
ルに処理を行わせるマルチプロセッサシステムが広く用
いられている。

【０００３】図１１は、このようなマルチプロセッサシ
ステムの概略構成を示す図である。このシステムにおい
て、複数のＣＰＵモジュール１ａ，１ｂのうち、例えば
ＣＰＵモジュール１ａが共通バス２を介して、複数のメ
モリモジュール３ａ，３ｂのうち、一方のメモリモジュ
ール３ａをアクセスしてデータを読み出し、所定の処理
を行う。このとき、他方のＣＰＵモジュール１ｂは、共
通バス２が占有されているので、メモリモジュール３ｂ
をアクセスすることができない。

【０００４】図１２は、ＣＰＵモジュール１ａの構成を
示す図である。このＣＰＵモジュール１ａにおいては、
マイクロプロセッサ（μｐ）４がモジュール内アドレス
バス５およびバスゲート６を介してモジュール外のアド
レスバス２ａに接続されている。また、このマイクロプ
ロセッサ４は、モジュール内コントロールバス７および
バスゲート６を介して共通のコントロールバス２ｂに接
続されると共に、モジュール内データバス８およびバス
ゲート６を介して共通のデータバス２ｃに接続されてい
る。

【０００５】一方、このマイクロプロセッサ４がモジュ
ール内アドレスバス５に送出したアドレス信号は、アド
レスデコーダ９でデコ−ドされて、このアドレスデコー
ダ９によりバスリクエスト信号としてバス調停回路１０
に入力される。このバス調停回路１０は共通バス２上の
バス占有信号２ｄに基づいて共通バス２が占有されてい
るか否かを確認し、占有されていない場合には、バスゲ
ート許可信号をバスゲート６に送出する。このバスゲー
ト６は、バスゲート許可信号を受けるとモジュ−ル内ア
ドレスバス５を共通のアドレスバス２ａに、モジュール
内コントロールバス７を共通のコントロールバス２ｂ
に、そしてモジュール内データバス８を共通のデータバ
ス２ｃにそれぞれ接続する。これにより、該ＣＰＵモジ
ュール１ａが共通バス２を介してメモリモジュール３ａ
に接続され、このメモリモジュール３ａに対して読み出
しおよび書き込み等のデータアクセスを行う。

【０００６】また、このようなデータアクセスのサイク
ルはメモリモジュール３ａ，３ｂから共通バス２上に出
力されたバスサイクル完了信号２ｅをバスゲート６を介
してマイクロプロセッサ４が受けることにより終了す
る。

【０００７】

【発明が解決しようとする課題】しかしながら、以上の
ようなマルチプロセッサシステムは、あるＣＰＵモジュ
ールが共通バスを介してメモリモジュールにアクセスし
ている場合には、共通バスが占有されることにより、他
のＣＰＵモジュールが共通バスを使用する処理を行うこ
とができず、アクセス待ち状態が発生してデータ処理能
率を低下させる問題がある。

【０００８】本発明は上記実情を考慮してなされたもの
で、複数の共通バスを設けることにより、同時にそれぞ
れ個別のメモリモジュールに対してアクセスを実行する
ことができ、データ処理能率を向上できるマルチプロセ
ッサシステムを提供することを目的とする。

【０００９】

【課題を解決するための手段】上記目的を達成するため
に本発明のマルチプロセッサシステムは、複数の共通バ
スの各共通バスに対してそれぞれ複数のプロセッサモジ
ュールおよび複数のメモリモジュールを接続し、各プロ
セッサモジュールがいずれかの共通バスを介していずれ
かのメモリモジュールをアクセスするものであって、各
プロセッサモジュールは、他のプロセッサモジュールが
占有した共通バスへ送出されたバス占有信号を受信する
受信手段と、この受信されたバス占有信号に基づき占有
されていない共通バスを検出する検出手段と、この検出
された共通バスを介していずれかのメモリモジュールを
アクセスするメモリアクセス手段と、このメモリアクセ
ス期間中自己が占有した共通バスへバス占有信号を送出
するバス占有信号送出手段とを有するものである。

【００１０】

【作用】従って、本発明は以上のような手段を講じたこ
とにより、あるプロセッサモジュールが、いずれかの共
通バスを介して特定のメモリモジュールをアクセスした
場合、他のプロセッサモジュールにおいては、各共通バ
ス上のバス占有信号に基づいて占有されていないバスが
確認される。したがって、このプロセッサモジュール
は、この占有されていないバスを介してメモリモジュー
ルに対するアクセスが可能である。これにより、複数の
プロセッサモジュールが同時に共通バスを介してそれぞ
れ個別のメモリモジュールに対してアクセスを実行する
ことが可能となる。

【００１１】

【実施例】以下本発明の一実施例を図面を用いて説明す
る。

【００１２】図１は実施例のマルチプロセッサシステム
の全体構成を示す模式図である。この実施例システムに
おいては、同一構成の２系統の共通バス２２Ａ，２２Ｂ
が敷設されている。そして、この各共通バス２２Ａ，２
２Ｂに対して、それぞれ独立に、複数のＣＰＵモジュー
ル２１ａ，２１ｂおよび複数のメモリモジュール２３
ａ，２３ｂが接続されている。

【００１３】ここで、このようなＣＰＵモジュールの構
成を図２により説明する。このＣＰＵモジュール２１ａ
においては、マイクロプロセッサ（μｐ）２４に接続さ
れたモジュール内アドレスバス２５が、バスゲート２６
ａを介して共通のアドレスバス２２Ａａに接続され、か
つバスゲート２６ｂを介して共通のアドレスバス２２Ｂ
ａに接続されている。

【００１４】また、マイクロプロセッサ２４に接続され
たモジュール内コントロールバス２７が、バスゲート２
６ａを介して共通のコントロールバス２２Ａｂに接続さ
れ、かつバスゲート２６ｂを介して共通のコントロール
バス２２Ｂｂに接続されている。

【００１５】さらに、マイクロプロセッサ２４に接続さ
れたモジュール内データバス２８が、バスゲート２６ａ
を介して共通のデータバスに接続されると共に、バスゲ
ート２６ｂを介して共通のデータバス２２Ｂｃに接続さ
れている。

【００１６】また、マイクロプロセッサ２４が、モジュ
ール内アドレスバス２５にアドレス信号を送出すると、
アドレスデコーダ２９がデコードして当該アドレス信号
が他のモジュールに宛てた信号の場合にバスリクエスト
信号を送出する。バス選択回路３０は、アドレスデコー
ダ２９からのバスリクエスト信号を受けると、バス選択
要求信号を送出する。

【００１７】バス調停回路３１ａ，３１ｂは、他のＣＰ
Ｕモジュール２１ｂが占有した共通バスへ送出されたバ
ス占有信号を受信する受信手段と、この受信されたバス
占有信号に基づき検出されていない共通バスを検出する
検出手段と、メモリアクセス期間中自己が占有した共通
バスへバス占有信号を送出するバス占有信号送出手段と
を備えている。

【００１８】具体的には、このバス調停回路３１ａ，３
１ｂは、バス選択回路３０からのバス選択信号に基づい
て、各共通バス２２上のバス占有信号を順に判定して占
有されてない共通バス２２を確認し、占有されてないバ
ス２２のバスゲート２６にバスゲート許可信号を送出
し、又、前記占有されていない共通バス２２の確認と共
に、この共通バス２２へバス占有信号を送出する。

【００１９】バスゲート２６は、検出された占有されて
いない共通バスを介していずれかのメモリモジュール２
３ａ，２３ｂをアクセスするメモリアクセス手段を有す
る。例えば、このバスゲート２６は、バス調停回路３１
からのバスゲート信号を受けると、マイクロプロセッサ
２４に接続されているモジュール内アドレスバス２５を
共通のアドレスバス２２ａに、モジュール内コントロー
ルバス２７を共通のコントロールバス２２ｂに、またモ
ジュール内データバス２８を共通のデータバス２２ｃに
それぞれ接続する。これにより、該ＣＰＵモジュール２
４が共通バス２２を介してメモリモジュールに接続さ
れ、このメモリモジュールに読み出しおよび書き込みを
行う。

【００２０】また、このようなデータ転送サイクルはメ
モリモジュールから共通バス２２上に出力されたバスサ
イクル完了信号をバスゲート２６を介してマイクロプロ
セッサ２４が受けることにより終了する。なお、上記バ
ス選択回路３０およびバス調停回路３１ａ，３１ｂは、
バスアクセス制御部３２を構成している。

【００２１】このバスアクセス制御部３２は、バスに対
する各種のアクセス状態に基づいて各制御信号を送出す
る機能を有する。例えば、図３のように、この制御部３
２は、バスを選択するバス選択状態ＳＴＡ０（Ｓ１，Ｓ
０）＝（０，０）の際に、バスのアクセス権を獲得する
ことにより遷移信号Ｔ１が発生するとバスを調停するバ
ス調停状態ＳＴＡ１（Ｓ１，Ｓ０）＝（０，１）に状態
遷移し、このバス調停状態ＳＴＡ１の際に、当該バスの
アクセス権を確認することにより遷移信号Ｔ２が発生す
るとバスにアクセスするバスアクセス状態ＳＴＡ２（Ｓ
１，Ｓ０）＝（１，０）に状態遷移し、さらにこのバス
アクセス状態ＳＴＡ２の際に、バスサイクル完了信号を
受けることにより遷移信号Ｔ３が発生して元のバス選択
状態ＳＴＡ０に遷移する。

【００２２】このバスアクセス制御部３２は、具体的に
は図４のように構成されている。まず、状態信号Ｓ１，
Ｓ０が（０，０）の場合のみＡＮＤ回路４１からＴ１許
可信号が出る。一方、バスのアクセス権が獲得されると
Ｔ１′発生回路４２から遷移前信号Ｔ１′が発生する。
上記Ｔ１許可信号および遷移前信号Ｔ１′がＡＮＤ回路
４３に入力されると、このＡＮＤ回路４３から遷移信号
Ｔ１が出力されてＯＲ回路Ｓ０′に入力される。このＯ
Ｒ回路Ｓ０′は信号入力があると、状態前信号Ｓ０′を
“１”としてＤ型のフリップフロップ（以下、Ｄ型ＦＦ
という）に入力する。Ｄ型ＦＦ４４では、共通バス２２
上の図５（ａ）のようなバスクロック信号Ｃ１に基づい
て、この状態前信号Ｓ０′“１”を状態信号Ｓ０“１”
として出力する。これにより、バス選択状態ＳＴＡ０
（０，０）からバス調停状態ＳＴＡ１（０，１）に遷移
する。

【００２３】次に状態が遷移する場合、状態信号Ｓ１，
Ｓ０が（０，１）の場合のみＡＮＤ回路４５からＴ２許
可信号が出る。一方、バスのアクセス権が確認されると
Ｔ２′発生回路４６から遷移前信号Ｔ２′が発生する。
上記Ｔ２許可信号および遷移前信号Ｔ２′がＡＮＤ回路
４７に入力されると、このＡＮＤ回路４７から遷移信号
Ｔ２が出力されてＯＲ回路Ｓ１′に入力される。このＯ
Ｒ回路Ｓ１′は信号入力があると、状態前信号Ｓ１′を
“１”としてＤ型ＦＦ４８に入力する。Ｄ型ＦＦ４８で
は、共通バス２２上のバスクロック信号Ｃ１に基づい
て、この状態前信号Ｓ１′“１”を状態信号Ｓ１“１”
として出力する。

【００２４】一方、上記ＯＲ回路Ｓ０′は、遷移信号Ｔ
２が発生したことにより遷移信号Ｔ１が“０”となった
ので、出力が“０”となる。すなわち、アクセス状態
（Ｓ１，Ｓ０）は、バス調停状態ＳＴＡ１（０，１）か
らバスアクセス状態ＳＴＡ２（１，０）に遷移する。

【００２５】また、状態信号Ｓ１，Ｓ０が（１，０）の
場合のみＡＮＤ回路４９からＴ３許可信号が出る。一
方、バスのアクセス権が確認されるとＴ３′発生回路５
０から遷移前信号Ｔ３′が発生する。上記Ｔ３許可信号
および遷移前信号Ｔ３′がＡＮＤ回路５１に入力される
と、このＡＮＤ回路５１から遷移信号Ｔ３が出力され
て、遷移信号Ｔ１〜Ｔ３が全て入力されないときのみ
“０”が出るＡＮＤ回路５２に入力される。ＡＮＤ回路
５２は、遷移信号Ｔ３により、現在が遷移状態である旨
を示す遷移状態信号ＴＲを“１”として出力する。

【００２６】この遷移状態信号ＴＲ“１”は、ＴＲが
“０”でかつＳ０が“１”の場合のみ、“１”を出力す
るＡＮＤ回路５３に入る。ＡＮＤ回路５３は、“０”を
ＯＲ回路Ｓ１′に入力する。ＯＲ回路Ｓ１′は、他の信
号入力（Ｔ２）も“０”のため、状態前信号Ｓ１′を
“０”としてＤ型ＦＦ４８に入力する。Ｄ型ＦＦでは、
共通バス２２上のバスクロック信号Ｃ１に基づいて、こ
の状態前信号Ｓ１′“０”を状態信号Ｓ１“０”として
出力する。

【００２７】一方、上記遷移状態信号ＴＲ“１”は、Ｔ
Ｒが“０”でかつＳ１が“１”の場合のみ、“１”を出
力するＡＮＤ回路５４に入る。ＡＮＤ回路５４は、
“０”をＯＲ回路Ｓ０′に入力する。ＯＲ回路Ｓ０′
は、他の信号入力（Ｔ１）も“０”のため、状態前信号
Ｓ０′を“０”としてＤ型ＦＦ４４に入力する。Ｄ型Ｆ
Ｆ４４では共通バス２２上のバスクロック信号Ｃ１に基
づいて、この状態前信号Ｓ０′“０”を状態信号Ｓ０
“０”として出力する。従って、遷移前信号Ｔ３′の発
生により、バスアクセス状態ＳＴＡ２（１，０）が、バ
ス選択状態ＳＴＡ１（０，０）に遷移する。ここで、遷
移前信号Ｔ１′発生回路４２の構成例について図６によ
り説明する。

【００２８】図示するように、受信手段および検出手段
としてのＴ１′発生回路４２においては、アドレスデコ
ーダ２９からのバスリクエスト信号により共通バス２２
が要求され、かつ共通バス２２ＡからのバスＡ占有信号
によりバス２２Ａが占有されてないと確認された場合
に、ＡＮＤ回路６１がバスＡアクセス信号を発生する。
このバスＡアクセス信号が、ＯＲ回路６２を介して遷移
前信号Ｔ１′となる。一方、他のＡＮＤ回路６３は、バ
ス選択状態ＳＴＡ０の場合に、バス選択状態信号を出力
する。

【００２９】ＡＮＤ回路６４は、バスＡアクセス信号お
よびバス選択状態信号を受けると、バスアクセス権要求
信号を出力する。ＲＳ型のフリップフロップ６５（以
下、ＲＳ型ＦＦという）は、バス２２Ａアクセス権要求
信号を受けると、バス２２Ａアクセス権獲得信号を発生
する。

【００３０】また、バスリクエスト信号によりバス２２
が要求されているが、バス２２Ａが占有されている場合
には、共通バス２２Ｂからのバス２２Ｂ占有信号により
バス２２Ｂが占有されてないと確認された場合に、ＡＮ
Ｄ回路６６がバス２２Ｂアクセス信号を発生する。

【００３１】以下、前述同様に、バス２２Ｂアクセス信
号が、ＯＲ回路６２を介して遷移前信号Ｔ１′となる。
ＡＮＤ回路６７は、バス２２Ｂアクセス信号およびバス
選択状態信号を受けると、バス２２Ｂアクセス権要求信
号を出力する。ＲＳ型ＦＦ６８は、バス２２Ｂアクセス
権要求信号を受けると、バス２２Ｂアクセス権獲得信号
を発生する。

【００３２】さらに、バス２２Ｂも占有されている場
合、順次共通バス２２の数だけ、占有信号を確認し、非
占有の共通バス２２に対するバス２２アクセス権獲得信
号を発生するようにしている。

【００３３】ところで、各ＣＰＵモジュール２１ａ〜２
１ｃは、予め優先順位が定められている。この優先順位
は、図７に示すバスアクセス優先順位決定回路により保
たれている。まず、ＣＰＵモジュール２１ａにおいて、
アース（図示せず）に接続されたＮＯＴ回路７１が、バ
ス２２アクセス権確認信号を出力する。他のＮＯＴ回路
７２は、バス２２アクセス権獲得信号を受けてない状態
で、バス２２アクセス待機信号を出力する。バス２２ア
クセス権確認信号とバス２２アクセス待機信号（負論
理）とを受けたＡＮＤ回路７３は、バス２２アクセス許
可信号ａを出力する。ＣＰＵモジュール２１ｂにおい
て、バス２２アクセス許可信号ａを受けたＮＯＴ回路７
４は、バス２２アクセス権確認信号を出力する。また、
他のＮＯＴ回路７５は、バス２２アクセス権獲得信号を
受けてない状態で、バス２２アクセス待機信号を出力す
る。バス２２アクセス権確認信号とバス２２アクセス待
機信号とを受けたＡＮＤ回路７６は、バス２２アクセス
許可信号ｂを出力する。以下、前述同様に、各ＣＰＵモ
ジュール２１ａ〜２１ｃ内では、バス２２アクセス権獲
得信号の発生がない場合にバス２２アクセス権確認信号
が出力される。

【００３４】この状態で、例えば、ＣＰＵモジュール２
１ａのＴ１′発生回路４２が、バス２２Ａアクセス権獲
得信号を出力する。ＮＯＴ回路７２は、バス２２Ａアク
セス権獲得信号を受けると、バス２２Ａアクセス待機信
号の出力を中止する。ＡＮＤ回路７３は、バス２２Ａア
クセス待機信号の出力中止により、バス２２Ａアクセス
許可信号ａの出力を中止する。ＣＰＵモジュール２１ｂ
において、バス２２Ａアクセス許可信号ａを受けないＮ
ＯＴ回路７４は、バス２２Ａアクセス権確認信号の出力
を中止する。ＡＮＤ回路７６は、バス２２Ａアクセス権
確認信号を受けないために、バス２２Ａアクセス許可信
号ｂの出力を中止する。

【００３５】以下、前述同様に、各ＣＰＵモジュール２
１ｂ，２１ｃ内では、バス２２Ａアクセス権確認信号の
出力が中止される。なお、ＣＰＵモジュール２１ａのＴ
１′発生回路４２が、バス２２Ａアクセス権獲得信号を
発生した場合、ＮＯＴ回路７２は、バス２２Ａアクセス
待機信号の出力を中止する。これにより、前述同様に、
ＣＰＵモジュール２１ｂ以降のＣＰＵモジュール２１
ｂ，２１ｃは、バス２２Ａアクセス権確認信号の出力が
中止され、バスアクセス待ち状態となる。

【００３６】また、各ＣＰＵモジュール２１ａ〜２１ｃ
のうち、あるＣＰＵモジュール２１がバス２２アクセス
権獲得信号を発生してバス２２アクセス待機信号の出力
を中止すると、ＯＲ回路７７は、バス２２占有信号を出
力する。このとき、ＯＲ回路７７は、バス占有信号送出
手段として機能する。次に、遷移前信号Ｔ２′の発生回
路４６の構成例について図８を用いて説明する。

【００３７】図示するように、Ｔ２′発生回路４６にお
いては、バスアクセス優先順位決定回路からのバス２２
アクセス権確認信号をＡＮＤ回路８１が受ける。一方、
他のＡＮＤ回路８２は、バス調停状態ＳＴＡ１（Ｓ１，
Ｓ０）＝（０，１）の場合に、バス調停状態信号を出力
する。

【００３８】ＡＮＤ回路８１は、バス２２アクセス権確
認信号およびバス調停状態信号を受けると、バスゲート
許可要求信号を出力する。ＲＳ型ＦＦ８３は、バスゲー
ト許可要求信号を受けると、バスゲート２２Ａ許可信号
を出力する。

【００３９】また、バス２２Ｂに対してアクセスする場
合も前述同様の処理により、ＡＮＤ回路８４がバスゲー
ト許可要求信号を出力し、このバスゲート許可要求信号
を受けたＲＳ型ＦＦ８５が、バスゲート２２Ｂ許可信号
を出力する。

【００４０】なお、バス２２Ａアクセス権確認信号およ
びバス２２Ｂアクセス権確認信号のうち、いずれかの信
号が入力されると、ＯＲ回路８６は、遷移前信号Ｔ２′
を出力する。次に、遷移前信号Ｔ３′の発生回路の構成
例について図９により説明する。図示するように、Ｄ型
ＦＦ９１，９２は、データ転送サイクルの完了時にメモ
リモジュールから送出されるバスサイクル完了信号を受
ける。

【００４１】Ｄ−ＦＦ９１，９２は、共通バス２２上の
図５（ｂ）に示すバスクロック信号Ｃ２に基づいて、こ
のバスサイクル完了信号を遷移前信号Ｔ３′として出力
する。次に、以上のように構成した本実施例のマルチプ
ロセッサシステムの動作について説明する。図１０は、
このマルチプロセッサシステムの動作を示すフローチャ
ートである。まず、所定の条件により、ＣＰＵモジュー
ル２１ａでは、共通バス２２Ａを介してメモリモジュー
ル２３ａがアクセスされ、データの読み出しが行なわれ
る。一方、この状態で、他のＣＰＵモジュール２１ｂ内
のマイクロプロセッサ２４では、ある条件により、メモ
リモジュール２３ｂのアクセス要求が生じる。

【００４２】このとき、ＣＰＵモジュール２１ｂでは、
マイクロプロセッサ２４からアドレス信号が発生され、
このアドレス信号が共通バス２２上にアドレスマッピン
グされたモジュールへのアクセスの場合には、アドレス
デコーダ２９を介してバスリクエスト信号としてバスア
クセス制御部３２に入力される。バスアクセス制御部３
２では、バスリクエスト信号が確認される（ＳＴ１）。
そして、Ｔ１′発生回路４２では、共通バス２２Ａが空
いているか否かがバス２２Ａ占有信号により確認される
（ＳＴ２）。今、共通バス２２Ａは、前述したようにＣ
ＰＵモジュール２１ａにより占有されている。このた
め、次にＴ１′発生回路４２では、共通バス２２Ｂが空
いているか否かがバス２２Ｂ占有信号により確認される
（ＳＴ３）。今、バス２２Ｂは占有されていないので、
Ｔ１′発生回路４２により遷移前信号Ｔ１′が発生さ
れ、この遷移前信号Ｔ１′がバスアクセス制御部３２に
より、バスクロック信号Ｃ１に基づいて遷移信号Ｔ１に
変換され、バス状態がバス選択状態ＳＴＡ０からバス調
停状態ＳＴＡ１に遷移される。

【００４３】また、遷移信号Ｔ１と並行して、ＲＳ型Ｆ
Ｆ６８では、バス２２Ｂアクセス権獲得信号が出力され
る（ＳＴ４）。このバス２２Ｂアクセス権獲得信号を受
けたＮＯＴ回路７５では、バス２２Ｂアクセス待機信号
の出力が中止され、ＡＮＤ回路７６では、バス２２Ｂア
クセス待機信号の出力中止により、バス２２Ｂアクセス
許可信号ｂの出力が中止される。これにより、ＣＰＵモ
ジュール２１ａ，２１ｂの優先順位決定回路では，バス
２２Ｂアクセス権確認信号が出力されたままとされるが
（ＳＴ５）、ＣＰＵモジュール２１ｃ以下のＣＰＵモジ
ュールでは、バス２２Ｂアクセス権確認信号の出力が中
止され、バスアクセス待ち状態とされる。

【００４４】ここで、Ｔ１′発生回路４２からのバス２
２Ｂアクセス権獲得信号の入力により、ＯＲ回路７７で
は、バス２２Ｂ占有信号が共通バス２２Ｂに送出され、
共通バス２２ＢがＣＰＵモジュール２１ｂに獲得される
（ＳＴ６）。

【００４５】また、ＣＰＵモジュール２１ｂ内の優先順
位決定回路からのバス２２Ｂアクセス権確認信号によ
り、Ｔ２′発生回路４６では、遷移前信号Ｔ２′が発生
される。バスアクセス制御部３２では、バスクロック信
号Ｃ１およびこの遷移前信号Ｔ２′に基づいて遷移信号
Ｔ２が発生されると共に、バス状態がバス調停状態ＳＴ
Ａ１からバスアクセス状態ＳＴＡ２に遷移される。さら
に、Ｔ２′発生回路４６では、ＲＳ型ＦＦ８５からバス
ゲート２２Ｂ許可信号がバスゲート２６ｂに出力される
（ＳＴ７）。

【００４６】バスゲート２６ｂでは、ＣＰＵモジュール
２１ｂと共通バス２２Ｂとが接続される。これにより、
ＣＰＵモジュール２１ｂでは、共通バス２２Ｂを介して
メモリモジュール２３ｂへのアクセスが行われる。アク
セスが終了とされた場合、メモリモジュール２３ｂで
は、バスサイクル完了信号が共通バス２２Ｂに送出され
る（ＳＴ８）。このバスサイクル完了信号を受けたＴ
３′発生回路５０では、バスクロック信号Ｃ２に基づい
て遷移前信号Ｔ３′が発生される。

【００４７】また、この遷移前信号Ｔ３により、バスア
クセス制御部３２内で、遷移信号Ｔ３が出力される。バ
スアクセス制御部３２では、この遷移信号Ｔ３により、
バス状態がバスアクセス状態ＳＴＡ２からバス選択状態
ＳＴＡ０に戻される。

【００４８】また、この遷移信号Ｔ３により、Ｔ１′発
生回路４２では、ＲＳ型ＦＦ６５，６８がリセットされ
てバス２２Ｂアクセス権獲得信号の出力が終了されると
共に、Ｔ２′発生回路４６では、ＲＳ型ＦＦ８３，８５
がリセットされてバスゲート２２Ｂ許可信号の出力が終
了される。

【００４９】さらに、バス２２Ｂアクセス権獲得信号の
出力が終了したことにより、ＣＰＵモジュール２１ｃ以
下のアクセス待ち状態が解除されると共に、バス２２Ｂ
占有信号の出力が終了され、共通バス２２Ｂが空き状態
とされる。これにより、ＣＰＵモジュール２１ｂによる
メモリモジュールのアクセスが完了される。

【００５０】上述したように、本実施例によれば、複数
の共通バス２２Ａ，２２Ｂを設けると共に、各ＣＰＵモ
ジュール２１ａ〜２１ｃが共通バス２２にアクセスした
場合にはバス占有信号を当該共通バス２２に送出し、か
つ各ＣＰＵモジュール２１ａ〜２１ｃがアクセスしよう
とする場合にはバス占有信号により、占有されていない
共通バス２２を確認し、この占有されていない共通バス
２２を介してメモリモジュール２３にアクセスするよう
にしたので、複数のプロセッサモジュール２１が同時に
共通バス２２を使用して処理を行うことが可能である。
その他、本発明は、その要旨を逸脱しない範囲で種々変
形して実施できる。

【００５１】

【発明の効果】以上説明したように本発明によれば、複
数のプロセッサモジュールのうち、あるプロセッサモジ
ュールによって各共通バスのうち、いずれかのバスを介
してメモリモジュールをアクセスする際に、該プロセッ
サモジュールが各共通バス上のバス占有信号に基づいて
占有されてないバスを確認し、この占有されてないバス
を介してメモリモジュールをアクセスするようにしたの
で、複数のプロセッサモジュールが同時に共通バスを使
用してそれぞれ個別のメモリモジュールに対してアクセ
スを実行することができ、データ処理能率を向上でき
る。

【図面の簡単な説明】

【図１】本発明の一実施例に係るマルチプロセッサシス
テムの全体構成を示す模式図。

【図２】同実施例におけるＣＰＵモジュールの構成を示
す図。

【図３】同実施例におけるバスアクセス制御部の概要を
示す状態遷移図。

【図４】同実施例におけるバスアクセス制御部の回路構
成を示す図。

【図５】同実施例におけるバス状態を切り替えるタイミ
ングを表すクロック信号を示す図。

【図６】同実施例におけるバス調停状態へ遷移する際の
遷移前信号発生回路の構成を示す図。

【図７】同実施例におけるバスアクセス優先順位決定回
路の構成を示す図。

【図８】同実施例におけるバスアクセス状態へ遷移する
際の遷移前発生信号発生回路の構成を示す図。

【図９】同実施例におけるバス選択状態へ遷移する際の
遷移前発生信号発生回路の構成を示す図。

【図１０】同実施例システムの動作を示すフローチャー
ト。

【図１１】従来のマルチプロセッサシステムの概略構成
を示す図。

【図１２】同従来システムのＣＰＵモジュールの構成を
示す図。

【符号の説明】

２１ａ，２１ｂ…ＣＰＵモジュール、２２Ａ，２２Ｂ…
共通バス、２３ａ，２３ｂ…メモリモジュール、２４…
マイクロプロセッサ、２５…モジュール内アドレスバ
ス、２６…バスゲート、２７…モジュール内コントロー
ルバス、２８…モジュール内データバス、２９…アドレ
スデコーダ、３０…バス選択回路、３１…バス調停回
路、３２…バスアクセス制御部。

Claims (1)

【特許請求の範囲】
1. 【請求項１】 複数の共通バスの各共通バスに対してそ
   れぞれ複数のプロセッサモジュールおよび複数のメモリ
   モジュールを接続し、各プロセッサモジュールが前記い
   ずれかの共通バスを介していずれかのメモリモジュール
   をアクセスするマルチプロセッサシステムであって、 前記各プロセッサモジュールは、他のプロセッサモジュ
   ールが占有した共通バスへ送出されたバス占有信号を受
   信する受信手段と、この受信されたバス占有信号に基づ
   き占有されていない共通バスを検出する検出手段と、こ
   の検出された共通バスを介して前記いずれかのメモリモ
   ジュールをアクセスするメモリアクセス手段と、このメ
   モリアクセス期間中自己が占有した共通バスへバス占有
   信号を送出するバス占有信号送出手段とを有することを
   特徴とするマルチプロセッサシステム。