JPH1125036A

JPH1125036A - 調停システム、およびアクセスを調停する方法

Info

Publication number: JPH1125036A
Application number: JP10035658A
Authority: JP
Inventors: Jiu An; ジウ・アン; Shashank Merchant; シャシャンク・マーチャント
Original assignee: Advanced Micro Devices Inc
Current assignee: Advanced Micro Devices Inc
Priority date: 1997-06-19
Filing date: 1998-02-18
Publication date: 1999-01-29
Anticipated expiration: 2018-02-18
Also published as: EP0886218A3; EP0886218B1; US6061361A; DE69827879T2; EP0886218A2; DE69827879D1; JP4625549B2

Abstract

(57)【要約】（修正有）【課題】バスの競合問題を解決する、調停システムを
提供する。【解決手段】調停システムは、クロック信号の排他的
部分を対応するアービタ４４、４６に割当てることによ
り、バスの競合問題を解決する。このシステムは、共有
資源と、共有資源の２つ以上へのアクセスを要求する１
以上の要求エージェントとを含む。システムは２つのア
ービタ４４、４６を使用して、その各々が他方のアービ
タに対してそれぞれの共有バスの状態を通信するように
する。第１のバスへのアクセスを要求する第１のエージ
ェントには、第２のバスが利用可能かどうかに基づい
て、クロック信号の第１の部分中にのみアクセスが許可
される。第２のバスへのアクセスを要求する第２のエー
ジェントは、第１のバスが利用可能か否かに基づいて、
クロック信号の第２の部分中にのみアクセスが許可され
る。

Description

【発明の詳細な説明】

【０００１】

【技術分野】この発明は、調停に関し、より特定的に
は、ネットワークインタフェースと、ネットワークイン
タフェースにデータを送りかつそれからデータを受取る
ホストコンピュータとの間の、バスの競合問題を避ける
ためのバス調停に関する。

【０００２】ここに開示する実施例は、ネットワーク接
続されたコンピュータおよびネットワーク制御システム
内の、インタフェースデバイスおよびバス調停コントロ
ーラに適用が可能である。

【０００３】

【背景技術】現代のコンピュータシステムはしばしば、
コントローラ、プロセッサ、メモリおよび周辺装置を含
む。データはしばしば、これらのコンポーネントを接続
するバス上を伝送されねばならない。このようなシステ
ムの一例がローカルエリアネットワークであり、これは
多数のネットワークステーションを含む。ネットワーク
ステーションは典型的に、ＰＣＩ（peripheral cmponen
t interconnect）インタフェースを介してホストプロセ
ッサとデータを送受信する、媒体アクセス制御（ＭＡ
Ｃ）層ネットワークインタフェースを含む。

【０００４】ネットワークインタフェースには、ＰＣＩ
インタフェースとＭＡＣ送信および受信ＦＩＦＯとの間
でデータをバッファするための拡張バスインタフェース
を含むものがある。具体的には、このインタフェース
は、付加的な送信および受信データを記憶するための共
有外部メモリにアクセスするのに使用され得る。しか
し、送信データまたは受信データの記憶または検索のた
めに拡張バスインタフェースにアクセスする試みは、独
立して発生すると考えられる。したがって、同時に同じ
資源にアクセスが試みられることで、バスの競合問題ま
たはバスのデッドロック問題が生じる。なぜなら、それ
ら２つの独立した動作が、同じバスを介して同じ資源へ
のアクセスを試みるためである。

【０００５】

【発明の概要】同じ資源へのリクエストが同時に起こる
際に、共有資源に対するリクエストを調停する構成が必
要とされる。

【０００６】リクエストのうちいくつかが２つ以上の資
源へのアクセスを要求する際の、共有資源へのリクエス
トを調停する構成もまた必要とされる。

【０００７】これらおよび他の必要は、本発明によって
達成される。すなわち、本発明では、第１および第２の
アービタが、クロック信号のそれぞれ排他的な部分の間
に、第１のバスまたは第２のバスへのアクセス要求を許
可する。

【０００８】この発明の一局面に従えば、バスへのアク
セス要求を調停するためのシステムは、第１および第２
のアービタを含む。第１のアービタは、クロック信号の
第１の部分の間に、第２のバスが利用可能かどうかに基
づいて、第１のバスへのアクセスをリクエストを発した
第１のエージェントに許可する。リクエストを発した第
１のエージェントが、第１および第２のバスへのアクセ
スを要求する場合、第２のアービタは、クロック信号の
第２の部分の間に、第２のバスが利用可能かどうかに基
づいて、リクエストを発した第２のエージェントに対し
て第２のバスへのアクセスを許可する。クロック信号の
それぞれの部分の間に第１および第２のアービタがアク
セスを許可するので、それらのアービタが、共有資源へ
のアクセスを許可しようとする際に、デッドロックまた
は競合状態に陥ることはなくなる。さらに、クロック信
号の異なる部分を使用するので、最小限の論理で確実な
調停が保証される。

【０００９】この発明の別の局面によれば、データコン
トローラ内において、第１および第２のバスのうち少な
くとも一方のバスへのアクセスを調停するための方法が
提供される。この方法は、クロック信号を少なくとも２
つの排他的部分に分割するステップと、第１のバスが利
用可能かどうかと、第１および第２のバスが同時に利用
可能かどうかとをそれぞれ示す、第１および第２の信号
を生成するステップと、クロック信号の第１の排他的部
分の間に第２の信号に基づいて、第１のバスへのアクセ
スを要求する動作にアクセスを許可するステップとを含
む。第２のバスへのアクセスは、クロック信号の第２の
排他的部分の間に、第２のバスが利用可能かどうかおよ
び第１の信号に基づいて、第１および第２のバスへのア
クセスを要求する第２の動作に対して許可される。クロ
ック信号の排他的部分を使用することで、データコント
ローラは、多数のリクエストを同時に受取った場合に
も、１または複数のバスへのアクセスを要求することが
考えられる特定の動作のために、選択的にアクセスを許
可することができるようになる。

【００１０】この発明の他の目的および利点は、以下の
詳細な説明から、当業者には容易に明らかとなろう。示
されかつ説明される実施例は、この発明を実行するため
に考えられるベストモードを示すものである。この発明
は、種々の明らかな点で修正を加えることが可能であ
り、それらはすべてこの発明から離れることはない。し
たがって、図面および説明は、例示のためのものであっ
て、限定的なものではないと見なされるべきである。

【００１１】

【図示された実施例の詳細な説明】図１は、ネットワー
クステーション内の、この発明の調停方法を使用するシ
ステムの一例を示すブロック図である。しかし、この発
明が資源の調停を必要とする他のいかなるシステムにも
適用可能であることは明らかであろう。

【００１２】図１は、データコントローラ１０を含む。
データコントローラ１０は、ネットワークステーション
内の、ネットワークインタフェースとホストコントロー
ラとの間のデータ転送を制御する。このシステムは、Ｐ
ＣＩ（peripheral componentinterconnect ）インタフ
ェース１２を含み、これは、「Ａバス」と称される第１
のデータバスを介する、ＰＣＩバスとデータコントロー
ラ１０との間の通信をサポートする。媒体アクセス制御
（ＭＡＣ）ネットワークインタフェース１６は、「Ｍバ
ス」と称される第２のデータバスを介して、データコン
トローラ１０間でデータを転送する。ＭＡＣネットワー
クインタフェース１６は、イーサネット（ＩＥＥＥ８０
２．３）ネットワーク等のネットワーク上に、データコ
ントローラ１０から供給されるデータを搬送するデータ
パケットを出力する。このシステムはまた、好ましくは
スタチックＲＡＭ（ＳＲＡＭ）として実現される外部メ
モリ１４を含み、これは、「Ｓバス」と称されるデータ
バスを介してデータコントローラ１０間でデータを転送
する。外部メモリ１４は、ホストコントローラと、接続
されるワークステーションとの間で、ネットワークを介
して転送されるデータを一時的に記憶して、ＰＣＩイン
タフェース１２およびＭＡＣ１６内の内部バッファを補
う。

【００１３】図２は、データコントローラ１０によって
実行される４つのエージェントを示すデータ流れ図であ
る。これらエージェントは、送信直接メモリアクセス
（ＴｘＤＭＡ）エージェント２６、受信直接メモリアク
セス（ＲｘＤＭＡ）エージェント２８、送信ＭＡＣ
（ＴｘＭＡＣ）エージェント３０および受信ＭＡＣ
（ＲｘＭＡＣ）エージェント３２を含む。これらエー
ジェントはたとえば、論理状態マシンとして実現され得
る。エージェント２６および３０は、ＳＲＡＭ１４を介
するＰＣＩインタフェース１２からＭＡＣ１６へのデー
タの転送（すなわち、データ流れ）を（すなわち、送信
データ経路を）制御し、エージェント２８および３２
は、ＭＡＣ１６からＰＣＩインタフェース１２へのデー
タの転送（すなわち、受信経路）を制御する。したがっ
て、送信データ経路と受信データ経路とは、ＳＲＡＭ１
４を共有する。上述のように、データコントローラ１０
は、ＳＲＡＭ１４にアクセスするよう競合する４つのエ
ージェントのための機構を提供する。

【００１４】送信ＤＭＡエージェント２６は、ＰＣＩイ
ンタフェース１２からＳＲＡＭ１４にフレームを移動さ
せるための動作のすべてを調整する。これらの動作は、
ディスクリプタの読出し、ＰＣＩバスからＳＲＡＭ１４
へのデータ転送、状態の書込み、および、上記ＤＭＡの
動作に必要とされるすべての初期化を含む。

【００１５】ＴｘＤＭＡエージェント２６は、Ａバス
およびＳバスを介して、ＰＣＩインタフェース入力ＦＩ
ＦＯ１８からＳＲＡＭ１４へとフレームを移動させる。
ＳＲＡＭ１４において完全な送信フレームが受信される
と、ＴｘＭＡＣエージェント３０がデータをＳバスを
介してＭＡＣ送信ＦＩＦＯ２２に移動させる。具体的に
は、送信ＭＡＣエージェント３０がＭＡＣ送信ＦＩＦＯ
２２の準備が整った状態を検出すると、送信ＭＡＣエー
ジェント３０がＳＲＡＭ１４内の完全な送信フレームを
チェックして、アービタに対してリクエスト信号をアサ
ートする。これを下に説明する。これに代えて、送信Ｍ
ＡＣエージェント３０は、送信ＦＩＦＯ記憶容量が所定
のしきい値に達したかどうかをチェックしてもよい。ア
ービタから許可信号を受取った後に、送信ＭＡＣエージ
ェント３０は低レベルモジュールを呼出して、ＭＡＣ送
信ＦＩＦＯ２２への最高８ワードまでのデータ転送を行
なう。

【００１６】受信ＭＡＣエージェント３２は、Ｓバスを
介して、ＭＡＣ受信ＦＩＦＯ２４からＳＲＡＭ１４にフ
レームを移動させる。ＳＲＡＭ１４は、受信オーバフロ
ーを引き起こすことなく最高６４フレームを保持するよ
う構成された、待ち行列機構を含む。６４×３２ビット
長のキューは、ＭＡＣ１６から受け取られた各ノーマル
フレームのためのフレーム長および受信状態情報を保持
する。

【００１７】受信ＭＡＣエージェント３２は、最初に、
受信フレームの廃棄および受信ＦＩＦＯのフラッシュを
引き起こすおそれのある例外的な条件が存在するかどう
かをチェックする。もしそのような状態が存在すれば、
受信ＭＡＣエージェント３２はＳＲＡＭ１４をフラッシ
ュする。データが受信ＦＩＦＯ２４から入手可能である
場合、受信ＭＡＣエージェント３２はアービタにリクエ
ストを送って許可を待つ。受信ＭＡＣエージェント３２
はその後、低レベルモジュールを呼出して、ＭＡＣ受信
ＦＩＦＯ２４からＳＲＡＭ１４への最高８ワードの転送
を行なう。

【００１８】受信ＤＭＡエージェント２８は、ＳＲＡＭ
１４からＰＣＩバスにフレームを移動させるためのすべ
ての動作を調整する。これらの動作は、ディスクリプタ
の読出し、ＳＲＡＭ１４からＰＣＩバスへのデータ転
送、状態の書込み、および、上記ＤＭＡ動作に必要なす
べての初期化を含む。

【００１９】すべてのＤＭＡ動作は、対応するＤＭＡエ
ージェント２６または２８による、以下のステップの実
行を伴う： − アービタ（図示せず）にリクエスト信号を送り、そ
のアービタからの許可信号を待つステップ、 − ディスクリプタ読出しの場合には、低レベルモジュ
ールを呼出して、ディスクリプタをＰＣＩバスから内部
ディスクリプタ保持レジスタに移動させるステップ、 − データ読出しの場合には、低レベルモジュールを呼
出して、ＰＣＩバスからＳＲＡＭ１４へと８ワードを移
動させるステップ、 − データ書込みの場合には、低レベルモジュールを呼
出して、ＳＲＡＭ１４からＰＣＩバスへと８ワードを移
動させるステップ、 − 状態書込みの場合には、低レベルモジュールを呼出
して、内部状態保持レジスタからＰＣＩバスへと状態を
移動させるステップ、および、 − アービタへのリクエスト信号をデアサートするステ
ップ、である。

【００２０】ディスクリプタコントローラは、データコ
ントローラ１０内に含まれる。ディスクリプタコントロ
ーラの動作は、受信状態書込み（ＲｘＳｔａｔＷ
ｒ）、送信状態書込み（ＴｘＳｔａｔＷｒ）、受信
ディスクリプタ読出し（ＲｘＤｅｓｃＲｄ）および送
信ディスクリプタ読出し（ＴｘＤｅｓｃＲｄ）を含
む。スレーブコントローラもまたデータコントローラ１
０に含まれる。スレーブコントローラの動作は、スレー
ブ読出し／書込み（ＳｌｖＲＷ）を含む。ディスクリ
プタコントローラおよびスレーブコントローラのこれら
すべての動作は、Ａバスへのアクセスを要求する。

【００２１】図３は、この発明の一実施例に従ったデー
タコントローラ１０を示すブロック図である。上述のよ
うに、データコントローラ１０は、特定の動作を行なう
ための実行可能エージェントを含む。上述のように、エ
ージェントの第１のグループ（２６、２８、３０および
３２）はＳＲＡＭ１４へのアクセスを共有し、したがっ
て、Ｓバスへのアクセスを共有せねばならない。ＤＭＡ
エージェント２６および２８はまた、ＰＣＩインタフェ
ース１２とＳＲＡＭ１４との間の転送のために、Ａバス
およびＳバスの双方への並行の（すなわち、同時の）ア
クセスを要求する。エージェントの第２のグループ（Ｓ
ｌｖＲＷ３４、ＲｘＳｔａｔＷｒ３６、ＴｘＳ
ｔａｔＷｒ３８、ＲｘＤｅｓｃＲｄ４０、および
ＴｘＤｅｓｃＲｄ４２）は、Ａバスへのアクセスを
共有する。各グループ内のエージェントは順次にスケジ
ュールされているわけではないので、データコントロー
ラ１０はバスＳおよびバスＡへのアクセスをそれぞれ制
御する、アービタＳ４４およびアービタＡ４６を含む。
アービタ４４および４６は、リクエスト（ＲＥＱ）およ
び許可（ＧＮＴ）ハンドシェイク信号、バスフリー信
号、およびクロック信号を使用して、調停を行なう。

【００２２】たとえば、送信ＭＡＣリクエスト（ＴＸ
ＭＡＣＲＥＱ）は、Ｓバスへのアクセスのために、送
信ＭＡＣエージェント３０によってアービタＳ４４に対
して生成されるリクエストである。アービタＳ４４はこ
のリクエストを受取って、送信ＭＡＣ許可（ＴＸＭＡ
ＣＧＮＤ）信号を送信ＭＡＣエージェント３０に送る
ことによって、送信ＭＡＣエージェント３０にアクセス
を許可する。同様に、アービタＳ４４およびＡ４６への
他のアクセスリクエストはそれぞれ、同じ方法で行なわ
れる。所与のいかなる時にも、１つのエージェントし
か、共有資源（たとえばＡバス）へのアクセスを許可さ
れない。

【００２３】上述のように、送信ＤＭＡ２６および受信
ＤＭＡ２８は、ＡバスおよびＳバスへのアクセスを同時
に要求して、ＰＣＩバスとＳＲＡＭ１４との間でデータ
を転送する。これら２つのエージェントがアクセスを要
求する際にＡバスおよびＳバスの双方が確実に利用可能
となるように、アービタＡ４６およびアービタＳ４４
は、信号ＡＦＲＥＥおよびＳＦＲＥＥで、それらの
それぞれのバスの状態を通信する。

【００２４】Ａバスが利用可能なときには、アービタＡ
４６が信号ＡＦＲＥＥを生成してアービタＳ４４に送
信する。同様に、アービタＳ４４はＳＦＲＥＥを生成
してアービタＡ４６に送信する。信号ＳＦＲＥＥは通
常アサートされているが、アービタＳ４４がＳバスおよ
びＡバスの双方へのアクセスのための許可を送信ＤＭＡ
エージェント２６または受信ＤＭＡエージェント２８の
いずれかに与えようとするときにデアサートされる。し
たがって、ＳＦＲＥＥは、ＳバスおよびＡバスが双方
とも利用不可能な場合に限り、デアサートされる。信号
ＡＦＲＥＥは通常アサートされているが、アービタＡ
４６が第２のグループ内のエージェントのうちいずれか
１つに許可を与えようとする際にデアサートされる。Ａ
ＦＲＥＥがアサートされていない限り、アービタＳ４
４によって送信ＤＭＡエージェント２６または受信ＤＭ
Ａエージェント２８に対して許可が与えられることはな
いが、これは、これら２つのエージェントがＡバスばか
りでなくＳバスへもアクセスを要求するためである。同
様に、ＳＦＲＥＥがアサートされていない限り、アー
ビタＡ４６によって第２のグループ内のエージェントの
うち１つに許可が与えられることはない。

【００２５】図４は、この発明の調停構成が使用されな
い場合に、図３の調停機構において起こり得る問題を図
示する。図４において、ＲＥＱＳは、ＳバスおよびＡ
バスへのアクセスを要求する、送信ＤＭＡエージェント
２６または受信ＤＭＡエージェント２８によって生成さ
れるリクエストを表わし、ＲＥＱＡは、Ａバスへのア
クセスを要求する、第２のグループからのエージェント
のうち１つ（たとえば、エージェント３４、３６、３
８、４０または４２）によって生成されるリクエストを
表わす。ＧＮＴＳは、送信ＤＭＡエージェント２６ま
たは受信ＤＭＡエージェント２８のいずれかへの１つの
みの許可を表わし、ＧＮＤＡは、第２のグループから
のエージェントのうち１つへの１つのみの許可を表わ
す。

【００２６】事象６２でＲＥＱＳがアサートされたこ
とに応答して、アービタＳ４４は事象６６においてＳ
ＦＲＥＥをデアサートして、第２のクロック時に、アー
ビタＡ４６に対して、Ｓバスがもはや利用可能ではない
ことを知らせる。第３のクロック時には、もしＡＦＲ
ＥＥがアサートされていれば、ＧＮＴＳがアサートさ
れる。アービタＡ４６は、ＲＥＱＡに対して、同じ時
間に同じように動作する。すなわち、アービタＡ４６は
事象６０におけるＲＥＱＡに応答して事象６４でＡ
ＦＲＥＥをデアサートし、第２のクロック時に、アービ
タＳ４４に対して、ＳバスおよびＡバスがもはや利用可
能ではないことを知らせる。第３のクロック時に、Ｓ
ＦＲＥＥがアサートされている場合には、ＧＮＴＡが
アサートされる。この例では、第３のクロックサイクル
時にデッドロックが生じる。これは、各アービタ４４お
よび４６が、共有Ａバスがビジーであって、事象６８お
よび６９においていずれの許可信号もアサートされない
と考えるためである。したがって、Ａバスへのアクセス
を要求しているエージェントはアクセスを拒否され、Ｓ
バスへのアクセスを要求しているエージェントもまたア
クセスを拒否される。

【００２７】図５は、この発明の調停構成が使用されな
い場合に図３の調停機構に生じ得る別の問題を図示す
る。図５において、事象８２でＲＥＱＳがアサートさ
れたことに応答して、アービタＳ４４は、事象８６にお
いてＳＦＲＥＥをデアサートして、事象８９において
ＧＮＴＳをアサートすることでＳバスおよびＡバスへ
のアクセスを許可することによって、アービタＡ４６に
対して、ＳバスおよびＡバスの双方が第２のクロック時
に利用可能ではないことを知らせる。アービタＡ４６は
事象８０におけるＲＥＱＡに応答して、事象８４にお
いてＡＦＲＥＥをデアサートして、事象８８において
ＧＮＴＡをアサートすることでＡバスへのアクセスを
許可することによって、アービタＳ４４に対して、Ａバ
スが第２のクロック時に利用可能ではないことを知らせ
る。したがって、事象８８および８９においてＧＮＴ
ＡおよびＧＮＴＳの双方がアサートされるために、第
２のクロック時に共有Ａバスに関して競合が生じ、それ
により、２つのエージェントが同時に同じＡバスへのア
クセスを要求する結果となる。これは、ＧＮＴＳが、
第２のグループの１エージェントがＡバスにアクセスし
ているのと同時に、送信ＤＭＡエージェント２６または
受信ＤＭＡエージェント２８のいずれかがＳバスとＡバ
スとにアクセスするという結果をもたらすためである。

【００２８】以上のような競合／デッドロックの問題を
解決するために、時分割多重化された調停機構が使用さ
れる。

【００２９】図７は、この発明の一実施例に従った、ア
クセスを調停するための方法を示すフロー図である。開
示される方法は、並列で（たとえば、状態マシンとし
て）実現することが可能である。この方法は、ステップ
２０１において、クロックをＮ個の部分に分割すること
によって開始する。ここで、Ｎは、共有資源、この場合
Ａバスを求めて競合するアービタの数に対応する。この
場合、アービタ４４および４６を含むので、Ｎ＝２であ
る。図６を参照して、データコントローラ１０はシステ
ムクロックＣＬＫから導出された２分周クロックとして
ＰＨＡＳＥ信号を生成する。１０１、１０３、１０５、
１０７および１０９におけるハイの位相（ＰＨＡ）は、
アービタＡ４６のための、システムのクロック信号の第
１の排他的部分として予約される。これに対し、１０
０、１０２、１０４、１０６、１０８および１１０にお
けるローの位相（ＰＨＳ）は、アービタＳ４４のため
の、第２の排他的部分として予約される。例示のシステ
ム内のシステムクロックＣＬＫは、３３ＭＨｚの水晶基
準クロックであるが、安定したクロック信号を供給する
信号であれば、いかなる公知の基準信号を使用すること
も可能である。また、基準クロックから導出される２分
周クロックを生成する際の詳細は、この発明には必要で
はない。入力クロック信号を受取って、基準クロックを
２分周した形である新しいクロック信号を生成する、当
該技術分野で知られているいかなる典型的なデバイス
も、この発明で使用するのに適している。

【００３０】この発明の時分割多重化調停機構におい
て、アービタＡ４６は、ステップ２０２におけるＲＥＱ
Ａに応答して、対応する排他的部分ＰＨＡ中に限り、
ＡＦＲＥＥをデアサートしてＧＮＴＡをアサートす
る。アービタＳ４４は、ステップ２０３内のＲＥＱＳ
に応答して、対応する排他的部分ＰＨＳ中に限り、ＳＦ
ＲＥＥをデアサートしてＧＮＴＳをアサートする。し
かし、クロックがどちらの位相にあるかにかかわらず、
いずれかのリクエストが許可されるには、ＳＦＲＥＥと
ＡＦＲＥＥとの双方がアサートされていなければな
らない（すなわち、Ａバスがフリーでなければならな
い）。アービタＡ４６とアービタＳ４４は、決して同じ
位相では決定を下さないため、デッドロックおよび競合
状態が回避される。

【００３１】図６を参照して、事象１１２でＲＥＱＡ
がアサートされる際には、信号ＡＦＲＥＥおよびＳＦ
ＲＥＥの双方がアサートされている。したがって、アー
ビタＡ４６はステップ２０４においてＳＦＲＥＥとＡ
ＦＲＥＥとの双方がアサートされているかをチェック
して、ステップ２０５および２０６において、排他的部
分ＰＨＡ中に、事象１２４においてＧＮＴＡをアサー
トして、事象１１８においてＡＦＲＥＥをデアサート
する。したがって、Ａバスへのアクセスは、Ａバスへの
アクセスを要求している第２のグループ内のエージェン
ト（たとえば、エージェント３４、３６、３８、４０ま
たは４２）に許可される。この期間中に、アービタＳは
ステップ２０４においてリクエストを拒否する。事象１
１４でＲＥＱＡがデアサートされると、ＡＦＲＥＥ
が事象１２０で再びアサートされる。ＲＥＱＳ、Ｓ
ＦＲＥＥおよびＡＦＲＥＥがサイクル１０７でアサー
トされているのに応答して、アービタＳはステップ２０
７および２０８において、事象１２８でＰＨＳの際にＧ
ＮＴＳをアサートし、事象１２２においてＳＦＲＥＥ
をデアサートする。したがって、ＳバスおよびＡバスへ
のアクセスは、送信ＤＭＡエージェント２６または受信
ＤＭＡエージェント２８のいずれかに許可される。アー
ビタＳ４４とアービタＡ４６とが同じ位相中にＡＦＲ
ＥＥおよびＳＦＲＥＥをデアサートすることは決して
ないため、このシステムの資源に対するリクエストは、
デッドロックの問題および競合の問題をいずれも回避す
る。

【００３２】例示の実施例において説明した時分割多重
化調停システムは、２つのアービタを使用して、クロッ
ク信号を各アービタにつき１位相の、２つの位相に分割
するが、この多重化調停システムは、３個以上のアービ
タを含むシステムにも等しく適用できる。たとえば、シ
ステムは３つの別個のバスへのアクセスを調停するため
に３つのアービタを利用することが可能である。このよ
うなシステムにおいては、もし複数の動作のうちの１つ
がそれら３つのバスの各々へのアクセスを要求する場
合、または、複数の動作のうち２つ以上の動作がバスの
うち２つ以上のバスへのアクセスを要求する場合に、ク
ロック信号は、各アービタにつき１位相である、３つの
位相に分割される。このようにして、第１の位相は第１
の動作にアクセスを許可するのに用いられ、第２の位相
は第２の動作のために、また第３の位相は第３の動作の
ために利用される。同様に、４つのアービタを有する状
況においては、クロックは４つの位相に分割される。

【００３３】この時分割多重化調停システムの例示の実
施例はまた、クロックの位相が等しい期間を有するもの
と仮定するが、これに代えて、この発明は、クロックサ
イクルの異なる部分、すなわちタイムスライスを、異な
るアービタに割当てることも可能である。たとえば、第
１の動作が第２の動作よりもより頻繁に起こることがわ
かっている場合には、クロックサイクルの第１の部分が
クロックサイクルの第２の部分よりもより長い期間を有
してもよい。この方法により、第１の動作からのリクエ
ストは、いかなる所与の時間にも、許可されやすくな
る。なぜなら、第１のアービタがリクエストを許可する
ことのできる時間期間が、第２のアービタがリクエスト
を許可することのできる時間期間よりも長いためであ
る。

【００３４】この発明の例示の実施例はまた、バスがチ
ップの外部に位置する場合を示すが、この発明は、バス
がチップ内の内部バスであるようなシステムにおいても
使用することが可能である。さらに、開示された構成
は、多重バスを共有する多数のアービタを使用するシス
テムにも適用が可能である。したがって、種々のアービ
タおよびバスを使用することが可能である。

【００３５】以上のように、デッドロックおよび競合を
回避することのできる時分割多重化調停のためのシステ
ムおよび方法を開示したが、この発明の利点は、調停機
構によって、システムが、データをどのように転送する
かを判定する複雑な調停アルゴリズムを必要とすること
なく、データ転送を適時処理することが可能となること
である。この発明の別の利点は、使用される調停機構
が、資源の競合を解決するためにアービタの階層構造を
必要としないことである。これは、処理時間を節約し、
さらに、アービタが複雑な論理を排除することによって
チップスペースを節約することを可能にする。

【００３６】この開示においては、この発明の好ましい
実施例のみを示しかつ説明したが、上に述べたように、
この発明がさまざまな他の組合せおよび環境において使
用することが可能であって、ここに説明した発明の概念
の範囲内で変更または修正が可能であることを理解され
たい。

【図面の簡単な説明】

【図１】この発明の一実施例に従った、ネットワークイ
ンタフェースとホストプロセッサとの間でデータを転送
するための構成を示すブロック図である。

【図２】図１のネットワークインタフェースとＰＣＩイ
ンタフェースとの間の、データ流れを示すブロック図で
ある。

【図３】図１のデータコントローラを示すブロック図で
ある。

【図４】この発明の調停構成が使用されない場合のデッ
ドロック状況を示すタイミング図である。

【図５】この発明の調停構成が使用されない場合の、競
合状況を示す別のタイミング図である。

【図６】図１のシステムのための、時分割多重化調停機
構を示すタイミング図である。

【図７】この発明の一実施例に従った、アクセスを調停
するための方法のフロー図である。

【符号の説明】１０データコントローラ１２ＰＣＩインタフェース１４ＳＲＡＭ１６ＭＡＣ２６送信ＤＭＡエージェント２８受信ＤＭＡエージェント３０送信ＭＡＣエージェント３２受信ＭＡＣエージェント４４アービタ４６アービタ

フロントページの続き (72)発明者シャシャンク・マーチャントアメリカ合衆国、94089 カリフォルニア州、サニィベイル、モース・アベニュ、 1063、ナンバー・11−305

Claims

【特許請求の範囲】

【請求項１】クロック信号の第１の部分中に、第２の
バス（Ｓ）が利用可能か否かに基づいて、リクエストを
発した第１のエージェントに対して第１のバス（Ａ）へ
のアクセスを許可するよう構成された第１のアービタ
（４４）と、クロック信号の第２の部分中に、第２のバス（Ｓ）が利
用可能か否かに基づいて、リクエストを発した第２のエ
ージェントに対して第２のバス（Ｓ）へのアクセスを許
可するよう構成された第２のアービタ（４６）とを含
み、リクエストを発した第１のエージェントは、第１お
よび第２のバスへのアクセスを要求する、調停システム
（１０）。
【請求項２】第１のアービタは、第１のバスと第２の
バスとが同時に利用可能か否かを示す第１のバスフリー
信号（Ｓ＿ＦＲＥＥ）を、第２のアービタに送信するよ
う構成される、請求項１に記載の調停システム。
【請求項３】第２のアービタは、第２のバスが利用可
能か否かを示す第２のバスフリー信号（Ａ＿ＦＲＥＥ）
を第１のアービタに送信するよう構成される、請求項２
に記載の調停システム。
【請求項４】第１のアービタは、第１のバスおよび第
２のバスの双方がフリーであるときに限り、リクエスト
を発した第１のエージェントに対して第１のバスへの前
記アクセスを許可するよう構成され、リクエストを発し
た第１のエージェントは、第１のバスへの前記アクセス
が許可されたことに応答して、前記第１のバスおよび前
記第２のバス上でデータを転送する、請求項２に記載の
調停システム。
【請求項５】第２のアービタは、前記第１のバスフリ
ー信号に基づいて、リクエストを発した第２のエージェ
ントに対して第２のバスへの前記アクセスを許可するよ
う構成され、リクエストを発した第２のエージェント
は、第２のバスへの前記アクセスが許可されたことに応
答して、前記第２のバス上でデータを転送する、請求項
２に記載の調停システム。
【請求項６】リクエストを発した第１のエージェント
は、第１のバスに結合されたＰＣＩインターフェイス
（１２）と第２のバスに結合された記憶装置（１４）と
の間で前記データを転送する、請求項５に記載の調停シ
ステム。
【請求項７】データコントローラ（１０）内で、第１
のバス（Ａ）および第２のバス（Ｓ）のうち少なくとも
一方へのアクセスを調停する方法であって、前記方法
は、ａ）クロック信号（ＣＬＫ）を少なくとも２つの排他
的部分（ＰＨＳおよびＰＨＡ）に分割するステップと、ｂ）第１のバス（Ａ）が利用可能か否かと、第１のバ
ス（Ａ）および第２のバス（Ｓ）が同時に利用可能か否
かとをそれぞれ示す、第１の信号（Ａ＿ＦＲＥＥ）およ
び第２の信号（Ｓ＿ＦＲＥＥ）を生成するステップと、ｃ）第２の信号（Ｓ＿ＦＲＥＥ）に基づいて、クロッ
ク信号の第１の排他的部分（ＰＨＡ）中に、第１のバス
へのアクセスを要求する第１の動作（ＲＥＱＡ）に第１
のバスアクセス（ＧＮＴＡ）を許可するステップと、ｄ）第２のバス（Ｓ）が利用可能かどうかと第１の信
号（Ａ＿ＦＲＥＥ）とに基づいて、クロック信号の第２
の排他的部分（ＰＨＳ）中に、第１および第２のバスへ
のアクセスを要求する第２の動作（ＲＥＱＳ）に第２
のバスアクセス（ＧＮＴＳ）を許可するステップとを
含む、方法。
【請求項８】前記ステップｃ）は、第１のバスがフリーである場合に限り、第１の動作に前
記第１のバスアクセスを許可するステップをさらに含
む、請求項７に記載の方法。
【請求項９】前記ステップｄ）は、第２のバスおよび第１のバスが双方ともフリーである場
合に限り、第２の動作に対して前記第２のバスアクセス
を許可するステップをさらに含む、請求項７に記載の方
法。
【請求項１０】複数の動作間でアクセスの調停を提供
するための調停システムであって、前記システムは、排他的部分（ＰＨＳおよびＰＨＡ）を有するクロック信
号（ＣＬＫ）と、第１のバス（Ｓ）および第２のバス（Ａ）とを含み、動
作はバスの少なくとも１つへのアクセスを要求し、動作
のうち１つ（２６または２８）は第１および第２のバス
へのアクセスを要求し、さらに、動作に対して、要求された対応するバスへの選択的なア
クセスを許可するよう構成されるアービタ（１０）を含
み、各動作は、クロック信号の排他的部分のうち異なる
一部分中に、要求されたバスへのアクセスを許可され
る、調停システム。
【請求項１１】アービタ（１０）は、それぞれ前記排他的部分の第１（ＰＨＳ）および第２
（ＰＨＡ）の間に、第１および第２のバスへのアクセス
を許可するための第１のバスアービタ（４４）および第
２のバスアービタ（４６）を含む、請求項１０に記載の
調停システム。
【請求項１２】第１のバスアービタ（４４）は、少な
くとも２つのバス（ＳおよびＡ）が同時に利用可能か否
かを示す第１のバスフリー信号（Ｓ＿ＦＲＥＥ）を第２
のバスアービタ（４６）に送るよう構成される、請求項
１１に記載の調停システム。
【請求項１３】第１のバスアービタは、第２のバスア
ービタによって生成される、第２のバスが利用可能か否
かを示す第２のバスフリー信号（Ａ＿ＦＲＥＥ）に基づ
いて、１動作に対してバスアクセスを許可するよう構成
される、請求項１２に記載の調停システム。
【請求項１４】第１のデバイス（１６）と、第１のバス（Ｓ）によって第１のデバイスに結合される
メモリデバイス（１４）と、第２のバス（Ａ）によって第１のデバイスに結合される
第２のデバイス（１２）と、第２のバスが利用可能か否かに基づいて、クロック信号
（ＣＬＫ）の第１の位相（ＰＨＳ）の間に、リクエスト
を発した第１のエージェントに対して、第１のバスおよ
び第２のバスを介してメモリデバイスへのアクセスを許
可するよう構成された第１のアービタ（４４）と、第１のバスが利用可能か否かに基づいて、クロック信号
の第２の位相（ＰＨＡ）の間に、リクエストを発した第
２のエージェントに対して、第２のバスへのアクセスを
許可するよう構成された第２のアービタ（４６）とを含
む、調停システム。
【請求項１５】第２のアービタは、第２のバスが利用
可能か否かを示すバスフリー信号（Ａ＿ＦＲＥＥ）を第
１のアービタに送信するよう構成され、第１のアービタ
は、第１および第２のバスが同時に利用可能か否かを示
すバスフリー信号（Ｓ＿ＦＲＥＥ）を第２のアービタに
送信するよう構成される、請求項１４に記載の調停シス
テム。