JPS58176762A - 並列処理システム - Google Patents
並列処理システムInfo
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- JPS58176762A JPS58176762A JP6013682A JP6013682A JPS58176762A JP S58176762 A JPS58176762 A JP S58176762A JP 6013682 A JP6013682 A JP 6013682A JP 6013682 A JP6013682 A JP 6013682A JP S58176762 A JPS58176762 A JP S58176762A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
- G06F13/368—Handling requests for interconnection or transfer for access to common bus or bus system with decentralised access control
- G06F13/37—Handling requests for interconnection or transfer for access to common bus or bus system with decentralised access control using a physical-position-dependent priority, e.g. daisy chain, round robin or token passing
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明はｎ個のプロセッサユニットがそれぞれバスス
イッチを介して１本のシステムバスニ結合これる並列処
理システムに関する。
イッチを介して１本のシステムバスニ結合これる並列処
理システムに関する。
従来の計算機システムには、システムバスを。
１ことえば高速バス、中速バス、低速バスなどのように
スピードによって分類され１コ複数のバスで構成し、こ
れらのシステムバスとプロセッサ（ｃｐｕ）を結合する
ものがある。この計算機システムでは各プロセッサがそ
れぞれ高速バス、中速バス、低速バスのいずれかに割り
付けられるものであるから、１コとえは尚速バスが他の
プロセッサに専有さ才１ていると、高速バスか削り付け
られＴこ他のプロセッサは高速バスを使用することかで
きず、１１こ他の中速バス、低速バスを経由して通信を
行うこともてさす、そのプロセッサはウェイト（ＷＡＩ
Ｔ）しなければならなかつ１こ。その１こめバスを複数
化している割にはシステムのトータル処理能力やコスト
バーフオマンスが悪いという欠点があつ１こ。
スピードによって分類され１コ複数のバスで構成し、こ
れらのシステムバスとプロセッサ（ｃｐｕ）を結合する
ものがある。この計算機システムでは各プロセッサがそ
れぞれ高速バス、中速バス、低速バスのいずれかに割り
付けられるものであるから、１コとえは尚速バスが他の
プロセッサに専有さ才１ていると、高速バスか削り付け
られＴこ他のプロセッサは高速バスを使用することかで
きず、１１こ他の中速バス、低速バスを経由して通信を
行うこともてさす、そのプロセッサはウェイト（ＷＡＩ
Ｔ）しなければならなかつ１こ。その１こめバスを複数
化している割にはシステムのトータル処理能力やコスト
バーフオマンスが悪いという欠点があつ１こ。
その上、１つのバスがダウンし１こときそのバスに結合
されるプロセッサが使用不可となるのでシステム自体が
即ダウンとなる問題かあつ１こ。
されるプロセッサが使用不可となるのでシステム自体が
即ダウンとなる問題かあつ１こ。
この発明の目的は上記し１こ従来システムの欠点を解消
しシステム全体のトータル処理能力を向上するとともに
いくらかのシステムバスがダウンしても他のシステムバ
スによりシステムハスを継続し得る並列処理システムを
提供するにある。
しシステム全体のトータル処理能力を向上するとともに
いくらかのシステムバスがダウンしても他のシステムバ
スによりシステムハスを継続し得る並列処理システムを
提供するにある。
以上の目的を達成するためにこの発明の並列処理シヌテ
ムハ各プロセッサユニツ）Ｋ、ＣＰＵ、！：バヌスイッ
チを所定の順位でオン／オフ制御する１個のアービタを
備え、さらにこれらアービタはシステムバスに対応して
直列接続されてシステムバス毎に使用優先順位を定める
１列のアービタ優先権チェーンを形成し、このアービタ
優先権チェーンによる優先順位にしたがって、各プロセ
ッサユニットから空いているシステムバスを使用できる
ようにしている。
ムハ各プロセッサユニツ）Ｋ、ＣＰＵ、！：バヌスイッ
チを所定の順位でオン／オフ制御する１個のアービタを
備え、さらにこれらアービタはシステムバスに対応して
直列接続されてシステムバス毎に使用優先順位を定める
１列のアービタ優先権チェーンを形成し、このアービタ
優先権チェーンによる優先順位にしたがって、各プロセ
ッサユニットから空いているシステムバスを使用できる
ようにしている。
以下図面に示す実施例によりこの発明の詳細な説明する
。
。
第１図はこの発明の一実施例を示す並列処理システムの
ブロック図である。同図においてＰＵｌ・ｐＨ２・・・
・・ｐＨ６はプロセッサユニット＋Ｂ１・Ｂ２６Ｂ６は
システムバス、ＣＭはシステムバスＢ１・Ｂ２・ＢＳに
結合され、いずれのシステムハスＢ１・Ｂ２・Ｂ６から
も同時にアクセス卯能ｌ共有メモリである〇 プロセッサユニットｐｕ１はバススイッチＢ５１−１ヲ
介シてシステムバスＢ１に接続されており、システムバ
スＢ１の使用について最優先権が割り付けられている。
ブロック図である。同図においてＰＵｌ・ｐＨ２・・・
・・ｐＨ６はプロセッサユニット＋Ｂ１・Ｂ２６Ｂ６は
システムバス、ＣＭはシステムバスＢ１・Ｂ２・ＢＳに
結合され、いずれのシステムハスＢ１・Ｂ２・Ｂ６から
も同時にアクセス卯能ｌ共有メモリである〇 プロセッサユニットｐｕ１はバススイッチＢ５１−１ヲ
介シてシステムバスＢ１に接続されており、システムバ
スＢ１の使用について最優先権が割り付けられている。
プロセッサユニットｐｕ２・ｐＨ３もそれぞれバススイ
ッチＢ５２−２・Ｂ５３−３を介シテシステムハスＢ２
・Ｂ３にそれぞれ接続されて２すｆはりそれぞれシステ
ムバスＢ２・Ｂ３の使用について最纜先権か割り付けら
れている。
ッチＢ５２−２・Ｂ５３−３を介シテシステムハスＢ２
・Ｂ３にそれぞれ接続されて２すｆはりそれぞれシステ
ムバスＢ２・Ｂ３の使用について最纜先権か割り付けら
れている。
プロセッサユニットＩ） ｕ ４− ｐ ｕ ５−ｐ
１１６はそ１１それパススイッチＢｂａ−ｔｒ１＝、１
．＝−洪５４−２゜ＨＳ ４−３・Ｂ５５−１・Ｂ８５
−２・Ｂ５５−３゜Ｉ３Ｓ ６−１ ・Ｂ８６−２・Ｂ
５６−３ を介してシステムバスＢ１・Ｂ２・Ｂ５ζこ
接＝ｉれている。
１１６はそ１１それパススイッチＢｂａ−ｔｒ１＝、１
．＝−洪５４−２゜ＨＳ ４−３・Ｂ５５−１・Ｂ８５
−２・Ｂ５５−３゜Ｉ３Ｓ ６−１ ・Ｂ８６−２・Ｂ
５６−３ を介してシステムバスＢ１・Ｂ２・Ｂ５ζこ
接＝ｉれている。
（１１・（１２・−−−−−ｄ ６は谷プロセッサユニ
ットｐ ｕ １・ｐ ｕ ２・・・・−・ｐＨ６のテー
ク・清報・アドレス：冑辛反であり、ａｌ−１・Ｂ２−
２・ａ３〜３・Ｂ４−１・Ｂ４−２・Ｂ４−６・−・−
・・Ｂ６−６はそれぞれバススイッチＢＳ １−４・Ｂ
８２−２・Ｂ８３−！、−ＢＳ４−１・−・−・・Ｂ５
６−６のオン／オフ制御信号である。
ットｐ ｕ １・ｐ ｕ ２・・・・−・ｐＨ６のテー
ク・清報・アドレス：冑辛反であり、ａｌ−１・Ｂ２−
２・ａ３〜３・Ｂ４−１・Ｂ４−２・Ｂ４−６・−・−
・・Ｂ６−６はそれぞれバススイッチＢＳ １−４・Ｂ
８２−２・Ｂ８３−！、−ＢＳ４−１・−・−・・Ｂ５
６−６のオン／オフ制御信号である。
第２図ハフ”ロセツサユニツ）ｐｕｔ・ｐＨ２・・・−
・ｐＨ乙の内部構成を示す図である。同図に示すように
プロセッサユニットｐｕｔ・ｐＨ２・−・・ｐＨ６は１
個のｅｐｕと１個あるいは６個のアービタを内戚してい
る。すなわちプロセッサユニットｐｕ１はｃｐｕｉとア
ービタＡＢＩ−１ｊｚ−備エ−ｃνり同様にプロセッサ
ユニツ） ｐ ｕ ２ （ｄ、 ｃ ｐ ｕ ２とアー
ビタＡＢ２−’２ｙｚ 、プロセッサユニットｐｕ５は
ｃｐｕ５とアービタＡＢ３−５をそれぞれ備えており、
１Ｔこプロセッサユニットｐ ｕ ４ｉｄｅ Ｐ ｕ
４と６個のアービタＡＢ４−１・ＡＢ４−２・ｐ、ＡＢ
ａ−３を備えている。プロセッサユニットｐｕ５・ｐＨ
６４、プロセッサユニットｐ １１４と同様のｃｐｕ及
びアービタヲ備えている。
・ｐＨ乙の内部構成を示す図である。同図に示すように
プロセッサユニットｐｕｔ・ｐＨ２・−・・ｐＨ６は１
個のｅｐｕと１個あるいは６個のアービタを内戚してい
る。すなわちプロセッサユニットｐｕ１はｃｐｕｉとア
ービタＡＢＩ−１ｊｚ−備エ−ｃνり同様にプロセッサ
ユニツ） ｐ ｕ ２ （ｄ、 ｃ ｐ ｕ ２とアー
ビタＡＢ２−’２ｙｚ 、プロセッサユニットｐｕ５は
ｃｐｕ５とアービタＡＢ３−５をそれぞれ備えており、
１Ｔこプロセッサユニットｐ ｕ ４ｉｄｅ Ｐ ｕ
４と６個のアービタＡＢ４−１・ＡＢ４−２・ｐ、ＡＢ
ａ−３を備えている。プロセッサユニットｐｕ５・ｐＨ
６４、プロセッサユニットｐ １１４と同様のｃｐｕ及
びアービタヲ備えている。
各アービタＡＢ１−１・ＡＢ２−２・ＡＢ３−３−参−
・の’５？：＋７−ビタＡＢ１−１ のＷＱにはＣｐ
ｕｌよリンステムバス要求信号（以下要求惜号という）
ＣＩ） １１５よりの要求信号ｆＬＱＴ３が、アービタ
ＡＢ４−１ 、ＡＢ５−１ 、ＡＢａ−１の比Ｑ端子に
も、それぞれｃｐｕ４＃ｃｐｕ５−ｃｐｕ６より要求信
号ｆＬＱＴ４・ｌ’ＬＱＴ５・ＲＱＴ６か加えられるよ
うになっている。
・の’５？：＋７−ビタＡＢ１−１ のＷＱにはＣｐ
ｕｌよリンステムバス要求信号（以下要求惜号という）
ＣＩ） １１５よりの要求信号ｆＬＱＴ３が、アービタ
ＡＢ４−１ 、ＡＢ５−１ 、ＡＢａ−１の比Ｑ端子に
も、それぞれｃｐｕ４＃ｃｐｕ５−ｃｐｕ６より要求信
号ｆＬＱＴ４・ｌ’ＬＱＴ５・ＲＱＴ６か加えられるよ
うになっている。
１１コアービタＡＢａ−１（７）ＢＰＲＯ端子とｃｐｕ
４よりの要求信号ＲＱＴ４１ｉ３力端はゲートＧ４−１
を介してアービタＡＢ４−２のＲＱ入力端に接続されて
いる。
４よりの要求信号ＲＱＴ４１ｉ３力端はゲートＧ４−１
を介してアービタＡＢ４−２のＲＱ入力端に接続されて
いる。
σらにアービタＡＢ４−２のＢＰ、ｔｔＮ端子とゲート
（３４−１の出力端はグー）Ｇ４−２を介してアービー
タＡＢ４−３のＲＱ端子に接続されている。
（３４−１の出力端はグー）Ｇ４−２を介してアービー
タＡＢ４−３のＲＱ端子に接続されている。
プロセッサユニットＰｕ５・ｐＨ６はアービタＡ１３５
−１・ＡＢ５−２・ＡＢ５−３及びＡＢ６−オ・Ａ Ｂ
６−２− ＡＢａ−３について、プロセッサ二二ツ）ｐ
Ｈ４と同様の接続構成を有している。
−１・ＡＢ５−２・ＡＢ５−３及びＡＢ６−オ・Ａ Ｂ
６−２− ＡＢａ−３について、プロセッサ二二ツ）ｐ
Ｈ４と同様の接続構成を有している。
アービタＡＢｉ−ｉのＢＰＲＮ端子はアース接続されて
おり、ＢＰＲＯ端子は信号線Ａ１−１を介してアービタ
ＡＢ４−４のＢＰＲＮ端子に接続され、さらにアービタ
Ａ Ｂ ４−１ ノＢＰＲＯ端子ハ信号線Ａ４−１を介
してアービタＡＢ５−１のＢＰＲＮ端子に接続されてい
る。同様にしてアービタＡＢ５−１とアービタＡＢ６−
１も接続されておシアービタＡＢ１−１・Ａｓ２−１・
Ａｓ２−１・Ａｓ６−１が直列接続されこのアービタの
直列接続がシステムバスＢ１のアーヒ゛フ優先権人−ン
を形成している。
おり、ＢＰＲＯ端子は信号線Ａ１−１を介してアービタ
ＡＢ４−４のＢＰＲＮ端子に接続され、さらにアービタ
Ａ Ｂ ４−１ ノＢＰＲＯ端子ハ信号線Ａ４−１を介
してアービタＡＢ５−１のＢＰＲＮ端子に接続されてい
る。同様にしてアービタＡＢ５−１とアービタＡＢ６−
１も接続されておシアービタＡＢ１−１・Ａｓ２−１・
Ａｓ２−１・Ａｓ６−１が直列接続されこのアービタの
直列接続がシステムバスＢ１のアーヒ゛フ優先権人−ン
を形成している。
同様にしてアービタＡ Ｂ ２−２のＢＰＲＮ端子がア
ース接続されるとともに信号線Ａ２−２・Ａ４−２・Ａ
５２によりアービタＡＢ２−２・Ａｓ２−２・Ａｓ２−
２・Ａ Ｂ ６−２が直列接続され、この直列接続がシ
ステムバスＢ２のアービタ優先権子エーンを形成してい
る。
ース接続されるとともに信号線Ａ２−２・Ａ４−２・Ａ
５２によりアービタＡＢ２−２・Ａｓ２−２・Ａｓ２−
２・Ａ Ｂ ６−２が直列接続され、この直列接続がシ
ステムバスＢ２のアービタ優先権子エーンを形成してい
る。
まったく同様にしてアービタＡＢ３−３０ＢＰＲＮ端子
がアース接続されるとともに、信号線Ａ３−３・Ａ４−
３・Ａ３−３によりアービタＡ Ｂ ３−５・Ａｓ２−
３・Ａｓ２−３・Ａｓ６−３が直列接続され、この直列
接続がシステムバスＢ３ｄ）アービタ優先権孔−ンを形
成している。
がアース接続されるとともに、信号線Ａ３−３・Ａ４−
３・Ａ３−３によりアービタＡ Ｂ ３−５・Ａｓ２−
３・Ａｓ２−３・Ａｓ６−３が直列接続され、この直列
接続がシステムバスＢ３ｄ）アービタ優先権孔−ンを形
成している。
なお各アービタＡ Ｂ ｉ−ｉ ・Ａ Ｂ ２−２・Ａ
Ｂ ３−′５・・・・・Ａｓ６−３のＡＮＳ端子はそ
れぞれバススイッチＢ５１−１ ・１３Ｓ２−２・Ｂ
Ｓ ３−３・・・・・Ｂ５６−６をオンするだめの信号
ａ１−１・Ｂ２−２・ａ′５−６・・・・・ａ ６−３
を出力する。
Ｂ ３−′５・・・・・Ａｓ６−３のＡＮＳ端子はそ
れぞれバススイッチＢ５１−１ ・１３Ｓ２−２・Ｂ
Ｓ ３−３・・・・・Ｂ５６−６をオンするだめの信号
ａ１−１・Ｂ２−２・ａ′５−６・・・・・ａ ６−３
を出力する。
これらの信号ａ１−１・Ｂ２−２・Ｂ３−３・・・・・
Ｂ６−６は各対応するアービタのＢＰＲＮ端子にＬ（ロ
ー）信号が加えられ、ＲＱ端子にＲＱＴのＬ信号が加え
られると若干の時間の後り信号で出力されるようになっ
ている。
Ｂ６−６は各対応するアービタのＢＰＲＮ端子にＬ（ロ
ー）信号が加えられ、ＲＱ端子にＲＱＴのＬ信号が加え
られると若干の時間の後り信号で出力されるようになっ
ている。
以上のように接続構成される並列処理システムにおいて
今、プロセッサユニッ）ＰＵｌのＣＰＵ１よりシステム
バス使、用の要求信号ＲＱ’ｈが出力されたとすると、
アービタＡＢｉ−１のＲＱ端子にＬ信号が加えられるこ
とになるが、アービタＡＢ１−１のＢＰＲＮ端子には常
にＬ信号が加えられているのでアービタＡＢ１−１はＢ
ＰＲＯ端子にＨ（ハイ）信号を導出する。そして後続す
るアービタＡＢ４−ｉ・Ａ Ｂ ５−１・Ａ Ｂ ６−
１の各ＢＰＲＮ端子を順次Ｈ信号とし、後続するプロセ
ッサユニットによるシステムバスＢ１の使用を禁止した
後、アービタＢ１−１ のＡＮＳ端子よシＬ信号ａ１−
１を出力する。
今、プロセッサユニッ）ＰＵｌのＣＰＵ１よりシステム
バス使、用の要求信号ＲＱ’ｈが出力されたとすると、
アービタＡＢｉ−１のＲＱ端子にＬ信号が加えられるこ
とになるが、アービタＡＢ１−１のＢＰＲＮ端子には常
にＬ信号が加えられているのでアービタＡＢ１−１はＢ
ＰＲＯ端子にＨ（ハイ）信号を導出する。そして後続す
るアービタＡＢ４−ｉ・Ａ Ｂ ５−１・Ａ Ｂ ６−
１の各ＢＰＲＮ端子を順次Ｈ信号とし、後続するプロセ
ッサユニットによるシステムバスＢ１の使用を禁止した
後、アービタＢ１−１ のＡＮＳ端子よシＬ信号ａ１−
１を出力する。
この場合におけるアービタＢ１−１のＢＰＲＮ端子ツＢ
ＰＲＯ端子、オービタＡ Ｂ ４−ｊ ・Ａｓ２−１
・Ａｓ６−１のＢＰＲＮ端子、ＢＰＲＯ端子の各信号波
形及びアービタＡＢｉ−１のＡＮＳ端子の信号波形を第
６図に示している。同図によればアービタＡＢ１−１の
ＢＰＲＯ端子がＨ信号となシ、さらに以後アービタＡＢ
４−１・Ａｓ２−１・Ａｓ６−１の各ＢＰＲＯ端子がＨ
信号となった後のタイミングにアービタＡＢ１−１のＡ
ＮＳ端子がＬ信号となるようになっている。
ＰＲＯ端子、オービタＡ Ｂ ４−ｊ ・Ａｓ２−１
・Ａｓ６−１のＢＰＲＮ端子、ＢＰＲＯ端子の各信号波
形及びアービタＡＢｉ−１のＡＮＳ端子の信号波形を第
６図に示している。同図によればアービタＡＢ１−１の
ＢＰＲＯ端子がＨ信号となシ、さらに以後アービタＡＢ
４−１・Ａｓ２−１・Ａｓ６−１の各ＢＰＲＯ端子がＨ
信号となった後のタイミングにアービタＡＢ１−１のＡ
ＮＳ端子がＬ信号となるようになっている。
アービタＡＢ１−１のＡＮＳ端子がＬ信号となり。
このＬ信号が信号ａ１−１として出力されバススイッチ
Ｂ５１−４がオンされる。バススイッチＢ５ｌ−１がオ
ンするとプロセッサユニットＰＵ１よシステムバスＢ１
にデータ情報・アドレス情報ｄ１が送出される。このよ
うに、プロセッサユニットＰＵＩにおいてンヌテム使用
要求が出されるとシステムバスＢ１の使用が無条件に可
能であシ、プロセッサユニツ）ＰＵｌにシステムバスＢ
１使用の最優先権が与えられている。
Ｂ５１−４がオンされる。バススイッチＢ５ｌ−１がオ
ンするとプロセッサユニットＰＵ１よシステムバスＢ１
にデータ情報・アドレス情報ｄ１が送出される。このよ
うに、プロセッサユニットＰＵＩにおいてンヌテム使用
要求が出されるとシステムバスＢ１の使用が無条件に可
能であシ、プロセッサユニツ）ＰＵｌにシステムバスＢ
１使用の最優先権が与えられている。
プロセッサユニットＰＵ２．ＰＵ３のＣＰＵ２・ＣＰＵ
３よりバス使用の要求が出された場合も同様でアリ、プ
ロセッサユニットＰＵ２ｉｄシヌテＬｙ＜ヌＢ２の使用
カ、プロセッサユニッ１−ＰＵ５はシステムバスＢ３の
使用が無条件に可能であシ。
３よりバス使用の要求が出された場合も同様でアリ、プ
ロセッサユニットＰＵ２ｉｄシヌテＬｙ＜ヌＢ２の使用
カ、プロセッサユニッ１−ＰＵ５はシステムバスＢ３の
使用が無条件に可能であシ。
それぞれシステムバスＢ２使用、システムバスＢ６使用
の最優先権が同様に与えられる。
の最優先権が同様に与えられる。
一方プロセッサユニットＰＵ４のＣＰＵ４よシステムバ
ス使用要求が出されたとすると信号線Ａｌ−１がＬ信号
の場合すなわちプロセッサユニットＰＵｉがシステムバ
スＢ１を使用していない場合もにＬ信号が加えられるの
でＢＰＲＯ端子にＨ信号が導出されその信号によって以
後のプロセッサユニットのシステムバスＢ１の使用を禁
止するとともに第３図に示す信号波形と同様若干の時間
の後ＡＮＳ端子よりＬ信号を出力してバススイッチＢ５
４−１をオンし、プロセッサユニットＰＵ４をシステム
バスＢ１に結合する。しかし、プロセッサユニツ）ＰＵ
ｉがシステムバスＢ１を使用中であシ、信号線Ａ１−１
がＨ信号となっている場合には。
ス使用要求が出されたとすると信号線Ａｌ−１がＬ信号
の場合すなわちプロセッサユニットＰＵｉがシステムバ
スＢ１を使用していない場合もにＬ信号が加えられるの
でＢＰＲＯ端子にＨ信号が導出されその信号によって以
後のプロセッサユニットのシステムバスＢ１の使用を禁
止するとともに第３図に示す信号波形と同様若干の時間
の後ＡＮＳ端子よりＬ信号を出力してバススイッチＢ５
４−１をオンし、プロセッサユニットＰＵ４をシステム
バスＢ１に結合する。しかし、プロセッサユニツ）ＰＵ
ｉがシステムバスＢ１を使用中であシ、信号線Ａ１−１
がＨ信号となっている場合には。
ＬでありＢＰＲＯ端子には後段のプロセッサによるシス
テムバスＢ１使用を禁止するＨ信号を導出するが、ＡＮ
Ｓ端子にＬ信号が出力されないのでバススイッチＢ５４
−１がオンされず、したがってシステムバスＢ１を使用
することができない。
テムバスＢ１使用を禁止するＨ信号を導出するが、ＡＮ
Ｓ端子にＬ信号が出力されないのでバススイッチＢ５４
−１がオンされず、したがってシステムバスＢ１を使用
することができない。
モジ今プロセッサユニットＰＵ１ ・ＰＵ２・ＰＵｉよ
り同時にシステムバス使用の要求が出されたとすると、
上述したようにプロセッサユニットＰＵ１・ＰＵ２につ
いては優先順位が高いので。
り同時にシステムバス使用の要求が出されたとすると、
上述したようにプロセッサユニットＰＵ１・ＰＵ２につ
いては優先順位が高いので。
プロセッサユニットＰＵ１にはシステムバスＢ１の使用
が、プロセッサユニットＰＵ２にはシステムバスＢ２の
使用が許可されろ。これに対し信号ｉＪＡ １−１ 、
Ａ ２−２がＨ信号となるのでプロセッサユニットＰ
Ｕ４ｉｄ、 システムバスＢ１・Ｂ２の使用が禁止さ
れる。しかし信号線Ａ３−３がＬ信号なので、ゲート０
４−１・Ｇ４−２を介して、ＣＰＵ４子に加えられると
、アービタＡ Ｂ ４−３はＢＰＲＯ端子に■（信号を
導出して後続するプロセッサによるシステムバスＢ３の
使用を禁止した後、ＡＮＳ端子にＬ信号を導出してバス
スイッチＢ５４−３をオンするのでプロセッサユニット
ＰＵ４はシステムバスＢろの使用が許可されることにな
る。
が、プロセッサユニットＰＵ２にはシステムバスＢ２の
使用が許可されろ。これに対し信号ｉＪＡ １−１ 、
Ａ ２−２がＨ信号となるのでプロセッサユニットＰ
Ｕ４ｉｄ、 システムバスＢ１・Ｂ２の使用が禁止さ
れる。しかし信号線Ａ３−３がＬ信号なので、ゲート０
４−１・Ｇ４−２を介して、ＣＰＵ４子に加えられると
、アービタＡ Ｂ ４−３はＢＰＲＯ端子に■（信号を
導出して後続するプロセッサによるシステムバスＢ３の
使用を禁止した後、ＡＮＳ端子にＬ信号を導出してバス
スイッチＢ５４−３をオンするのでプロセッサユニット
ＰＵ４はシステムバスＢろの使用が許可されることにな
る。
プロセッサユニットＰＵ１ ・ＰＵ２・ＰＵ３・ＰＵｉ
の各々から同時にシステムバス使用要求が出された場合
には、優先順位の高いプロセッサユニットＰＵＩ ・Ｐ
Ｕ２・ＰＵ３にシステムバス使用Ａ”Ｊが与えられ、プ
ロセッサユニツ）ＰＵｉはいずれかのシステムバスが空
くまで待機することになる。
の各々から同時にシステムバス使用要求が出された場合
には、優先順位の高いプロセッサユニットＰＵＩ ・Ｐ
Ｕ２・ＰＵ３にシステムバス使用Ａ”Ｊが与えられ、プ
ロセッサユニツ）ＰＵｉはいずれかのシステムバスが空
くまで待機することになる。
なお」−記実施例においては、プロセッサユニットＰＵ
１・ＰＵ２・ＰＵ３は１個のアービタを備えるようにし
ているが、これらのプロセッサユニシトもプロセッサユ
ニットＰＵ４・ＰＵ５・ＰＵ６と同様に、３個のアービ
タを備え、付加するアービタについては優先順位を後位
となるようにしてもよい。このようにすることにより各
プロセッサユニットの回路の統一化・標準化をはかるこ
とができ、コストダウンをはかることができる。
１・ＰＵ２・ＰＵ３は１個のアービタを備えるようにし
ているが、これらのプロセッサユニシトもプロセッサユ
ニットＰＵ４・ＰＵ５・ＰＵ６と同様に、３個のアービ
タを備え、付加するアービタについては優先順位を後位
となるようにしてもよい。このようにすることにより各
プロセッサユニットの回路の統一化・標準化をはかるこ
とができ、コストダウンをはかることができる。
また上記実施例においてプロセッサユニットの数を６個
、システムバスの数を３本としたが、この発明の並列シ
ステムのプロセッサユニット及びシメ灸−０数は□記数
よ制限さゎ、も、Ｖ１ヵい員いうまでもない。
、システムバスの数を３本としたが、この発明の並列シ
ステムのプロセッサユニット及びシメ灸−０数は□記数
よ制限さゎ、も、Ｖ１ヵい員いうまでもない。
以上のようにこの発明の並列処理システムによれば各プ
ロセッサユニットにはＣＰＵの他、バススイッチを所定
の順位でオン／オフ制御する１個のアービタを備え、各
プロセッサユニットの各アービタはシステムバスに対応
して直列接続されてｉ個のアービタ優先権チェーンを形
成し。
ロセッサユニットにはＣＰＵの他、バススイッチを所定
の順位でオン／オフ制御する１個のアービタを備え、各
プロセッサユニットの各アービタはシステムバスに対応
して直列接続されてｉ個のアービタ優先権チェーンを形
成し。
このアービタ優先権チェーンによる優先順位にしたがっ
て各プロセッサユニットから空いているシステムバスを
使用できるようにしたので。
て各プロセッサユニットから空いているシステムバスを
使用できるようにしたので。
０個のプロセッサより１個のシステムバスの１つを競合
を起こすことなく効率良く使用することができる。また
競合を避けて各プロセッサの待機時間を減らせるのでシ
ステムバスの処理能力を向上できる。さらにバスにより
処理速度を区別するのではなく、優先権順位のついてい
るプロセッサユニットの置かれる位置により処理速度が
区別されるのでシステムの要求仕様に合わせて任意の場
所を選択し最も合理的な処理能力を特別の変更をなすこ
となく得ることができる。
を起こすことなく効率良く使用することができる。また
競合を避けて各プロセッサの待機時間を減らせるのでシ
ステムバスの処理能力を向上できる。さらにバスにより
処理速度を区別するのではなく、優先権順位のついてい
るプロセッサユニットの置かれる位置により処理速度が
区別されるのでシステムの要求仕様に合わせて任意の場
所を選択し最も合理的な処理能力を特別の変更をなすこ
となく得ることができる。
第１図はこの発明の一実施例を示す並列処理システムの
ブロック図、第２図は第１図に示す並列処理システムの
要部であるプロセッサユニットの内部構成を示すブロッ
ク図、第６図は第２図に示すアービタの動作タイミング
信号波形を示す図である。 ＰＵｌ・ＰＵ２・・・・・・ＰＵ６：プロセッサユニッ
ト。 Ｂ１・Ｂ２．Ｂ３ システムバス、 Ｂ１１−１
。 Ｂ５２−２・Ｂ５３−３・Ｂ Ｓ ４−１−・・・・Ｂ
５６−３：バススイッチ、 ＣＭ：共有メモリ、（１
・２・・・６：ＣＰ Ｕ、 ＡＢｌ−１・ＡＢ２−
２・ＡＢ３−３・・・・・ＡＢ５３・・・： アービタ
、 Ｇ４−１ ・Ｇ４−２・Ｇ５−１・Ｇ５−２：
ゲート回路。 特許出願人 立石電機株式会社代理人 ″弁理
士 中 村 茂 信
ブロック図、第２図は第１図に示す並列処理システムの
要部であるプロセッサユニットの内部構成を示すブロッ
ク図、第６図は第２図に示すアービタの動作タイミング
信号波形を示す図である。 ＰＵｌ・ＰＵ２・・・・・・ＰＵ６：プロセッサユニッ
ト。 Ｂ１・Ｂ２．Ｂ３ システムバス、 Ｂ１１−１
。 Ｂ５２−２・Ｂ５３−３・Ｂ Ｓ ４−１−・・・・Ｂ
５６−３：バススイッチ、 ＣＭ：共有メモリ、（１
・２・・・６：ＣＰ Ｕ、 ＡＢｌ−１・ＡＢ２−
２・ＡＢ３−３・・・・・ＡＢ５３・・・： アービタ
、 Ｇ４−１ ・Ｇ４−２・Ｇ５−１・Ｇ５−２：
ゲート回路。 特許出願人 立石電機株式会社代理人 ″弁理
士 中 村 茂 信
Claims (1)
- （１）ｎ個のプロセッサユニットが、それぞれバススイ
ッチを介して、ｉ本のシステムバスに結合される並列処
理システムであって。 前記各プロセッサユニットには、ＣＰＵと。 前記バススイッチを所定の順位でオン／オフ制御する１
個のアービタを備えており、前記プロセッサユニットの
前記アービタは前記システムバスに対応して直列接続さ
れてシステムバス毎に使用優先順位を定めるｉ列のアー
ビタ優先権チェーンを形成し、このアービタ優先権チェ
ーンによる優先順位にしたがって、（前記各プロセッサ
ユニットから空いているシステムバヌヲ使用できるよう
に構成したことを特徴とする並列処理システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6013682A JPS58176762A (ja) | 1982-04-09 | 1982-04-09 | 並列処理システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6013682A JPS58176762A (ja) | 1982-04-09 | 1982-04-09 | 並列処理システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58176762A true JPS58176762A (ja) | 1983-10-17 |
Family
ID=13133417
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6013682A Pending JPS58176762A (ja) | 1982-04-09 | 1982-04-09 | 並列処理システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58176762A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0222757A (ja) * | 1988-07-12 | 1990-01-25 | Hitachi Ltd | マルチプロセッサのメモリシステム |
| US6321284B1 (en) | 1998-07-27 | 2001-11-20 | Fujitsu Limited | Multiprocessor system with multiple memory buses for access to shared memories |
-
1982
- 1982-04-09 JP JP6013682A patent/JPS58176762A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0222757A (ja) * | 1988-07-12 | 1990-01-25 | Hitachi Ltd | マルチプロセッサのメモリシステム |
| US6321284B1 (en) | 1998-07-27 | 2001-11-20 | Fujitsu Limited | Multiprocessor system with multiple memory buses for access to shared memories |
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